JP2012156205A - 半導体装置、半導体装置の製造方法 - Google Patents

Abstract

【課題】ＤＭＯＳトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置、半導体装置の製造方法を提供することを目的とする。
【解決手段】第１の極性を有するＮ型ウェル２０２上に形成されたゲート１０１、ゲート１０１の間に形成されたソース１０２、Ｎ型ウェル２０２においてソース領域を含む領域に形成されたＰ⁺型ボディ不純物領域１０５、ゲート１０１のそれぞれの外側に設けられたドレイン１０４を含む半導体装置において、ソース１０２は、一方向に沿って交互に配置されるＮ⁺型ソース１０２ｂ及びＰ⁺型不純物領域１０２ａを含み、Ｐ型ボディ不純物領域１０５内であって、かつ、ゲート１０１によってチャネルが形成される領域とＰ⁺型不純物領域１０２ａとの間にＮ⁺型ソース低抵抗領域１１０を設ける。
【選択図】 図２

Description

本発明は、半導体装置、半導体装置の製造方法に係り、特に高耐圧のＤＭＯＳトランジスタに係る半導体装置、半導体装置の製造方法に関する。

現在、高耐圧のＭＯＳトランジスタとして、ＤＭＯＳ（Double-Diffused MOS）トランジスタがある。高耐圧のＤＭＯＳトランジスタは、半導体集積回路において電力を供給する電源等に用いられている。ＤＭＯＳトランジスタの従来技術としては、特許文献１が挙げられる。図１３は、特許文献１に記載されているＤＭＯＳトランジスタを説明するための図であって、図１３（ａ）はＤＭＯＳトランジスタの上面図、図１３（ｂ）は図１３（ａ）中に示した線分Ａ−Ａ’に沿う断面図である。

図１３（ａ）、（ｂ）に示したように、特許文献１に記載されたＤＭＯＳトランジスタは、Ｎ型ウェル（ＮＷ）内に形成されたＰ型ボディ２、ドレインとして機能するＮ⁺層（以下、ドレインと記す）４を備えている。Ｐ型ボディ２内には、ソースとして機能するＮ⁺層（以下、ソースと記す）８と、Ｐ型ボディ２の取り出し領域となるＰ⁺層（以下、取り出し領域と記す）７とが形成されている。

そして、Ｐ型ボディ２とソース８の一部の上にゲート３が設けられていて、ゲート３に電圧が印加されることによってゲート３下のＰ型ボディ２にチャネルが形成される。チャネルの形成により、ＤＭＯＳトランジスタがオンしてソース８、ドレイン４間に電流が流れるようになる。なお、ドレイン４上には図示しない絶縁層を介してコンタクトホール６ｃが、ソース８上にはコンタクトホール６ａが設けられている。取り出し領域７上にはコンタクトホール６ｂが設けられている。

ところで、半導体装置には、一般的にさらなる占有面積の縮小が要求されていて、図１３に示したＤＭＯＳトランジスタにも、いっそうの小型化が要求されている。小型化の要求に応えるため、図１３（ａ）中に示したセルピッチＰ1を短くするための発明が、特許文献２に記載されている。
図１４は、特許文献２に記載されたＤＭＯＳトランジスタを説明するための図であって、図１４（ａ）は上面図、図１４（ｂ）は図１４（ａ）中に示した線分Ｂ−Ｂ’に沿う断面図、図１４（ｃ）は図１４（ａ）中に示した線分Ｃ−Ｃ’に沿う断面図である。なお、図１４中の図１３に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。

図１４に示したＤＭＯＳトランジスタは、図１３に示したソース８と取り出し領域７とを図中縦方向に配置するものである。図１４中、符号７０で示した部材は取り出し領域（取り出し領域７０）、符号８０を付して示した部材はソース（ソース８０）を示している。なお、取り出し領域７０、ソース８０を含む全体を、不純物層９０と記す。このような図１４に示したＤＭＯＳトランジスタによれば、図１３に示したセルピッチＰ1をより短いセルピッチＰ2にすることができる。具体的には、引用文献１のＤＭＯＳトランジスタのセルピッチＰ1が３．８μｍなのに対し、特許文献２のＤＭＯＳトランジスタのセルピッチＰ２は３．０μｍであり、引用文献２の発明はセルピッチ２１％の短縮を実現している。

特開平１１−３５４７９３号公報 特開２００７−２５０７８０号公報

しかしながら、特許文献２のＤＭＯＳトランジスタは、ＤＭＯＳトランジスタのオン抵抗が高くなるという欠点がある。以下、この理由について説明する。
図１５は、特許文献２のＤＭＯＳトランジスタのオン抵抗が高くなることを説明する模式的な図である。図１４に示したゲート３に電圧が印加され、ゲート３下にチャネルが形成されると、図１５に示したように、ソース８０からドレイン４に向かって電子が流れ、ドレイン４からソース８０へ電流Ｉdが流れる。しかし、図１４に示したＤＭＯＳトランジスタでは、取り出し領域７０にチャネルが形成されないため、取り出し領域７０、ドレイン４間では電流Ｉdは発生しない。このような現象は、図１３に示した従来技術に比べて実質的にソース領域が減少したように作用する。

図１６は、電流IdとＤＭＯＳトランジスタのオン抵抗との関係を説明するための模式的な図である。図１６に示した直線ｑは、図１３に示したＤＭＯＳトランジスタのゲート３に５Ｖの電圧を印加した場合、ＤＭＯＳトランジスタのソース８とドレイン４との間のＩd−Ｖd特性を示す。また、直線ｒは、図１４に示したＤＭＯＳトランジスタのゲート３に５Ｖの電圧を印加した場合、ＤＭＯＳトランジスタの図１４に示した不純物層９０とドレイン４との間のＩd−Ｖd特性を示す。
つまり、図１４に示したＤＭＯＳトランジスタは、図１５に示したように、取り出し領域７０とドレイン４との間に電流Ｉdが流れないことから、図１３に示したＤＭＯＳトランジスタとソース・ドレイン間の電圧Ｖdが等しい場合、オン抵抗が大きくなって電流Ｉdの量が少なくなる。

一般に、ＭＯＳトランジスタが電流を流す能力は、トランジスタのオン抵抗値Ｒonとトランジスタ面積Ａとの積（以下、Ｒon×Ａと記す）によって表され、トランジスタのセルピッチが小さくなってトランジスタ面積Ａが小さくなってもＲonが高まってＲon×Ａが小さくならない場合には、トランジスタを小型化したメリットが得られないことになる。
本発明は、以上の点に鑑みてなされたものであって、ＤＭＯＳトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、小型でありながら電流を流す能力が高い半導体装置、半導体装置の製造方法を提供することを目的とする。

以上の課題を解決するため、本願発明の半導体装置は、第１の導電型の半導体層（例えば図２に示したＮウェル２０２）内に形成された第２の導電型のボディ不純物領域（例えば図１、図２に示したＰ型ボディ不純物領域１０５）と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲート（例えば図１、図２に示したゲート１０１）と、前記ボディ不純物領域内に形成された第１の導電型のソース領域（例えば図１に示したソース１０２）と、前記ゲートの側方に設けられた第１の導電型を有するドレイン領域（例えば図１、図２に示したドレイン１０４）と、を含む半導体装置であって、前記ソース領域は、第２の導電型の不純物領域（例えば図１、図２に示したＰ⁺型不純物領域１０２ａ）を含み、該第２の導電型の不純物領域は、前記第１の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする。

また、本発明の半導体装置の製造方法は、第１の導電型を有する半導体層（例えば図４−１に示したＮ型ウェル２０２）表面に、ゲート誘電膜（例えば図４−２に示したゲート酸化膜１０１ｃ）を介してゲートを形成するゲート形成工程（例えば、図４−２（ｅ）に示した工程）と、前記ゲートをマスクにして不純物を注入し、前記ゲートをマスクにして不純物を注入し、第２の導電型のボディ不純物領域を形成するボディ形成工程（例えば、図４−２（ｆ）に示した工程）と、前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第１の導電型を有する低抵抗不純物領域を形成する低抵抗不純物領域形成工程（例えば、図４−２（ｆ）に示した工程）と、前記低抵抗不純物領域内の所定の領域に不純物を注入して第１の導電型のソース領域及び第１の導電型のドレインを形成するソース領域形成工程（例えば、図５、図６に示した工程）と、前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第１の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第２の導電型の不純物領域を形成する不純物領域形成工程と（例えば、図7に示した工程）と、を含むことを特徴とする。

また、本発明の半導体装置の製造方法は、上記した発明において、前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程（例えば、図４−２（ｇ）に示した工程）をさらに含み、前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることが望ましい。

本発明の半導体装置によれば、ソース領域と不純物領域とが一方向に沿って交互に配置される構成となるため、ＤＭＯＳトランジスタのセルピッチを短縮することができる。また、ソース領域は第２の導電型の不純物領域を含み、この第２の導電型の不純物領域は、第１の導電型のソース領域によって周囲が囲まれ、ボディ不純物領域と電気的に接続しているため、ドレインと低抵抗不純物領域との間に電流が流れ、チャネル領域の一部に電流が流れずにトランジスタのオン抵抗が高まることを防ぐことができる。このため、本発明の半導体装置は、ＤＭＯＳトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置を提供することができる。
本発明の半導体装置の製造方法によれば、ＤＭＯＳトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置の製造方法を提供することができる。また、本発明の半導体装置の製造方法によれば、スペーサをマスクにして自己整合的にソース領域、不純物領域を形成することができる。

本発明の一実施形態の半導体装置を説明するための図である。 図１に示した断面をより詳細に示した模式図である。 本発明の一実施形態の半導体装置の構造による効果を説明するための図である。 本発明の一実施形態の半導体装置の製造方法を説明するための図である。 本発明の一実施形態の半導体装置の製造方法を説明するための図であって、図４−１に示した工程の後に行われる工程を説明するための図である。 図４−２（ｇ）に続いて実行される工程を、Ｐ⁺型不純物領域とＮ⁺型のソースとに分けて説明するための図である。 図５に続いて実行される半導体装置の製造工程を、Ｎ⁺型ソースについて説明するための図である。 図５に続いて実行される半導体装置の製造工程を、Ｐ⁺型不純物領域について説明するための図である。 図７に示した半導体装置の製造工程中のＮ⁺型ソースの状態について説明するための図である。 図７に続いて実行される半導体装置の製造工程を、Ｐ⁺型不純物領域について説明するための図である。 図８に続いて実行される半導体装置の製造工程を、Ｎ⁺型ソースについて説明するための図である。 本発明の一実施形態の半導体装置の製造方法における、配線を形成する工程をＰ⁺型不純物領域について説明するための図である。 本発明の一実施形態の半導体装置の製造方法における、配線を形成する工程をＮ⁺型ソースについて説明するための図である。 本発明の従来技術にあたる発明を説明するための図である。 本発明の従来技術にあたる他の発明を説明するための図である。 従来技術の問題点を説明するための図である。 従来技術の問題点を説明するための他の図である。

以下、本発明の一実施形態の半導体装置及び、この半導体装置の製造方法について説明する。
（半導体装置）
図１（ａ）〜（ｃ）は、本実施形態の半導体装置を説明するための図であって、図１（ａ）は本実施形態の半導体装置の上面図、図１（ｂ）は図１（ａ）中に示した線分Ｄ−Ｄ’に沿う断面図、図１（ｃ）は図１（ａ）中に示した線分Ｅ−Ｅ’に沿う断面図である。本実施形態の半導体装置は、Ｐ型基板のＮ−Ｗｅｌｌ（図１中にＮＷと記す）に形成されたＤＭＯＳトランジスタとして構成されている。

図１（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、Ｎ−Ｗｅｌｌ内に形成されたＰ型のボディ不純物領域１０５と、このボディ不純物領域１０５及びＮ−Ｗｅｌｌの上に形成されるゲート電極１０１と、ボディ不純物領域１０５であって、かつ２つのゲート１０１の間に形成されたソース１０２と、ゲート１０１のそれぞれの側方に設けられたＮ型のドレイン１０４と、を含んでいる。このようなレイアウトによれば、２つのゲート１０１の内側（間）にソース１０２が位置し、２つのゲート１０１の外側にそれぞれドレイン１０４が位置することになる。また、ソース１０２は一方向（図１の縦方向）に他方向よりも長く、ソース１０２の長手方向をソースの「長さ」と記す。また、ソース１０２の長さ方向に直交する方向をソース１０２の「幅」と記す。ボディ不純物領域１０５は、ソース１０２の幅方向からソース１０２の両側を挟み込むように形成される。

ソース１０２は、Ｐ⁺型不純物領域１０２ａとＮ⁺型ソース１０２ｂとを含んでいて、Ｐ⁺型不純物領域１０２ａは、Ｎ⁺型ソース１０２ｂによって周囲が囲まれ、P型ボディ不純物領域１０５と電気的に接続している。また、本実施形態では、Ｐ⁺型不純物領域１０２ａとＮ⁺型ソース１０２ｂとが図１（ａ）における縦方向に交互に配置されている。また、本実施形態では、Ｐ⁺型不純物領域１０２ａとゲート１０１との間、及びＮ⁺型ソース１０２ｂとゲート１０１との間にＮ⁺型ソース低抵抗領域１１０が設けられている。このような本実施形態のレイアウトによれば、ＤＭＯＳトランジスタのセルピッチＰ3は引用文献２のＤＭＯＳトランジスタのセルピッチＰ2と同程度に縮小することができる。

なお、ソース１０２は、図１に示したレイアウトに限定されるものではない。すなわち、ソース１０２は、図１に示したようにＮ⁺型ソース１０２ｂをＰ⁺型不純物領域１０２ａによって挟むものに限定されるものではなく、Ｐ⁺型不純物領域１０２ａをＮ⁺型ソース１０２ｂによって挟むように形成されるものであってもよい。また、コンタクトホール１０６ａの個数やピッチは図１に限定されるものでなく、適宜任意の数やピッチとすることができる。

また、図１（ａ）は、本実施形態の半導体装置の全体を示すものに限らず、半導体装置の一部を示す場合もある。図１（ａ）が半導体装置の一部を示す場合、ソース１０２及びドレイン１０４をソース１０２の長さ方向についてさらに長く形成し、ソース１０２の幅については変更しないことが望ましい。また、このとき、ソース１０２は、さらに多くのＮ⁺型ソース１０２ｂ、Ｐ⁺型不純物領域１０２ａを交互に配置して構成されるものであってもよい。

図２は、図１（ｂ）に示した断面をより詳細に示した模式図であって、図２（ａ）はＮ⁺型ソース１０２ｂについて、図２（ｂ）はＰ⁺型不純物領域１０２ａについて示している。図２（ａ）、（ｂ）に示したように、ゲート１０１は、ゲート電極１０１ａ、酸化物スペーサ１０１ｂ、ゲート酸化膜１０１ｃによって構成されている。酸化物スペーサ１０１ｂ下にはＮ⁺型ソース低抵抗領域１１０が形成されている。Ｐ⁺型不純物領域１０２ａ、Ｎ⁺型ソース１０２ｂには、配線２０１がコンタクトされている。

図３は、以上説明した構造による効果を説明するための図である。すなわち、本実施形態によれば、図２（ｂ）に示したように、ゲート１０１に電圧が印加され、Ｐ型ボディ不純物領域１０５が反転してチャネルが形成されたとき、Ｎ⁺型ソース１０２ｂからＮ⁺型ソース低抵抗領域１１０を介してチャネルに電子が供給される（図３の矢線ｆは電子の流れを示す）。このため、チャネルの略全領域に電流Ｉdが流れるので、ドレイン電圧の変化に対するドレイン電流の変化が大きくなり、ＤＭＯＳトランジスタのオン抵抗を低下させることができる。

（半導体装置の製造方法）
次に、本実施形態の半導体装置の製造方法について説明する。
図４−１、図４−２は、本実施形態の半導体装置の製造方法を説明するための断面図である。図４−１、４−２を用い、本実施形態の半導体装置の製造方法を説明する。
本実施形態では、先ず、図４−１（ａ）のように、抵抗率５〜１０Ω・ｃｍ程度のＰ型基板２０３の表面に、膜厚３０〜１００ｎｍの酸化膜（ＳｉＯ₂膜）３０１を９００〜１０００℃程度のスチーム酸化によって形成する。ＳｉＯ₂膜３０１上には、フォトレジスト層（図示せず）が形成される。このフォトレジスト層は、Ｎ型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。

次に、上記した図示しないフォトレジスト層をマスクとしてイオン注入が行われる。イオン注入により、リン（Ｐ）が１×１０¹²〜１×１０¹³／ｃｍ²程度Ｐ型基板２０３に導入される。フォトレジスト層の除去後、フォトレジスト層３０３が形成される。フォトレジスト層３０３は、Ｐ型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。フォトレジスト層３０３をマスクとしてイオン注入が行われることにより、ホウ素（Ｂ）がＰ型基板２０３に１×１０¹²〜１×１０¹³／ｃｍ²程度導入される。これにより、図４−１（ａ）に示すように、Ｎ型ウェル不純物注入領域２０２’とＰ型ウェル不純物注入領域３０２’が形成される。

フォトレジスト層３０３の除去後、１１００〜１３００℃程度の熱処理が行われる。熱処理によってＮ型ウェル不純物注入領域２０２’、Ｐ型ウェル不純物注入領域３０２’内の不純物が拡散し、図４−１（ｂ）に示したＮ型ウェル２０２及びＰ型ウェル３０２が形成される。
次に、フッ酸（ＨＦ）系薬液により、Ｐ型基板２０３上のＳｉＯ₂膜３０１が除去される。続いて、８００〜９００℃程度のスチーム酸化により、１０〜３０ｎｍのＳｉＯ₂膜３０４が形成される。さらに、減圧ＣＶＤ法によってＰ型基板２０３の全面に膜厚１１０〜１２０ｎｍ程度のＳｉ₃Ｎ₄膜３０５が形成される。ＳｉＯ₂膜３０４、Ｓｉ₃Ｎ₄膜３０５上には、公知のフォトリソグラフィ技術によって素子分離層（ＬＯＣＯＳ）形成領域に開口部を有するようパターニングされたフォトレジスト層３０６が形成される。

フォトレジスト層３０６をマスクにしてエッチングすることにより、アクティブ領域上にのみＳｉＯ₂膜３０４とＳｉ₃Ｎ₄膜３０５とが残る。エッチング後の状態を、図４−１（ｃ）に示す。なお、このエッチングは、公知のエッチング方法、例えば、リアクティブイオンエッチング（ＲＩＥ）によって行うことができる。フォトレジスト層３０６の除去後、本実施形態では、９５０〜１０００℃程度のスチーム酸化を行い、４００〜６００ｎｍ程度の酸化膜のＬＯＣＯＳ３０７が形成される。続いて、ホットリン酸によりＳｉ₃Ｎ₄膜３０５を除去し、フッ酸（ＨＦ）系薬液を用いてＳｉＯ₂膜３０４が除去される。以上の工程により、図４−１（ｄ）に示す構造が形成される。

次に、本実施形態では、図４−１（ｄ）に示した構造に８００〜９００℃の熱酸化を行ってＮ型ウェル２０２表面にゲート酸化膜１０１ｃを形成する。次にＣＶＤ法によって膜厚３５０〜４００ｎｍ程度の導電性ポリシリコン層（図示せず）をＰ型基板２０３の全面に形成する。その後、公知のフォトリソグラフィ技術によってゲート領域にフォトレジスト層３１０が形成される。フォトレジスト層３１０をマスクにして公知のエッチング方法によりゲート領域以外の導電性ポリシリコン層を除去すると、ゲート電極１０１ａが形成される。図４−２（ｅ）は、ゲート電極１０１ａ形成後の本実施形態の半導体装置の状態を示す図である。

次に、本実施形態では、フォトレジスト層３１０の除去後、公知のフォトリソグラフィ技術によってＰ型ボディ不純物注入領域に開口部を有するフォトレジスト層３１１が形成される。Ｐ型ボディ不純物注入領域には、ホウ素（Ｂ）が１×１０¹³〜１×１０¹⁴／ｃｍ²程度、Ｐ型基板２０３に垂直な面に対して４５°あるいは３０°度の角度をつけてイオン注入される。イオン注入によって図４−２（ｆ）に示すＰ型ボディ不純物領域１０５が形成される。

さらに、本実施形態では、フォトレジスト層３１１をマスクとして、砒素（Ａｓ）が１×１０¹³〜１×１０¹⁴／ｃｍ²程度イオン注入され、Ｎ⁺型ソース低抵抗不純物注入領域３２１が形成される。このイオン注入において、Ｐ型ボディ不純物領域１０５及びＮ⁺型ソース低抵抗不純物注入領域３２１は、ゲート電極１０１ａをマスクとして自己整合的に形成される。このような本実施形態によれば、イオン注入用のマスクパターニングで行うフォトリソグラフィ工程において生じるようなマスク合わせずれの影響を受けることなく、高精度な加工を行うことが可能である。

フォトレジスト層３１１の除去後、ゲート電極１０１ａの上側及びその周辺に順応性の酸化物がデポジションされる。この酸化物としては、例えば、テトラエチル−オルトケイ酸塩（ＴＥＯＳ）またはＴＥＯＳ／Ｏ₃酸化物が用いられる。次いで、デポジションされた酸化物はＲＩＥによって異方性エッチングされ、ゲート電極１０１ａの側面に酸化物スペーサ１０１ｂが形成される。以上の工程により、図４−２（ｇ）に示す構造が形成される。

図５〜図１２は、図４−２（ｇ）に続いて実行される工程を、図１に示したＰ⁺型不純物領域１０２ａとＮ⁺型ソース１０２ｂとに分けて説明するための図である。図５〜図１２の全てについて、（ａ）は完成した本実施形態の半導体装置の上面図、（ｂ）は（ａ）中に示した線分Ｄ−Ｄ’または線分Ｅ−Ｅ’に沿う製造過程の半導体装置の断面図である。線分Ｄ−Ｄ’、線分Ｅ−Ｅ’は、製造工程の断面図の位置を、完成した半導体装置上で示すものであり、図１に示した線分Ｄ−Ｄ’、線分Ｅ−Ｅ’に一致する。

本実施形態では、図５（ｂ）に示すように、公知のフォトリソグラフィ技術によって、図５（ａ）に示したＮ⁺型ソース１０２ｂ、ドレイン１０４の形成領域に開口部を有するフォトレジスト層４０１が形成される。なお、図５（ｂ）は、Ｐ⁺型不純物領域１０２ａ上の線分Ｅ−Ｅ’に沿う断面図であるから、Ｎ⁺型ソース１０２ｂ上の開口部は図示されていない。

Ｎ⁺型ソース１０２ｂが形成される領域及びドレイン１０４が形成される領域に、１×１０¹⁵〜１×１０¹⁶／ｃｍ²程度のヒ素（Ａｓ）がイオン注入される。図５（ｂ）では、イオン注入によってドレイン１０４の形成領域に、Ｎ⁺型ドレイン不純物注入領域３２２が形成された状態が示されている。
図６は、図５と同様の工程の、線分Ｄ−Ｄ’に沿う断面図である。図６（ｂ）に示すように、線分Ｄ−Ｄ’に沿う断面では、イオン注入によってＮ⁺型ドレイン不純物注入領域３２２と共に、Ｎ⁺型ソース不純物注入領域３２３が形成される。

また、本実施形態では、図７（ｂ）に示すように、公知のフォトリソグラフィ技術によってＰ⁺型不純物領域１０２ａに開口部を有するフォトレジスト層６０１が形成される。そして、フォトレジスト層６０１をマスクにして１×１０¹⁵〜１×１０¹⁶／ｃｍ²程度のホウ素（Ｂ）がイオン注入される。イオン注入により、Ｐ＋型不純物注入領域３２４が形成される。

Ｐ⁺型不純物注入領域３２４を形成するためのホウ素イオン（Ｐ型不純物）の注入は、Ｎ⁺型ソース低抵抗不純物注入領域３２１に対して行われる。Ｐ型不純物のドーズ量は、Ｎ⁺型ソース低抵抗不純物注入領域３２１のＮ型不純物の１０〜１００倍であるため、Ｎ⁺型ソース低抵抗不純物注入領域３２１内部にＰ⁺領域のＰ⁺型不純物注入領域３２４を形成することができる。

また、図７（ｂ）に示した酸化物スペーサ１０１ｂがＰ型不純物に対するマスクとなるため、酸化物スペーサ１０１ｂの下の領域はＰ型不純物の影響を受けずにＮ⁺領域となる。これによって、本実施形態は、Ｐ⁺型不純物注入領域３２４と、チャネルが形成されるゲート１０１下のＰ型ボディ不純物領域１０５との間にＮ⁺型ソース低抵抗不純物注入領域３２１を形成することができる。

図８（ｂ）は、図７と同様の工程における半導体装置の線分Ｄ−Ｄ’に沿う断面図である。図８（ｂ）に示したように、フォトレジスト層６０１はＰ⁺型不純物領域１０２ａ上に開口部を持たない。このため、本実施形態では、Ｎ⁺型ソース不純物注入領域２１にホウ素イオンが注入されることがない。
次に、図７（ｂ）、図８（ｂ）に示したフォトレジスト６０１が除去され、この後に８００〜９００℃程度の熱処理が図７、図８に示した構造に対して行われる。熱処理により、Ｎ⁺型ソース低抵抗不純物注入領域３２１、Ｎ⁺型ドレイン不純物注入領域３２２及びＮ⁺型ソース不純物注入領域３２３中のヒ素と、Ｐ⁺型不純物注入領域３２４中のホウ素が拡散する。

不純物の拡散により、Ｎ⁺型ソース低抵抗不純物注入領域３２１はＮ⁺型ソース低抵抗領域１１０、Ｎ⁺型ドレイン不純物注入領域３２２はドレイン１０４、Ｎ⁺型ソース不純物注入領域３２３はＮ⁺型ソース１０２ｂになる。また、Ｐ⁺型不純物注入領域３２４はＰ⁺型不純物領域１０２ａとなる。以上の工程により、図９、図１０に示す構造が製造される。
図１１、１２は、以上説明した工程によって製造された半導体装置に配線を形成する工程を説明するための図である。図１１（ｂ）、図１２（ｂ）に示すように、本実施形態では、Ｐ⁺型不純物領域１０２ａ、Ｎ⁺型ソース１０２ｂの形成後、６００〜７００ｎｍ程度の層間絶縁膜（ＳｉＯ₂膜）１００を全面に堆積させる。なお、層間絶縁膜１００の堆積は、例えばＣＶＤ法によって実現できる。

次に、本実施形態では、層間絶縁膜１００上に、Ｐ⁺型不純物領域１０２ａ、Ｎ⁺型ソース１０２ｂ、ドレイン１０４上に開口部を有するフォトレジスト層（図示せず）が公知のフォトリソグラフィ技術によって形成される。層間絶縁膜１００は、フォトレジスト層をマスクにして公知のエッチング方法、例えばＲＩＥによりエッチングされる。フォトレジスト層の除去後、層間絶縁膜１００に形成された電極形成用の開口部には、Ｔｉ／ＴｉＮまたはＡＬ等、バリアメタル層を含む配線金属層が蒸着される。
さらに、公知のフォトリソグラフィ技術及びＲＩＥによって配線金属層がパターニングされて配線２０１が形成される。以上の工程により、図１１、図１２に示した本実施形態の半導体装置を得ることができる。

本発明は、ＤＭＯＳトランジスタ及びＤＭＯＳトランジスタの製造方法に適用することができ、特に、セルピッチが短いことが望ましいＤＭＯＳトランジスタ及びＤＭＯＳトランジスタの製造方法に好適である。

１００ 層間絶縁膜
１０１ ゲート
１０１ａ ゲート電極
１０１ｂ 酸化物スペーサ
１０１ｃ ゲート酸化膜
１０２ ソース
１０２ａ Ｐ⁺型不純物領域
１０２ｂ Ｎ⁺型ソース
１０４ ドレイン
１０５ Ｐ型ボディ不純物領域
１１０ Ｎ⁺型ソース低抵抗領域
２０１ 配線
２０２’ Ｐ型ウェル不純物注入領域
２０２ Ｎ型ウェル
２０３ Ｐ型基板
３０１，３０４ ＳｉＯ₂膜
３０２’ Ｐ型ウェル不純物注入領域
３０２ Ｐ型ウェル
３０３，３０６，３１０，３１１，４０１，６０１ フォトレジスト層
３０５ Ｓｉ₃Ｎ₄膜
３２１ Ｎ⁺型ソース低抵抗不純物注入領域
３２２ Ｎ⁺型ドレイン不純物注入領域
３２３ Ｎ⁺型ソース不純物注入領域
３２４ Ｐ⁺型不純物注入領域

Claims (3)

1. 第１の導電型の半導体層内に形成された第２の導電型のボディ不純物領域と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲートと、前記ボディ不純物領域内に形成された第１の導電型のソース領域と、前記ゲートの側方に設けられた第１の導電型のドレイン領域と、
   を含む半導体装置であって、
   前記ソース領域は、第２の導電型の不純物領域を含み、該第２の導電型の不純物領域は、前記第１の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする半導体装置。
2. 第１の導電型の半導体層表面に、ゲート誘電膜を介してゲートを形成するゲート形成工程と、
   前記ゲートをマスクにして不純物を注入し、第２の導電型のボディ不純物領域を形成するボディ形成工程と、
   前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第１の導電型の低抵抗不純物領域を形成する低抵抗不純物領域形成工程と、
   前記低抵抗不純物領域内の所定の領域に不純物を注入して第１の導電型のソース領域及び第１の導電型のドレインを形成するソース領域形成工程と、
   前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第１の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第２の導電型の不純物領域を形成する不純物領域形成工程と、を含むことを特徴とする半導体装置の製造方法。
3. 前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程をさらに含み、
   前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることを特徴とする請求項２に記載の半導体装置の製造方法。

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