JP2012174331A - 不揮発性メモリ装置及びメモリコントローラとこれらの動作方法、メモリシステムの動作方法、並びにウェアレベリング方法 - Google Patents

不揮発性メモリ装置及びメモリコントローラとこれらの動作方法、メモリシステムの動作方法、並びにウェアレベリング方法 Download PDF

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Abstract

【課題】メモリセルの劣化度を正確に検出することができる不揮発性メモリ装置及びメモリコントローラとこれらの動作方法、メモリシステムの動作方法、並びにウェアレベリング方法を提供する。
【解決手段】本発明の不揮発性メモリ装置の動作方法は、コントローラから出力されたブロックアドレスとイレース命令とを受信する段階と、ブロックアドレスに相応するブロックに対して、イレース命令によって行われるイレース動作が完了するまで、イレース動作に関連したパラメータ値を変更する段階と、最後に変更されたパラメータ値に相応する情報を保存する段階と、コントローラから出力された命令によって、情報をコントローラに伝送する段階と、を有する。
【選択図】図３

Description

本発明は、半導体装置に係り、より詳細には、リアルタイムにフラッシュメモリセルの劣化度（ｄｅｔｅｒｉｏｒａｔｉｏｎ ｄｅｇｒｅｅ）を検出することができる不揮発性メモリ装置及びメモリコントローラとこれらの動作方法、メモリシステムの動作方法、並びにウェアレベリング方法に関する。
フラッシュ（ｆｌａｓｈ）メモリ装置の寿命は、プログラム（ｐｒｏｇｒａｍ）及び／又はイレース（ｅｒａｓｅ）サイクル（ｃｙｃｌｅ）数によって決定される。従って、フラッシュメモリ装置を安定して使うために、フラッシュメモリ装置に含まれる複数のブロック（ｂｌｏｃｋｓ）に対するウェアレベリングスキーム（ｗｅａｒ−ｌｅｖｅｌｉｎｇ ｓｃｈｅｍｅ）が適用される。ウェアレベリングスキームは、複数のブロックのそれぞれに対するイレース回数によって適用される。
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、リアルタイムにフラッシュメモリセルの劣化度を正確に検出することができる不揮発性メモリ装置及びメモリコントローラとこれらの動作方法、メモリシステムの動作方法を提供することにある。
また、本発明の目的は、劣化度情報を用いてイレース動作の対象となったブロックのウェアレベリングのレベルを調節することができるウェアレベリング方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置の動作方法は、コントローラから出力されたブロックアドレス（ｂｌｏｃｋ ａｄｄｒｅｓｓ）とイレース命令とを受信する段階と、前記ブロックアドレスに相応するブロックに対して、前記イレース命令によって行われるイレース動作が完了するまで、該イレース動作に関連したパラメータ値を変更する段階と、最後に変更されたパラメータ値に相応する情報を保存する段階と、前記コントローラから出力された命令によって、前記情報を前記コントローラに伝送する段階と、を有する。
前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令（ｒｅａｄ ｓｔａｔｕｓ ｃｏｍｍａｎｄ）である。
前記パラメータ値は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数（ｉｎｃｒｅｍｅｎｔａｌ−ｓｔｅｐ−ｐｕｌｓｅ ｅｒａｓｅ ｌｏｏｐ ｃｏｕｎｔ）、ＩＳＰＥ電圧（ｉｎｃｒｅｍｅｎｔａｌ−ｓｔｅｐ−ｐｕｌｓｅ ｅｒａｓｅ ｖｏｌｔａｇｅ）、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数である。
前記情報は、前記イレース動作の成功又は失敗を表わす状態ビットと共に前記コントローラに伝送される。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置の動作を制御するコントローラの動作方法は、前記不揮発性メモリ装置に具現されたブロックをイレースするために、該ブロックに対するブロックアドレスとイレース命令とを該不揮発性メモリ装置に伝送する段階と、命令を前記不揮発性メモリ装置に伝送する段階と、前記不揮発性メモリ装置から、前記命令に応答して出力され、前記イレース命令によるイレース動作に関連したパラメータ値に相応する情報を受信する段階と、前記受信した情報を解析し、該解析結果によって前記ブロックのウェアレベリングのレベルを複数のグループのうちの何れか１つのグループに分類する段階と、を有する。
前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令である。
前記コントローラの動作方法は、前記何れか１つのグループに分類された前記ブロックの現在のウェアレベリングのレベルを、前記解析結果によって、前記複数のグループのうちから他のグループに再分類する段階を更に含む。
前記コントローラの動作方法は、前記コントローラが、前記分類結果又は前記再分類結果を前記不揮発性メモリ装置に伝送する段階を更に含む。
前記情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わす。
上記目的を達成するためになされた本発明の一態様によるブロックが具現された不揮発性メモリ装置及び該不揮発性メモリ装置の動作を制御するコントローラを含むメモリシステムの動作方法は、前記コントローラが、前記ブロックに対するブロックアドレスとイレース命令とを前記不揮発性メモリ装置に伝送する段階と、前記コントローラが、命令を前記不揮発性メモリ装置に伝送する段階と、前記コントローラが、前記不揮発性メモリ装置から、前記命令に応答して出力され、前記イレース命令によるイレース動作に関連したパラメータ値に相応する情報を受信する段階と、前記コントローラが、前記受信した情報を解析し、該解析結果によって前記ブロックのウェアレベリングのレベルを複数のグループのうちの何れか１つのグループに分類する段階と、を有する。
前記メモリシステムの動作方法は、前記不揮発性メモリ装置が、前記ブロックに対して、前記イレース命令によって行われる前記イレース動作が完了するまで、前記イレース動作に関連した前記パラメータ値を変更し、最後に変更されたパラメータ値を前記情報として保存する段階と、前記不揮発性メモリ装置が、前記命令がリード状態命令である時、前記リード状態命令に応答して、前記情報を前記コントローラに伝送する段階と、を更に含む。
前記メモリシステムの動作方法は、前記コントローラが、前記何れか１つのグループに分類された前記ブロックの現在のウェアレベリングのレベルを、前記解析結果によって、前記複数のグループのうちから他のグループに再分類する段階を更に含む。
前記メモリシステムは、スマートカード又はＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である。
上記目的を達成するためになされた本発明の一態様によるメモリコントローラは、プログラムを保存するメモリと、前記メモリに保存された前記プログラムを実行するプロセッサと、を備え、前記プログラムによって、前記プロセッサは、不揮発性メモリ装置に具現されたブロックをイレースするために、該ブロックに対するブロックアドレスとイレース命令とを該不揮発性メモリ装置に伝送する段階と、命令を前記不揮発性メモリ装置に伝送する段階と、前記不揮発性メモリ装置から、前記命令に応答して出力され、前記イレース命令によるイレース動作に関連したパラメータ値に相応する情報を受信する段階と、前記受信した情報を解析し、該解析結果によって前記ブロックのウェアレベリングのレベルを複数のグループのうちの何れか１つのグループに分類する段階と、を実行する。
前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令であり、前記情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わす。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、複数のブロックを含むメモリセルアレイと、コントローラから出力されたブロックアドレスとイレース命令とを受信し、前記複数のブロックのうちから前記ブロックアドレスによって指定されたブロックに対して、前記イレース命令によって行われるイレース動作が完了するまで、該イレース動作に関連したパラメータ値を変更し、最後に変更されたパラメータ値に相応する情報をメモリ保存し、前記コントローラから出力された命令によって、前記情報を前記コントローラに伝送するコントロールロジックと、を備える。
前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令であり、前記情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数である。
前記情報は、前記イレース動作の成功又は失敗を表わす状態ビットと共に前記コントローラに伝送される。
上記目的を達成するためになされた本発明の一態様によるウェアレベリング方法は、不揮発性メモリのブロックについての劣化度情報を受信する段階と、前記劣化度情報に基づいて少なくとも１つの劣化度指標を決定する段階と、前記決定された劣化度指標に基づいて、前記ブロックをウェアレベリンググループ（ｗｅａｒ−ｌｅｖｅｌｉｎｇ ｇｒｏｕｐ）に分類する段階と、を有し、前記劣化度指標は、前記ブロックのメモリセルにトラップされた電荷量を表わす。
前記劣化度情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わす。
本発明によれば、リアルタイムでフラッシュメモリセルの劣化度を正確に検出することができるので、ウェアレベリングをフラッシュメモリセルの劣化度によって適応的に行うことができる。
本発明の一実施形態による不揮発性メモリ装置を含むメモリシステムのブロック図である。 図１に示した不揮発性メモリ装置から出力される状態レジスタデータの一実施例を示す表である。 図１に示したメモリシステムの一実施例による動作タイミング図である。 図１に示したメモリコントローラの概略的なブロック図である。 図１に示した不揮発性メモリ装置のブロック図である。 図１に示した不揮発性メモリ装置のイレース動作と状態レジスタデータの出力過程とを説明するためのフローチャートである。 図１に示した不揮発性メモリ装置で行われるＩＳＰＥスキームを説明するためのタイミング図である。 ウェアリングインデックスとプログラム／イレースサイクル数の関係を示すグラフである。 図１に示した不揮発性メモリ装置のプログラム動作と状態レジスタデータの出力過程とを説明するためのフローチャートである。 図１に示したメモリシステムの他の実施例による動作タイミング図である。 図１に示した不揮発性メモリ装置で行われるＩＳＰＰスキームを説明するためのタイミング図である。 状態レジスタデータとプログラム／イレースサイクル数の関係を示す表である。 図１に示したメモリシステムで行われるウェアレベリング方法を説明するためのフローチャートである。 図１に示したメモリシステムのウェアレベリング管理方法を説明するための表である。 本発明の他の実施形態による不揮発性メモリ装置を含むメモリシステムのブロック図である。 図１５に示したメモリシステムの動作を説明するためのフローチャートである。 図１又は図１５に示したメモリコントローラと不揮発性メモリ装置とを含む一実施例によるデータ処理システムである。 図１又は図１５に示したメモリコントローラと不揮発性メモリ装置とを含む他の実施例によるデータ処理システムである。
本明細書に、２００９年９月１４日付で出願されたアメリカ出願番号１２／５５８，６３０、発明の名称“ＭＥＴＨＯＤ ＯＦ ＯＰＥＲＡＴＩＮＧ ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＭＯＲＹ ＳＹＳＴＥＭ”、及び２０１０年３月１８日付で出願されたアメリカ出願番号１２／７２６，４０８、発明の名称“ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＲＥＬＡＴＥＤＰＲＯＧＲＡＭＭＩＮＧ ＭＥＴＨＯＤ”を参照（ｒｅｆｅｒｅｎｃｅ）として含む（ｉｎｃｏｒｐｏｒａｔｅｄ）。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態による不揮発性メモリ装置を含むメモリシステムのブロック図である。図１を参照すると、メモリシステム（ｍｅｍｏｒｙ ｓｙｓｔｅｍ）１０は、メモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）２０と不揮発性メモリ装置３０とを含む。メモリシステム１０は、フラッシュメモリを含むあらゆるシステムを意味する。
メモリコントローラ２０は、不揮発性メモリ装置３０、例えばフラッシュメモリ装置の動作、例えばプログラム動作、リード（ｒｅａｄ）動作、又はイレース動作を制御するためのアドレス（ａｄｄｒｅｓｓ）と命令（例えば、プログラム命令、リード命令、イレース命令）とを生成させる。プログラム動作とリード動作はページ（ｐａｇｅ）単位で行われ、イレース動作はブロック（ｂｌｏｃｋ）単位で行われる。
メモリコントローラ２０は、不揮発性メモリ装置３０に含まれるメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）の劣化度をリアルタイムに検出するための命令（ｃｏｍｍａｎｄ）ＣＭＤを不揮発性メモリ装置３０に出力する。例えば、命令ＣＭＤは、イレース動作又はプログラム動作の成功（又はパス（ｐａｓｓ））又は失敗（ｆａｉｌｕｒｅ）についての情報を不揮発性メモリ装置３０から得るための命令、例えばリード状態命令であり得る。また、命令ＣＭＤは、図１５を参照して説明する命令であり得る。
不揮発性メモリ装置３０は、命令ＣＭＤによって、劣化度を表わす劣化度情報（ｄｅｔｅｒｉｏｒａｔｉｏｎ ｉｎｆｏｒｍａｔｉｏｎ）をメモリコントローラ２０に伝送する。
本明細書で、劣化度情報は、イレース動作又はプログラム動作に関連したパラメータ値（ｐａｒａｍｅｔｅｒ ｖａｌｕｅ）、パラメータ値に相応する情報、又は状態レジスタデータ（ｓｔａｔｕｓ ｒｅｇｉｓｔｅｒ ｄａｔａ）ＳＲＤとも呼ばれうる。
例えば、劣化度情報は、プログラム動作の対象となったページ又はイレース動作の対象となったブロックに含まれる複数のメモリセルのそれぞれの劣化度を判断するために必要なあらゆる情報を意味する。例えば、イレース動作と関連する劣化度情報は、イレース動作の対象となったブロックが実際にイレースされるまでに必要な時間（ｔｉｍｅ）、ＩＳＰＥループ回数、ＩＳＰＥ電圧（例えばＩＳＰＥ最終イレース電圧）、図７に示す各イレースループＬＰ１〜ＬＰｉの各イレースパルスＥＰｉの幅（ｗｉｄｔｈ）と振幅（ａｍｐｌｉｔｕｄｅ）とのうちの少なくとも１つ、図７に示すイレース検証パルスＥＶの幅と振幅とのうちの少なくとも１つ、不揮発性メモリ装置３０の温度、ブロックの温度、イレース動作途中で、ブロックに供給される少なくとも１つの電圧、不揮発性メモリ装置３０の動作電圧、又はブロックに対するイレース回数を含みうる。
また、プログラム動作と関連する劣化度情報は、プログラム動作の対象となったページが実際にプログラムされるまでに必要な時間、ＩＳＰＰループ回数、ＩＳＰＰ電圧（例えばＩＳＰＰ初期プログラム電圧又はＩＳＰＰ最終プログラム電圧）、図１１に示す各プログラムループＬＰ１〜ＬＰｊの各プログラムパルスＰＰｊの幅と振幅とのうちの少なくとも１つ、図１１に示すプログラム検証パルスＰＶの幅と振幅とのうちの少なくとも１つ、不揮発性メモリ装置３０の温度、ページの温度、プログラム動作途中で、ページに供給される少なくとも１つの電圧、不揮発性メモリ装置３０の動作電圧、又はページに対するプログラム回数を含む。
プログラム／イレースサイクル数（ａ ｎｕｍｂｅｒ ｏｆ Ｐｒｏｇｒａｍ／Ｅｒａｓｅ（Ｐ／Ｅ）ｃｙｃｌｅｓ ｏｒ Ｐｒｏｇｒａｍ／Ｅｒａｓｅ（Ｐ／Ｅ）ｃｙｃｌｅｓ）は、フラッシュメモリセルの劣化に影響を及ぼす。ここで、斜線（／）は、‘及び／又は’を意味する。
メモリコントローラ２０は、不揮発性メモリ装置３０から出力された劣化度情報に基づいて、本実施例によるグループ別ウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）を行う。
ＩＳＰＰスキーム（ｓｃｈｅｍｅ）は、プログラム後のセルの散布（ｄｉｓｔｒｉｂｕｔｉｏｎ）を所望の幅に制御するために、プログラムループ（ｌｏｏｐ）毎に一定の電圧程度ずつ増加するプログラム電圧を、選択されたワードライン（ｗｏｒｄ ｌｉｎｅ）に供給する方式を意味する。
また、ＩＳＰＥスキームは、ＩＳＰＰスキームのイレースバージョン（ｅｒａｓｅ ｖｅｒｓｉｏｎ）としてイレース後のセルの散布を所望の幅に制御するために、イレースループ毎に一定の電圧程度ずつ増加するイレース電圧を、選択されたブロックに供給する方式を意味する。
不揮発性メモリ装置３０が、イレース動作を行う時、イレース動作に関連したパラメータ値又はパラメータ値に相応する情報（例えば、ＩＳＰＥループ回数、ＩＳＰＥ電圧、又はＰ／Ｅ回数のうちの少なくとも１つ）は、不揮発性メモリ装置３０に具現されたメモリ、例えば図５に示す状態レジスタ１５１又はメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１２０に保存される。
また、不揮発性メモリ装置３０が、プログラム動作を行う時、プログラム動作に関連したパラメータ値又はパラメータ値に相応する情報（例えば、ＩＳＰＰループ回数、ＩＳＰＰ電圧、又はＰ／Ｅ回数のうちの少なくとも１つ）は、不揮発性メモリ装置３０に具現されたメモリ、例えば図５に示す状態レジスタ１５１又はメモリセルアレイ１２０に保存される。
不揮発性メモリ装置３０は、メモリコントローラ２０から出力された命令ＣＭＤに応答して、メモリに保存された状態レジスタデータＳＲＤをメモリコントローラ２０に伝送する。従って、メモリコントローラ２０は、状態レジスタデータＳＲＤを解析し、該解析結果によって、現在プログラムされたページ又は現在イレースされたブロックの劣化度をリアルタイムに分析し、該分析結果によって、ページ又はブロックに対するウェアレベリングを行う。
本実施例によるメモリコントローラ２０によってグループ別に行われるウェアレベリングについては、図１３及び図１４を参照して詳しく説明する。
メモリコントローラ２０と不揮発性メモリ装置３０のそれぞれは、パッケージ（ｐａｃｋａｇｅ）にパッケージングされうる。
図２は、図１に示した不揮発性メモリ装置から出力される状態レジスタデータの一実施例を示す表である。メモリコントローラ２０は、状態レジスタの状態ビット（ｓｔａｔｕｓ ｂｉｔ）Ｉ／Ｏ６又は
Figure 2012174331
（Ｒｅａｄｙ／Ｂｕｓｙ）出力をモニタリングし、該モニタリング結果によって、プログラム動作（又はプログラムサイクル）又はイレース動作（又はイレースサイクル）の終了を検出し、プログラム動作又はイレース動作が終了した時、メモリコントローラ２０は、命令ＣＭＤ、例えばリード状態命令を不揮発性メモリ装置３０に伝送する。
不揮発性メモリ装置３０は、状態ビット又はライト状態ビットＩ／Ｏ０（Ｐａｓｓ／Ｆａｉｌ）と共に状態レジスタデータＳＲＤをメモリコントローラ２０に伝送する。
図２に一実施例として示したように、不揮発性メモリ装置３０は、データ入出力ピンＩ／０１〜Ｉ／Ｏ５を通じて現在プログラムされたページ又は現在イレースされたブロックについての劣化度情報、即ち状態レジスタデータＳＲＤをメモリコントローラ２０に伝送する。
上述したように、本明細書で、状態レジスタデータＳＲＤは、劣化度情報、イレース動作に関連したパラメータ値（又はパラメータに相応する情報）、プログラム動作に関連したパラメータ値（又はパラメータに相応する情報）、又は劣化度情報と他の情報とを共に含むデータを意味する。
メモリコントローラ２０は、状態レジスタデータＳＲＤによって現在プログラムされたページ又は現在イレースされたブロックについての劣化度をリアルタイムに判断することができる。また、メモリコントローラ２０は、ライト状態ビットＩ／Ｏ０のレベルによって、プログラム動作又はイレース動作の成功又は失敗を判断することができる。
表１は、状態レジスタデータＳＲＤとブロック単位で行われるＩＳＰＥループ回数とを説明するための例示的な表である。
Figure 2012174331
表２は、状態レジスタデータＳＲＤとブロック単位で供給されるＩＳＰＥループ電圧（図７のＶｅｒａｉ（ｉは自然数）、例えばＩＳＰＥ最終イレース電圧）とを説明するための例示的な表である。
Figure 2012174331
表１及び表２に示したように、ＩＳＰＥスキームを用いてイレース動作を行う不揮発性メモリ装置３０のメモリセルアレイに含まれるメモリセル、例えばＳＬＣ（ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ）又はＭＬＣ（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）がウェアアウト（ｗｅａｒｏｕｔ：摩耗）することによって、ＩＳＰＥループ回数又はＩＳＰＥ電圧（例えばＩＳＰＥ最終イレース電圧）が増加する。
表３は、状態レジスタデータＳＲＤとページ単位で行われるＩＳＰＰループ回数とを説明するための例示的な表である。
Figure 2012174331
表４は、状態レジスタデータＳＲＤとループ毎にページに供給されるＩＳＰＰループ電圧（図１１のＶｐｇｍｊ（ｊは自然数）、例えばＩＳＰＰ初期プログラム電圧又はＩＳＰＰ最終プログラム電圧）とを説明するための例示的な表である。
Figure 2012174331
表３及び表４に示したように、ＩＳＰＰスキームを用いてプログラム動作を行う不揮発性メモリ装置３０のメモリセルアレイに含まれるメモリセル、例えばＳＬＣ又はＭＬＣがウェアアウトすることによって、ＩＳＰＰループ回数又はＩＳＰＰ電圧（例えばＩＳＰＥ最終イレース電圧）が増加する。
メモリコントローラ２０は、状態レジスタデータＳＲＤを用いて現在イレースされたブロック又は現在プログラムされたページについての劣化度を分析し、該分析結果によって、ブロック又はページに対するウェアレベリングのレベルをグループ別に分類する。
図３は、図１に示したメモリシステムの一実施例による動作タイミング図である。
Figure 2012174331
出力は、不揮発性メモリ装置３０の動作状態を指示する。
Figure 2012174331
出力がロー（ｌｏｗ）レベルである時、これは、不揮発性メモリ装置３０でプログラム動作、リード動作、又はイレース動作が行われていることを示す。
Figure 2012174331
出力が、ローレベルからハイ（ｈｉｇｈ）レベルに遷移（ｔｒａｎｓｉｔｉｏｎ）すると、プログラム動作、リード動作、又はイレース動作が完了（ｃｏｍｐｌｅｔｅ）したことを意味する。
図１〜図３を参照すると、不揮発性メモリ装置３０に含まれる複数のブロックのうちの何れか１つのブロックをイレースするために、メモリコントローラ２０は、第１命令、例えば６０ｈに表現されうるイレース設定命令（Ｅｒａｓｅ Ｓｅｔｕｐ Ｃｏｍｍａｎｄ）をデータピンＩ／Ｏｘ（ｘは自然数）を通じて不揮発性メモリ装置３０に伝送する。
メモリコントローラ２０は、何れか１つのブロックを指定するためのブロックアドレスＡＤＤを出力し、第２命令、例えばＤ０ｈに表現されうるイレース確認命令（Ｅｒａｓｅ Ｃｏｎｆｉｒｍ Ｃｏｍｍａｎｄ）をデータピンＩ／Ｏｘを通じて不揮発性メモリ装置３０に伝送する。
イレース確認命令により、不揮発性メモリ装置３０は、ブロックアドレスＡＤＤによって指定されたブロックをイレースするイレース動作を行う。この際、ＩＳＰＥスキームが適用される。ブロックイレース時間ｔＢＥＲＳの間に、不揮発性メモリ装置３０は、図７に示すように、ブロックに対するイレース動作が完了するまで、イレース動作に関連したパラメータ値、例えばＩＳＰＥループ回数又はＩＳＰＥ電圧を変更させる。
最後に変更されたパラメータ値（例えばイレース動作が成功した時のパラメータ値）に相応する情報は、メモリ、例えば図５に示す状態レジスタ１５１又はメモリセルアレイ１２０に保存することができる。ブロックイレース時間ｔＢＥＲＳの間に、イレース動作及びイレース検証動作が行われる（３２）。
イレース動作が完了すると、
Figure 2012174331
出力は、ローからハイに遷移する。メモリコントローラ２０は、ハイレベルに遷移した
Figure 2012174331
出力に応答して、第３命令、例えば７０ｈに表現されうるリード状態命令をデータピンＩ／Ｏｘを通じて不揮発性メモリ装置３０に伝送する。
不揮発性メモリ装置３０は、第３命令によって、状態レジスタデータＳＲＤをライト状態ビットと共にメモリコントローラ２０に伝送する（３４）。
メモリコントローラ２０は、入出力ラインＩ／Ｏ０を通じて入力されたライト状態ビットによって、イレース動作の成功又は失敗を判断する。ライト状態ビットが‘０’である時、メモリコントローラ２０は、イレース動作が成功したと判断し（ＰＡＳＳ）、ライト状態ビットが、‘１’である時、メモリコントローラ２０は、イレース動作が失敗したと判断する（ＦＡＩＬ）。
図４は、図１に示したメモリコントローラの概略的なブロック図である。
図４を参照すると、メモリコントローラ２０は、プロセッサ２１、不揮発性メモリ装置（例えばＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）２２）、及び不揮発性メモリ装置（例えばＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）又はＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）２３）を含む。
不揮発性メモリ装置３０には、本実施例による一連の動作を行うためのプログラムがファームウェア（ｆｉｒｍｗａｒｅ）形態で保存される。プロセッサ２１は、不揮発性メモリ装置２２に保存されたプログラムを実行して、一連の動作を行わせる。
図１〜図４を参照して、プロセッサ２１によって行われる一連の動作を詳しく説明する。プロセッサ２１は、不揮発性メモリ装置３０に具現された特定ブロックをイレースするために、ブロックに対するブロックアドレスＡＤＤと、イレース命令、例えばＤ０ｈを不揮発性メモリ装置３０に伝送する。
プロセッサ２１は、ハイレベルに遷移した
Figure 2012174331
出力に応答して、リード状態命令、例えば７０ｈを不揮発性メモリ装置３０に伝送する。不揮発性メモリ装置３０は、リード状態命令によって、メモリ、例えば図５に示す状態レジスタ１５１又はメモリセルアレイ１２０に保存された、最後に変更されたパラメータ値に相応する情報、即ち状態レジスタデータＳＲＤをプロセッサ２１に出力する。
プロセッサ２１は、受信した状態レジスタデータＳＲＤを解析し、該解析結果によって、現在イレースが行われたブロックのウェアレベリングのレベルを多数のグループのうちの何れか１つのグループに分類し、該分類結果を不揮発性メモリ装置３０に伝送する。
プロセッサ２１は、グループ別にウェアレベリングを行うために、不揮発性メモリ装置３０に保存されたＦＴＬ（ｆｌａｓｈ ｔｒａｎｓｌａｔｉｏｎ ｌａｙｅｒ）コード（ＦＴＬ ＣＯＤＥ）をＲＡＭ２３にローディングさせる。
図５は、図１に示した不揮発性メモリ装置のブロック図である。図５を参照すると、不揮発性メモリ装置３０は、データを保存するためのメモリセルアレイ１２０とアクセス回路（ａｃｃｅｓｓ ｃｉｒｃｕｉｔ）１２２とを含む。上述したように、プログラム動作とリード動作はページ単位で行われ、イレース動作はメモリブロック単位で行われる。従って、メモリブロックは、多数のページの集合を意味する。
メモリセルアレイ１２０は、各ビットラインＢＬ１〜ＢＬｍ（ｍは自然数）に接続された各ＮＡＮＤメモリセルストリング（ｍｅｍｏｒｙ ｃｅｌｌ ｓｔｒｉｎｇ）を含み、各ＮＡＮＤメモリセルストリングは、直列に接続された多数の不揮発性メモリセル１２１を含む。一実施例として、メモリセルアレイ１２０は、ウェーハ積層（ｗａｆｅｒ ｓｔａｃｋ）、チップ積層（ｃｈｉｐ ｓｔａｃｋ）、或いはセル積層（ｃｅｌｌ ｓｔａｃｋ）を通じて３次元的に具現されうる。
各ＮＡＮＤメモリセルストリングは、２次元的に同じ平面（又はレイヤ（ｌａｙｅｒ）に配置（又は具現）されうる。ＮＡＮＤメモリセルストリングは、ビットライン（ｂｉｔ ｌｉｎｅ）ＢＬ１に接続されたストリング選択トランジスタ（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）と共通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ、ＣＳＬ）に接続された接地選択トランジスタ（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）との間に、直列に接続された多数の不揮発性メモリセル１２１を含む。
ストリング選択トランジスタのゲート（ｇａｔｅ）はストリング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ：ＳＳＬ）に接続され、多数の不揮発性メモリセル１２１のそれぞれのゲートは多数のワードラインＷＬ０〜ＷＬ６３のそれぞれに接続され、接地選択トランジスタのゲートは接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ：ＧＳＬ）に接続される。
説明の便宜上、図５には、６４個のワードラインＷＬ０〜ＷＬ６３を示しているが、本発明の技術的思想は、ワードラインの個数に限定されるものではない。
各ＮＡＮＤメモリセルストリングに含まれる多数の不揮発性メモリセル１２１のそれぞれは、１ビット又はそれ以上のビットを保存することができるフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）として具現されうる。
従って、多数の不揮発性メモリセル１２１のそれぞれは、１ビット又はそれ以上のビットを保存することができるＮＡＮＤフラッシュメモリセル、例えばＳＬＣ又はＭＬＣとして具現されうる。
アクセス回路１２２は、外部、例えばメモリコントローラ２０から出力された命令（又は命令セット（ｃｏｍｍａｎｄ ｓｅｔｓ））とアドレスとによって、データアクセス動作（ｄａｔａ ａｃｃｅｓｓ ｏｐｅｒａｔｉｏｎ）、例えばプログラム動作、リード動作、又はイレース動作を行うために、メモリセルアレイ１２０をアクセスする。
アクセス回路１２２は、電圧供給回路（ｖｏｌｔａｇｅ ｓｕｐｐｌｙ ｃｉｒｃｕｉｔ）１２８、コントロールロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）１５０、カラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１６０、ページバッファ及び感知増幅器ブロック（ｐａｇｅ ｂｕｆｆｅｒ ＆ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｂｌｏｃｋ）１７０、Ｙ−ゲーティング回路（Ｙ−ｇａｔｉｎｇ ｃｉｒｃｕｉｔ）１８０、及び入出力ブロック（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｂｌｏｃｋ）１９０を含む。
コントロールロジック１５０によって生成された制御コード（ｃｏｎｔｒｏｌ ｃｏｄｅ）Ｃ−ＣＯＤＥによって、電圧供給回路１２８は、ＩＳＰＥスキーム又はＩＳＰＰスキームによってデータアクセス動作に必要な電圧を生成する。
プログラム動作の間に、プログラム電圧Ｖｐｇｍは多数のワードラインＷＬ０〜ＷＬ６３のうちから選択されたワードラインに供給され、パス電圧（ｐａｓｓ ｖｏｌｔａｇｅ）は多数のワードラインＷＬ０〜ＷＬ６３のうちから選択されていない残りのワードライン（ｕｎ−ｓｅｌｅｃｔｅｄ ｒｅｓｔ ｗｏｒｄ ｌｉｎｅｓ）に供給され、接地電圧はＧＳＬ、ＣＳＬ、及びバルク（ｂｕｌｋ）に供給され、電源電圧はＳＳＬに供給される。イレース動作の間に、イレース電圧Ｖｅｒａｓｅは各ＮＡＮＤメモリセルストリングに含まれる各ＮＡＮＤメモリセルのバルクに供給され、接地電圧は多数のワードラインＷＬ０〜ＷＬ６３に供給される。
電圧供給回路１２８は、電圧発生器（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）１３０とローデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）１４０とを含む。
制御コードＣ−ＣＯＤＥによって、電圧発生器１３０は、プログラム動作を行うために必要なプログラム電圧Ｖｐｇｍとプログラム検証電圧（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ ｖｏｌｔａｇｅ）Ｖｐｖｆｙとを生成し、リード動作を行うために必要なリード電圧を生成し、イレース動作を行うために必要なイレース電圧Ｖｅｒａｓｅとイレース検証電圧（ｅｒａｓｅ ｖｅｒｉｆｙ ｖｏｌｔａｇｅ）Ｖｅｖｆｙとを生成し、各動作を行うために必要な電圧をローデコーダ１４０に出力する。
コントロールロジック１５０は、メモリコントローラ２０から出力された制御信号ＣＴＲＬによって、アクセス回路１２２の全般的な動作を制御する。例えば、コントロールロジック１５０は、プログラム動作の間又はイレース動作の間に生成された劣化度情報、例えばプログラム動作が完了するまで又はイレース動作が完了するまでに変更された劣化度情報を、状態レジスタ１５１又はメモリセルアレイ１２０に保存する。
メモリコントローラ２０から出力された命令によって、コントロールロジック１５０は、状態レジスタ１５１又はメモリセルアレイ１２０に保存された劣化度情報を状態レジスタデータとしてメモリコントローラ２０に出力する。カラムデコーダ１６０は、コントロールロジック１５０の制御下でカラムアドレスをデコーディングして、多数の選択信号をＹ−ゲーティング回路１８０に出力する。ページバッファ及び感知増幅器ブロック１７０は、多数のページバッファＰＢを含む。多数のページバッファＰＢのそれぞれは、多数のビットラインＢＬ１〜ＢＬｍのそれぞれに接続される。
多数のページバッファＰＢのそれぞれは、コントロールロジック１５０の制御によってプログラム動作の間に、メモリセルアレイ１２０にデータをプログラムするためのドライバーとして動作する。また、多数のページバッファＰＢのそれぞれは、コントロールロジック１５０の制御によってリード動作の間又は検証動作の間に、多数のビットラインＢＬ１〜ＢＬｍのそれぞれの電圧レベルを感知増幅する感知増幅器として動作する。
Ｙ−ゲーティング回路１８０は、カラムデコーダ１６０から出力された多数の選択信号に応答して、ページバッファ及び感知増幅器ブロック１７０と入出力ブロック１９０との間でデータＤＡＴＡの伝送を制御する。入出力ブロック１９０は、外部から入力されたデータＤＡＴＡをＹ−ゲーティング回路１８０に伝送するか、又はＹ−ゲーティング回路１８０から出力されたデータＤＡＴＡを多数の入出力ピン（又はデータバス）を通じてメモリコントローラ２０に伝送する。
図６は、図１に示した不揮発性メモリ装置のイレース動作と状態レジスタデータの出力過程とを説明するためのフローチャートである。図１〜図６を参照して、不揮発性メモリ装置３０のイレース動作を説明すると、次の通りである。
不揮発性メモリ装置３０は、メモリコントローラ２０から出力されたイレース設定命令（例えば６０ｈ）を受信する（ステップＳ１０）。不揮発性メモリ装置３０は、メモリコントローラ２０から出力されたブロックアドレスＡＤＤとイレース確認命令（例えばＤ０ｈ）とを順次に受信する（ステップＳ１２とステップＳ１４）。不揮発性メモリ装置３０のアクセス回路１２２は、コントロールロジック１５０の制御によって、メモリセルアレイ１２０に具現され、ブロックアドレスＡＤＤによって選択されたブロックに対するイレース動作とイレース検証動作とを行う（ステップＳ１６）。
コントロールロジック１５０は、ブロックアドレスＡＤＤによって指定されたブロックに対して、イレース命令によって行われるイレース動作が完了するまで、イレース動作に関連したパラメータ値を変更し、最後に変更されたパラメータ値（例えばイレース動作が完了する時に使われたパラメータ値）を状態レジスタ１５１又はメモリセルアレイ１２０に保存する（ステップＳ１８）。
コントロールロジック１５０は、メモリコントローラ２０から出力された命令、例えばリード状態命令を受信し（ステップＳ２０）、該受信した命令によって状態レジスタ１５１又はメモリセルアレイ１２０に保存されたパラメータ値に相応する劣化度情報、即ち状態レジスタデータＳＲＤをメモリコントローラ２０に伝送する（ステップＳ２２）。劣化度情報は、パラメータ値、即ちＩＳＰＥループ回数又はＩＳＰＥ電圧についての情報である。
一実施例として、劣化度情報は、イレース動作の成功又は失敗を表わすライト状態ビット（ｗｒｉｔｅ ｓｔａｔｕｓ ｂｉｔ）Ｉ／Ｏ０と共にコントローラ２０に伝送される。
図７は、図１に示した不揮発性メモリ装置で行われるＩＳＰＥスキームを説明するためのタイミング図である。ＥＰｉ（ｉは自然数）はＩＳＰＥスキームによるイレースパルスを表わし、Ｖｅｒａｉ（ｉは自然数）はイレース電圧を表わし、ＥＶはイレース検証動作に使われるイレース検証パルスを表わし、Ｖｅｖｆｙはイレース検証電圧を表わす。
図７に示したように、ＩＳＰＥ最大ループ回数をｉ回と仮定し、各イレースループＬＰ１〜ＬＰｉは、各イレースパルスＥＰｉと１つのイレース検証パルスＥＶとを含む。制御コードＣ−ＣＯＤＥによって、電圧発生器１３０は、イレース動作が完了するまでＩＳＰＥイレース電圧Ｖｅｒａｉ（ｉは自然数）を順次に増加させながら、イレース動作が成功するまでイレース動作を行う。
例えば、イレース動作は、第１イレース電圧Ｖｒｅａ１が供給された最初のＩＳＰＥループＬＰ１で完了することがある。この場合、第１イレース電圧Ｖｒｅａ１が、ＩＳＰＥ最終イレース電圧（ｆｉｎａｌ ｅｒａｓｅ ｖｏｌｔａｇｅ）になる。従って、コントロールロジック１５０は、第１イレース電圧Ｖｒｅａ１又はＩＳＰＥループ回数（例えば１）を表わす劣化度情報を状態レジスタデータとして状態レジスタ１５１又はメモリセルアレイ１２０に保存する。
また、イレース動作は、第３イレース電圧Ｖｅｒａ３が供給された三番目のＩＳＰＥループＬＰ３で完了することがある。この場合、第３イレース電圧Ｖｒｅａ３が、ＩＳＰＥ最終イレース電圧になる。従って、コントロールロジック１５０は、第３イレース電圧Ｖｒｅａ３又はＩＳＰＥループ回数（例えば３）を表わす劣化度情報、即ち最後に変更されたパラメータ値を状態レジスタデータとして状態レジスタ１５１又はメモリセルアレイ１２０に保存する。
図８は、ウェアリングインデックスとプログラム／イレースサイクル数の関係を示すグラフである。図８を参照すると、Ｌ１は特定ブロックに対するプログラム及び／又はイレースが連続して行われる時（例えばテスト段階）のウェアリングインデックスと有効プログラム及び／又はイレースサイクルとを表わす曲線であり、Ｌ２は特定ブロックに対するプログラム及び／又はイレースが不連続に行われる時（例えば実際の使用段階）のウェアリングインデックスと有効プログラム及び／又はイレースサイクルとを表わす曲線である。
経時的に、Ｌ１は、Ｌ２に変化する。即ち、経時的に、特定ブロックに含まれる劣化した不揮発性メモリセルは、自然治癒される。従って、Ｌ２が反映された特定ブロックについての劣化度を検出することができる方法が、本発明の概念である。上述したように、メモリコントローラ２０は、劣化度情報、イレース動作に関連したパラメータ値、プログラム動作に必要なパラメータ値、即ち状態レジスタデータＳＲＤを用いて、現在イレース動作が行われた時点での特定ブロックについての劣化度をリアルタイムに検出し、該検出結果によって、ブロックを特定グループに分類する。
図９は、図１に示した不揮発性メモリ装置のプログラム動作と状態レジスタデータの出力過程とを説明するためのフローチャートであり、図１０は、図１に示したメモリシステムの他の実施例による動作タイミング図である。
図１、図２、図４、図５、図９、及び図１０を参照すると、不揮発性メモリ装置３０のコントロールロジック１５０は、プロセッサ２１から出力されたシリアルデータ入力命令（例えば８０ｈ）を受信する。不揮発性メモリ装置３０のコントロールロジック１５０は、ページアドレスとページデータＡ／Ｄとを順次に受信する（ステップＳ１１０とステップＳ１１２）。不揮発性メモリ装置３０のコントロールロジック１５０は、プログラム命令、例えば１０ｈで表現されるページプログラム確認命令を受信する（ステップＳ１１４）。
不揮発性メモリ装置３０のコントロールロジック１５０は、ページアドレスに相応するメモリセルアレイ１２０のページに、プログラム命令によって、ページデータをプログラムするプログラム動作が完了するまで、プログラム動作に関連したパラメータ値を変更する。プログラム時間ｔＰＲＯＧの間に、不揮発性メモリ装置３０のアクセス回路１２２は、プログラム動作及びプログラム検証動作を行う（図９のステップＳ１１６と図１０の３３）。
プログラム動作が完了すると、コントロールロジック１５０は、最後に変更されたパラメータ値を状態レジスタデータとして状態レジスタ１５１又はメモリセルアレイ１２０に保存する（ステップＳ１１８）。
プロセッサ２１は、ハイレベルに遷移した
Figure 2012174331
出力によって、リード状態命令、例えば７０ｈを不揮発性メモリ装置３０に伝送する。不揮発性メモリ装置３０は、リード状態命令を受信し（ステップＳ１２０）、該受信したリード状態命令によって、メモリ、例えば図５に示した状態レジスタ１５１又はメモリセルアレイ１２０に保存された、最後に変更されたパラメータ値に相応する情報、即ち状態レジスタデータＳＲＤをプロセッサ２１に出力する（図９のステップＳ１２２と図１０の３５）。
プロセッサ２１は、受信した状態レジスタデータＳＲＤを解析し、該解析結果によって、ブロックに対するウェアレベリングのレベルを複数のグループのうちの何れか１つのグループに分類し、該分類結果をＦＴＬコードとして保存するために不揮発性メモリ装置３０に伝送する。パラメータ値は、ＩＳＰＰループ回数又はＩＳＰＰ電圧であり得る。劣化度情報は、プログラム動作の成功又は失敗を表わすライト状態ビットと共にメモリコントローラ２０に伝送される。
図１１は、図１に示した不揮発性メモリ装置で行われるＩＳＰＰスキームを説明するためのタイミング図である。ＰＰｊ（ｊは自然数）はＩＳＰＰスキームによるプログラムパルスを表わし、Ｖｐｇｍｊ（ｊは自然数）はプログラム電圧を表わし、ＰＶはプログラム検証動作に使われるプログラム検証パルスを表わし、Ｖｐｖｆｙはプログラム検証電圧を表わす。プログラム検証動作の間に、同じ電圧が選択されたワードラインに時間を変えて２回以上供給され、異なる電圧が選択されたワードラインに時間を変えて２回以上供給されうる。
図１１に示したように、ＩＳＰＰ最大ループ回数をｊ回と仮定し、各プログラムループＬＰ１〜ＬＰｊは、各プログラムパルスＰＰｊと１つのプログラム検証パルスＰＶとを含む。
制御コードＣ−ＣＯＤＥによって、電圧発生器１３０は、プログラム動作が完了するまでＩＳＰＰプログラム電圧Ｖｐｇｍｊ（ｊは自然数）を順次に増加させながら、プログラム動作を行う。例えば、プログラム動作は、第１プログラム電圧Ｖｐｇｍ１が供給された最初のＩＳＰＰループＬＰ１で完了することがある。この場合、第１プログラム電圧Ｖｐｇｍ１が、ＩＳＰＰ最終プログラム電圧（ｆｉｎａｌ ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ）になる。従って、コントロールロジック１５０は、第１プログラム電圧Ｖｐｇｍ１又はＩＳＰＰループ回数（例えば１）を表わす情報、即ち最後に変更されたパラメータ値を状態レジスタデータとして状態レジスタ１５１又はメモリセルアレイ１２０に保存する。
また、プログラム動作は、第４プログラム電圧Ｖｐｇｍ４が供給された四番目のＩＳＰＰループＬＰ４で完了することがある。この場合、第４プログラム電圧Ｖｐｇｍ４が、ＩＳＰＰ最終プログラム電圧になる。従って、コントロールロジック１５０は、第４プログラム電圧Ｖｐｇｍ４又はＩＳＰＰループ回数（例えば４）を表わす情報を状態レジスタ１５１又はメモリセルアレイ１２０に保存する。一実施例として、ＩＳＰＰ初期プログラム電圧（ｉｎｉｔｉａｌ ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ）を、劣化度情報として状態レジスタ１５１に保存する。
図１２は、状態レジスタデータとプログラム／イレースサイクル数の関係を示す表である。図１２を参照すると、状態レジスタデータ（ＳＲＤ＝Ｉ／Ｏ［５：１］）とＰ／Ｅサイクルとの関係を例示的に示している。
図１２に示したように、Ｐ／Ｅサイクルが５００回以下である場合、状態レジスタデータ（ＳＲＤ＝Ｉ／Ｏ［５：１］）は０００００であり、Ｐ／Ｅサイクルが５００回超過１，０００回以下である場合、状態レジスタデータ（ＳＲＤ＝Ｉ／Ｏ［５：１］）は００００１であり、Ｐ／Ｅサイクルが１，０００回超過１５００回以下である場合、状態レジスタデータ（ＳＲＤ＝Ｉ／Ｏ［５：１］）は０００１０であり得る。
図１及び図１２を参照すると、コントロールロジック１５０は、プログラム動作又はイレース動作が行われた回数、即ちＰ／Ｅサイクルを表わす情報を状態レジスタ１５１又はメモリセルアレイ１２０に保存する。従って、コントロールロジック１５０は、プログラム動作又はイレース動作が行われた後、メモリコントローラ２０から出力されたリード状態命令によって、状態レジスタ１５１又はメモリセルアレイ１２０に保存されたＰ／Ｅサイクルを表わす情報を状態レジスタデータＳＲＤとしてメモリコントローラ２０に出力する。
一実施例として、劣化度情報は、プログラム動作又はイレース動作が完了した後、自動で状態レジスタデータＳＲＤとしてメモリコントローラ２０に出力することもできる。
図１３は、図１に示したメモリシステムで行われるウェアレベリング方法を説明するためのフローチャートであり、図１４は、図１に示したメモリシステムのウェアレベリング管理方法を説明するための表である。図１、図２、図４、図１３、及び図１４を参照すると、プロセッサ２１は、不揮発性メモリ装置３０から出力された状態レジスタデータＳＲＤ、即ち劣化度情報を受信する（ステップＳ２１０）。
プロセッサ２１は、受信した状態レジスタデータＳＲＤを解析し（ステップＳ２２０）、該解析結果によって、現在イレースされたブロック（例えばＢＡ２）のウェアレベリングのレベルを複数のグループＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、…のうちの何れか１つのグループ（例えばＧ２）に分類する（ステップＳ２３０）。このような分類は、単純にイレース回数に基づいたものではなく、ブロックに含まれる不揮発性メモリセルの劣化度又は劣化度情報に基づいたものである。
例えば、プロセッサ２１は、劣化度情報パラメータ（ｄｅｔｅｒｉｏｒａｔｉｏｎ ｉｎｆｏｒｍａｔｉｏｎ ｐａｒａｍｅｔｅｒｓ）から劣化度指標（ｄｅｔｅｒｉｏｒａｔｉｏｎ ｉｎｄｉｃａｔｏｒｓ）を決定し、該決定された劣化度指標に基づいてイレースブロックを分類する。例えば、プロセッサ２１は、劣化度指標としてイレースループカウント（ｅｒａｓｅ ｌｏｏｐ ｃｏｕｎｔ）を決定する。イレースループカウントは、（最終イレース電圧−初期イレース電圧）／イレース電圧間隔で決定されうる。ここで、イレース電圧間隔は、図７に示した複数の電圧間隔Ｖｅｒａ（ｉ＋１）−Ｖｅｒａｉのうちの１つである。
他の例として、プロセッサ２１は、イレースループカウントを（総イレース時間／１つのイレースループの時間）で決定しうる。劣化度指標は、プログラム動作のために劣化度情報パラメータに基づいて決定される。従って、決定されたイレースループカウントと決定されたプログラムループカウントは、仮想Ｐ／Ｅサイクルを決定するためにプロセッサ２１によって結合される。プロセッサ２１は、決定された仮想（ｖｉｒｔｕａｌ）Ｐ／Ｅサイクルに基づいてイレースブロックを分類する。
図１４に示したように、第１グループＧ１に分類され、仮想Ｐ／Ｅサイクルが１０，０００回以下であるブロックは、ＢＡ０、ＢＡ１０、ＢＡ１００などであり、第２グループＧ２に分類され、仮想Ｐ／Ｅサイクルが１０，０００回超過２０，０００回以下であるブロックは、ＢＡ１、ＢＡ２、ＢＡ５０などであり、第３グループＧ３に分類され、仮想Ｐ／Ｅサイクルが２０，０００回超過３０，０００回以下であるブロックは、ＢＡ４、ＢＡ７０、ＢＡ７１などである。
プロセッサ２１は、分類結果をＦＴＬコード（ＦＴＬ ＣＯＤＥ）として不揮発性メモリ装置３０のメモリセルアレイ１２０に保存する。例えば、分類結果は、ＦＴＬコード（ＦＴＬ ＣＯＤＥ）で作成されてメモリセルアレイ１２０に保存する。ＦＴＬコード（ＦＴＬ ＣＯＤＥ）は、グループ別にウェアレベリングを行うことができる指標として使われる。
プロセッサ２１は、現在ウェアレベリングのレベルが複数のウェアレベリンググループＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、…のうちの何れか１つのグループ（例えばＧ２）に属するブロック（例えばＢＡ２及びＢＡ５０）を、受信した状態レジスタデータＳＲＤの解析結果によって、他のグループ（例えばＧ１及びＧ４）に再分類し、該再分類結果を不揮発性メモリ装置３０のメモリセルアレイ１２０に保存することができる。即ち、単純にＰ／Ｅサイクルをカウントするものと異なり、分類されたブロックのウェアレベリンググループは変わりうる。従って、当該ブロックの劣化度によってグループ別に行われるウェアレベリングによって、不揮発性メモリ装置３０の寿命は増加する。
プロセッサ２１は、現在イレースされたブロックに含まれる複数の不揮発性メモリセルのそれぞれにトラップ（ｔｒａｐ）された電荷量をリアルタイムに把握することができる指標として劣化度情報を使う。従って、プロセッサ２１は、単純にＰ／Ｅ回数をカウントして、当該ブロックの摩耗度（ｗｅａｒｏｕｔ）を一律的に把握する代りに、複数の不揮発性メモリセルのそれぞれにトラップされた電荷量によって、当該ブロックの摩耗度を判断する。
本実施形態による不揮発性メモリ装置３０は、イレース動作又はプログラム動作が行われる間に、最後に変更されたパラメータ値（又は最終的にアップデートされたパラメータ値）を保存し、別途にイレース回数を保存しないので、メタデータ（ｍｅｔａｄａｔａ）、例えばイレース回数を保存するメモリ領域を減らしうる。
ブロック当たりのイレース回数を保存するために２バイト（ｂｙｔｅｓ）が必要であると仮定すると、２，０４８個のブロックを含む不揮発性メモリ装置３０の場合、４Ｋｂｙｔｅのメモリ領域を減少することができる。
図１５は、本発明の他の実施形態による不揮発性メモリ装置を含むメモリシステムのブロック図であり、図１６は、図１５に示したメモリシステムの動作を説明するためのフローチャートである。図５、図１５、及び図１６を参照すると、メモリシステム１０′のメモリコントローラ２０は、劣化度情報を得るための専用命令ＮＣＭＤ、例えばウェアアウト（摩耗度）状態リード命令を不揮発性メモリ装置３０に出力する。
不揮発性メモリ装置３０は、現在のイレースブロックに対するイレース動作が完了すると、使われたブロックについての劣化度情報、例えばイレース動作に関連したパラメータ値（又はパラメータに相応する情報）を状態レジスタ１５１に保存する。
イレース動作が終了した後（ステップＳ３１０）、コントロールロジック１５０は、ウェアアウト状態リード命令を受信し（ステップＳ３２０）、該受信したウェアアウト状態リード命令によって、状態レジスタ１５１に保存された劣化度情報、例えばウェアアウト（摩耗度）情報を表わす状態レジスタデータをリードし（ステップＳ３３０）、該リードされた状態レジスタデータＳＲＤをメモリコントローラ２０に伝送する（ステップＳ３４０）。
プロセッサ２１は、受信した状態レジスタデータＳＲＤを解析し、該解析結果によって、現在イレースされたブロックのウェアレベリングのレベルを多数のグループのうちの何れか１つのグループに分類する。
図１７は、図１又は図１５に示したメモリコントローラと不揮発性メモリ装置とを含む一実施例によるデータ処理システムである。
データ処理システム２００は、スマートカード（ｓｍａｒｔ ｃａｒｄ）又はメモリカードとして具現されうる。データ処理システム２００は、メモリコア３０′、インターフェースドライバー２１０、カードインターフェースコントローラ２２０、及びメモリコアインターフェース２３０を含む。
メモリコア３０′の構造と動作は、図５に示した不揮発性メモリ装置３０の構造と動作と同一又は類似している。インターフェースドライバー２１０は、ホストから出力された信号を駆動し、該駆動された信号をカードインターフェースコントローラ２２０に伝送する。
カードインターフェースコントローラ２２０の構造と機能は、図１又は図１５に示したメモリコントローラ２０の構造及び機能と実質的に同一である。即ち、カードインターフェースコントローラ２２０は、現在イレース動作が行われたメモリコア３０′のブロックについての劣化度情報を得るための命令をメモリコア３０′に出力し、メモリコア３０′から出力された状態レジスタデータを受信して分析し、該分析結果によって、ブロックのウェアレベリングのレベルを多数のグループのうちの何れか１つのグループに分類する。
メモリコア３０′とカードインターフェースコントローラ２２０は、メモリコアインターフェース２３０を通じて通信する。
図１８は、図１又は図１５に示したメモリコントローラと不揮発性メモリ装置とを含む他の実施例によるデータ処理システムである。図１８を参照すると、データ処理システムは、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）のようなデータ処理装置３００とホスト３５０とを含む。
データ処理装置３００は、複数のＮＡＮＤフラッシュメモリ等の不揮発性メモリ装置３０、複数の不揮発性メモリ装置３０のそれぞれのデータ処理動作を制御するフラッシュメモリコントローラ３１０、ＤＲＡＭのような揮発性メモリ装置３４０、フラッシュメモリコントローラ３１０とホスト３５０との間で送受信するデータを揮発性メモリ装置３４０に保存することを制御するバッファマネージャー３３０を含みうる。
図１又は図１５に示したメモリシステム１０又は１０′は、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、携帯電話機、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＭＰ３プレーヤー、デジタルカメラ、ナビゲーション装置、ゲーム機、電子ブック、或いは携帯用電子装置（ｈａｎｄｈｅｌｄ ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）などとして具現されうる。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０、１０′ メモリシステム
２０ メモリコントローラ
２１ プロセッサ
２２ ＲＯＭ
２３ ＲＡＭ
３０ 不揮発性メモリ装置
３０′ メモリコア
１２０ メモリセルアレイ
１２２ アクセス回路
１２８ 電圧供給回路
１３０ 電圧発生器
１４０ ローデコーダ
１５０ コントロールロジック
１５１ 状態レジスタ
１６０ カラムデコーダ
１７０ ページバッファ及び感知増幅器ブロック
１８０ Ｙ−ゲーティング回路
１９０ 入出力ブロック
２００ データ処理システム
２１０ インターフェースドライバー
２２０ カードインターフェースコントローラ
２３０ メモリコアインターフェース
３００ データ処理装置（ＳＳＤ）
３１０ フラッシュメモリコントローラ
３３０ バッファマネージャー
３４０ 揮発性メモリ装置（ＤＲＡＭ）
３５０ ホスト

Claims (22)

  1. コントローラから出力されたブロックアドレスとイレース命令とを受信する段階と、
    前記ブロックアドレスに相応するブロックに対して、前記イレース命令によって行われるイレース動作が完了するまで、該イレース動作に関連したパラメータ値を変更する段階と、
    最後に変更されたパラメータ値に相応する情報を保存する段階と、
    前記コントローラから出力された命令によって、前記情報を前記コントローラに伝送する段階と、を有することを特徴とする不揮発性メモリ装置の動作方法。
  2. 前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令（ｒｅａｄ ｓｔａｔｕｓ ｃｏｍｍａｎｄ）であることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
  3. 前記パラメータ値は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数（ｉｎｃｒｅｍｅｎｔａｌ−ｓｔｅｐ−ｐｕｌｓｅ ｅｒａｓｅ ｌｏｏｐ ｃｏｕｎｔ）、ＩＳＰＥ電圧（ｉｎｃｒｅｍｅｎｔａｌ−ｓｔｅｐ−ｐｕｌｓｅ ｅｒａｓｅ ｖｏｌｔａｇｅ）、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数であることを特徴とする請求項２に記載の不揮発性メモリ装置の動作方法。
  4. 前記情報は、前記イレース動作の成功又は失敗を表わす状態ビットと共に前記コントローラに伝送されることを特徴とする請求項２に記載の不揮発性メモリ装置の動作方法。
  5. 不揮発性メモリ装置の動作を制御するコントローラの動作方法であって、
    前記不揮発性メモリ装置に具現されたブロックをイレースするために、該ブロックに対するブロックアドレスとイレース命令とを該不揮発性メモリ装置に伝送する段階と、
    命令を前記不揮発性メモリ装置に伝送する段階と、
    前記不揮発性メモリ装置から、前記命令に応答して出力され、前記イレース命令によるイレース動作に関連したパラメータ値に相応する情報を受信する段階と、
    前記受信した情報を解析し、該解析結果によって前記ブロックのウェアレベリングのレベルを複数のグループのうちの何れか１つのグループに分類する段階と、を有することを特徴とするメモリコントローラの動作方法。
  6. 前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令であることを特徴とする請求項５に記載のメモリコントローラの動作方法。
  7. 前記何れか１つのグループに分類された前記ブロックの現在のウェアレベリングのレベルを、前記解析結果によって、前記複数のグループのうちから他のグループに再分類する段階を更に含むことを特徴とする請求項６に記載のメモリコントローラの動作方法。
  8. 前記コントローラは、前記分類結果又は前記再分類結果を前記不揮発性メモリ装置に伝送する段階を更に含むことを特徴とする請求項７に記載のメモリコントローラの動作方法。
  9. 前記情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わすことを特徴とする請求項６に記載のメモリコントローラの動作方法。
  10. ブロックが具現された不揮発性メモリ装置及び該不揮発性メモリ装置の動作を制御するコントローラを含むメモリシステムの動作方法であって、
    前記コントローラが、前記ブロックに対するブロックアドレスとイレース命令とを前記不揮発性メモリ装置に伝送する段階と、
    前記コントローラが、命令を前記不揮発性メモリ装置に伝送する段階と、
    前記コントローラが、前記不揮発性メモリ装置から、前記命令に応答して出力され、前記イレース命令によるイレース動作に関連したパラメータ値に相応する情報を受信する段階と、
    前記コントローラが、前記受信した情報を解析し、該解析結果によって前記ブロックのウェアレベリングのレベルを複数のグループのうちの何れか１つのグループに分類する段階と、を有することを特徴とするメモリシステムの動作方法。
  11. 前記不揮発性メモリ装置が、前記ブロックに対して、前記イレース命令によって行われる前記イレース動作が完了するまで、前記イレース動作に関連した前記パラメータ値を変更し、最後に変更されたパラメータ値を前記情報として保存する段階と、
    前記不揮発性メモリ装置が、前記命令がリード状態命令である時、前記リード状態命令に応答して、前記情報を前記コントローラに伝送する段階と、を更に含むことを特徴とする請求項１０に記載のメモリシステムの動作方法。
  12. 前記コントローラが、前記何れか１つのグループに分類された前記ブロックの現在のウェアレベリングのレベルを、前記解析結果によって、前記複数のグループのうちから他のグループに再分類する段階を更に含むことを特徴とする請求項１１に記載のメモリシステムの動作方法。
  13. 前記情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わすことを特徴とする請求項１１に記載のメモリシステムの動作方法。
  14. 前記メモリシステムは、スマートカードであることを特徴とする請求項１０に記載のメモリシステムの動作方法。
  15. 前記メモリシステムは、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）であることを特徴とする請求項１０に記載のメモリシステムの動作方法。
  16. プログラムを保存するメモリと、
    前記メモリに保存された前記プログラムを実行するプロセッサと、を備え、
    前記プログラムによって、前記プロセッサは、
    不揮発性メモリ装置に具現されたブロックをイレースするために、該ブロックに対するブロックアドレスとイレース命令とを該不揮発性メモリ装置に伝送する段階と、
    命令を前記不揮発性メモリ装置に伝送する段階と、
    前記不揮発性メモリ装置から、前記命令に応答して出力され、前記イレース命令によるイレース動作に関連したパラメータ値に相応する情報を受信する段階と、
    前記受信した情報を解析し、該解析結果によって前記ブロックのウェアレベリングのレベルを複数のグループのうちの何れか１つのグループに分類する段階と、を実行することを特徴とするメモリコントローラ。
  17. 前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令であり、
    前記情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わすことを特徴とする請求項１６に記載のメモリコントローラ。
  18. 複数のブロックを含むメモリセルアレイと、
    コントローラから出力されたブロックアドレスとイレース命令とを受信し、前記複数のブロックのうちから前記ブロックアドレスによって指定されたブロックに対して、前記イレース命令によって行われるイレース動作が完了するまで、該イレース動作に関連したパラメータ値を変更し、最後に変更されたパラメータ値に相応する情報をメモリ保存し、前記コントローラから出力された命令によって、前記情報を前記コントローラに伝送するコントロールロジックと、を備えることを特徴とする不揮発性メモリ装置。
  19. 前記命令は、前記イレース動作の成功又は失敗についての情報を要求するリード状態命令であり、
    前記情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わすことを特徴とする請求項１８に記載の不揮発性メモリ装置。
  20. 前記情報は、前記イレース動作の成功又は失敗を表わす状態ビットと共に前記コントローラに伝送されることを特徴とする請求項１８に記載の不揮発性メモリ装置。
  21. 不揮発性メモリのブロックについての劣化度情報を受信する段階と、
    前記劣化度情報に基づいて少なくとも１つの劣化度指標を決定する段階と、
    前記決定された劣化度指標に基づいて、前記ブロックをウェアレベリンググループ（ｗｅａｒ−ｌｅｖｅｌｉｎｇ ｇｒｏｕｐ）に分類する段階と、を有し、
    前記劣化度指標は、前記ブロックのメモリセルにトラップされた電荷量を表わすことを特徴とするウェアレベリング方法。
  22. 前記劣化度情報は、前記ブロックがイレースされるまでに必要な時間、ＩＳＰＥループ回数、ＩＳＰＥ電圧、ＩＳＰＥの各イレースループの各イレースパルスの幅と振幅とのうちの少なくとも１つ、イレース検証パルスの幅と振幅とのうちの少なくとも１つ、前記不揮発性メモリ装置の温度、前記イレース動作途中で前記ブロックに供給される電圧、又は前記ブロックに対するイレース回数を表わすことを特徴とする請求項２１に記載のウェアレベリング方法。
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