JP2012174989A

JP2012174989A - 半導体装置の製造方法

Info

Publication number: JP2012174989A
Application number: JP2011037421A
Authority: JP
Inventors: Shigeki Tomita; 茂樹富田; Hideki Okumura; 秀樹奥村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-02-23
Filing date: 2011-02-23
Publication date: 2012-09-10
Also published as: US20120214281A1

Abstract

【課題】実施形態によれば、トレンチコンタクト構造をセルフアラインで形成する半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、シリコン窒化物を含むマスク層及びマスク層の側壁に形成されたサイドウォール膜をマスクにして、シリコンを含む半導体層をエッチングし、半導体層にゲートトレンチを形成する工程を有する。また、サイドウォール膜を除去し、マスク層をマスクにして半導体層にベース領域及びソース領域を形成する工程を有する。また、シリコン酸化物を含む層間膜をマスクにして、半導体層におけるマスク層が除去された部分の下にコンタクトトレンチを形成する工程を有する。
【選択図】図５

Description

本発明の実施形態は、半導体装置の製造方法に関する。

例えばパワーデバイスにおいて、トレンチゲート及びトレンチコンタクトの構造が用いられている。トレンチゲート間のピッチ（セルピッチ）を狭くすることで、チャネル密度を向上させ低オン抵抗を実現できる。しかしながら、トレンチゲートに対するトレンチコンタクトのリソグラフィ上での位置合わせ精度の問題から、現状のセルサイズ以下に微細化することが困難になってきている。

特開平９−１７２０６４号公報

実施形態によれば、トレンチコンタクト構造をセルフアラインで形成する半導体装置の製造方法を提供する。

実施形態によれば、半導体装置の製造方法は、シリコンを含む半導体層上に、シリコン窒化物を含むマスク層を形成する工程を有する。また、半導体装置の製造方法は、前記マスク層の側壁にサイドウォール膜を形成する工程を有する。また、半導体装置の製造方法は、前記マスク層及び前記サイドウォール膜をマスクにして前記半導体層をエッチングし、前記半導体層にゲートトレンチを形成する工程を有する。また、半導体装置の製造方法は、前記ゲートトレンチ内に、ゲート絶縁膜を介してゲート電極を埋め込む工程を有する。また、半導体装置の製造方法は、前記サイドウォール膜を除去し、前記マスク層をマスクにして前記半導体層にベース領域及びソース領域を形成する工程を有する。また、半導体装置の製造方法は、前記半導体層、前記ゲート電極および前記マスク層を覆い、シリコン酸化物を含む層間膜を形成する工程を有する。また、半導体装置の製造方法は、前記マスク層を選択的に除去する工程を有する。また、半導体装置の製造方法は、前記層間膜をマスクにして、前記半導体層における前記マスク層が除去された部分の下にコンタクトトレンチを形成する工程を有する。

実施形態の半導体装置の模式断面図。実施形態の半導体装置の製造方法を示す模式断面図。実施形態の半導体装置の製造方法を示す模式断面図。実施形態の半導体装置の製造方法を示す模式断面図。実施形態の半導体装置の製造方法を示す模式断面図。実施形態の半導体装置の他の製造方法を示す模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

実施形態の半導体装置は、半導体層における厚さ方向の一方の主面側に設けられた第１の主電極と、他方の主面側に設けられた第２の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。実施形態の半導体装置は、高速スイッチングと低オン抵抗を要求される例えばＤＣ−ＤＣコンバータにおけるスイッチング素子として用いることができる。

以下の実施形態では、半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴの場合、以下に説明するｎ^＋形のドレイン層１２を、ｐ^＋形のコレクタ層に置き換えればよい。

また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、例えばＳｉＣを用いてもよい。

図１は、実施形態の半導体装置の模式断面図である。

本実施形態の半導体装置は、ｎ^＋形のドレイン層（または基板）１２と、ｎ⁻形のドリフト層１３と、ｐ形のベース領域１４と、ｎ^＋形のソース領域１５と、ｐ^＋形のキャリア抜き領域１６と、トレンチゲート１０とを含む。ドレイン層１２及びソース領域１５は、ドリフト層１３よりもｎ形不純物濃度が高い。キャリア抜き領域１６は、ベース領域１４よりもｐ形不純物濃度が高い。

ドレイン層１２の裏面には、第１の主電極としてドレイン電極１１が設けられている。ドレイン層１２とドレイン電極１１とはオーミック接触し、ドレイン層１２はドレイン電極１１と電気的に接続されている。

ドリフト層１３は、ドレイン層１２上に設けられている。ベース領域１４は、ドリフト層１３中に選択的に設けられている。ソース領域１５は、ベース領域１４上に設けられている。

ソース領域１５、ベース領域１４及びドリフト層１３を含む半導体層には、複数のトレンチゲート１０が設けられている。複数のトレンチゲート１０は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート１０は、ソース領域１５及びベース領域１４に隣接している。トレンチゲート１０は、トレンチｔ１と、ゲート絶縁膜１９と、ゲート電極１８とを有する。

トレンチｔ１の底部は、ドリフト層１３内に位置する。トレンチｔ１の側壁及び底部には、ゲート絶縁膜１９が設けられている。トレンチｔ１内におけるゲート絶縁膜１９の内側に、ゲート電極１８が設けられている。

ゲート電極１８は、ゲート絶縁膜１９を介在させて、ベース領域１４及びソース領域１５に対向している。ゲート電極１８上には、層間膜１７が設けられている。ゲート電極１８の一部は、トレンチｔ１の上方に引き出されて、図示しないゲート配線と接続されている。

トレンチゲート１０間には、コンタクトトレンチｔ２が形成されている。コンタクトトレンチｔ２の側壁は、ソース領域１５に隣接している。コンタクトトレンチｔ２は、ゲートトレンチｔ１及びソース領域１５よりも浅い。

ドリフト層１３におけるコンタクトトレンチｔ２の底部よりも下の領域には、ベース領域１４よりもｐ形不純物濃度が高いｐ^＋形のキャリア抜き領域（またはコンタクト領域）１６が形成されている。キャリア抜き領域１６は、ベース領域１４に接している。あるいは、キャリア抜き領域１６は、ベース領域１４に接していなくてもよい。

コンタクトトレンチｔ２内には、第２の主電極としてソース電極２１が設けられている。ソース領域１５の側面は、コンタクトトレンチｔ２内のソース電極２１にオーミック接触している。また、ソース電極２１は、ソース領域１５の表面上にも設けられている。ソース領域１５の表面も、ソース電極２１にオーミック接触している。したがって、ソース領域１５は、ソース電極２１と電気的に接続されている。

また、キャリア抜き領域１６は、コンタクトトレンチｔ２内に設けられたソース電極２１とオーミック接触している。

ゲート電極１８とソース電極２１との間には、絶縁材料からなる層間膜１７が介在しているため、ゲート電極１８とソース電極２１とはつながっていない。ドレイン電極１１及びソース電極２１は金属材料からなる。ゲート電極１８は、不純物が添加され導電性を有する半導体（例えば多結晶シリコン）からなる。あるいは、ゲート電極１８として金属を用いてもよい。

以上説明した実施形態の半導体装置において、相対的に、ドレイン電極１１に高電位、ソース電極２１に低電位が印加された状態で、ゲート電極１８に所望のゲート電位が印加されると、ベース領域１４におけるゲート絶縁膜１９との界面付近に反転層（ｎチャネル）が形成される。例えば、グランド電位または負電位が印加されるソース電極２１の電位に対して正電位がゲート電極１８に印加される。ドレイン電極１１には、ゲート電位よりも高い正電位が印加される。

これにより、ソース領域１５、ｎチャネル、ドリフト層１３およびドレイン層１２を介して、ソース電極２１とドレイン電極１１間に電流が流れ、オン状態になる。

また、ゲートオフ時にアバランシェブレークダウンが発生すると、正孔電流は、ｐ^＋形のキャリア抜き領域１６を介してソース電極２１へと流れる。これにより、素子破壊を防止できる。コンタクトトレンチ構造では、半導体層の表面側にソース電極２１の一部が埋め込まれた構造となる。このため、アバランシェブレークダウンにより発生したキャリア（正孔）をすばやくソース電極２１へと排出することができ、高い破壊耐量が得られる。

次に、図２（ａ）〜図５（ｃ）を参照して、実施形態の半導体装置の製造方法について説明する。

図２（ａ）に示すように、基板（ドレイン層）１２上にドリフト層１３を形成する。これらはいずれもシリコン層である。なお、図２（ｂ）以降の工程断面図においては基板１２の図示を省略する。

次に、ドリフト層１３上に、第１のシリコン酸化膜（以下、単にシリコン酸化膜とする）３１を形成する。さらに、シリコン酸化膜３１上に、シリコン窒化膜３２を形成する。さらに、シリコン窒化膜３２上に、第２のシリコン酸化膜（以下、単にシリコン酸化膜とする）３３を形成する。

次に、例えば図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で、シリコン酸化膜３３、シリコン窒化膜３２およびシリコン酸化膜３１を選択的にエッチングする。これにより、図２（ｂ）に示すように、シリコン酸化膜３１、シリコン窒化膜３２およびシリコン酸化膜３３の積層構造からなるマスク層３０が、ドリフト層１３上に形成される。マスク層３０は、例えば紙面奥行き方向に延在するフィン状に形成されている。

次に、マスク層３０の上面及び側壁を覆うように、図２（ｃ）に示すサイドウォール膜３５をドリフト層１３上に形成する。サイドウォール膜３５は、例えばシリコン酸化膜である。

次に、例えばＲＩＥ法で、サイドウォール膜３５をエッチングする。これにより、図３（ａ）に示すように、マスク層３０の側壁にのみサイドウォール膜３５が残される。

次に、マスク層３０及びその両側の側壁に形成されたサイドウォール膜３５をマスクにして、ドリフト層１３を例えばＲＩＥ法でエッチングする。これにより、ドリフト層１３にゲートトレンチｔ１が形成される。ゲートトレンチｔ１は、ドリフト層１３におけるサイドウォール膜３５間で露出していた表面の下に形成される。

ゲートトレンチｔ１を形成したＲＩＥの後、ゲートトレンチｔ１内に残った反応生成物除去のために、ウェットエッチングが行われる。このウェットエッチング時の条件は、シリコン窒化膜３２をエッチングしてしまう。そこで、本実施形態では、シリコン窒化膜３２上にシリコン酸化膜３３を設けて、上記ウェットエッチングからシリコン窒化膜３２を保護している。

さらに、その後、ＲＩＥによるダメージ部の除去と、トレンチ底部の形状改善（トレンチ底部をまるくする）ために、等方的なエッチングであるＣＤＥ（Chemical Dry Etching）が行われ、図３（ｂ）に示す状態となる。このＣＤＥ時の条件では、シリコンとシリコン窒化物とのエッチング選択比が低いため、シリコン窒化膜３２もエッチングされていしまう。しかし、本実施形態ではシリコン窒化膜３２上に設けたシリコン酸化膜３３が、上記ＣＤＥ時にシリコン窒化膜３２を保護する。

なお、上記ウェットエッチングやＣＤＥのとき、シリコン窒化膜３２がエッチングされない、もしくはエッチング量が少ない条件であれば、シリコン窒化膜３２上に設けるシリコン酸化膜３３は省略することが可能である。

あるいは、上記ウェットエッチング及びＣＤＥのときのシリコン窒化膜３２の消費量を計算に入れて、シリコン窒化膜３２の膜厚等の条件を制御すれば、シリコン酸化膜３３の省略は可能である。

ゲートトレンチｔ１を形成した後、サイドウォール膜３５を、例えばウェットエッチングで除去する。サイドウォール膜３５はシリコン酸化膜であり、その除去時、シリコン酸化膜３３も除去される。

次に、ゲートトレンチｔ１の内壁も含むドリフト層１３における露出している表面を酸化する。これにより、図３（ｃ）に示すように、ゲートトレンチｔ１の内壁にゲート絶縁膜（シリコン酸化膜）１９が形成される。また、サイドウォール膜３５が除去されて露出したドリフト層１３の上面にもゲート絶縁膜１９が形成される。

次に、ゲートトレンチｔ１内を埋め込むように例えば多結晶シリコン等の電極材を堆積させた後、その電極材をエッチバックする。電極材には不純物が添加され、導電性が付与される。これにより、図４（ａ）に示すように、ゲートトレンチｔ１内にゲート絶縁膜１９を介してゲート電極１８が埋め込まれたトレンチゲート１０が形成される。

次に、ドリフト層１３の上面に形成されたゲート絶縁膜１９を、例えばＲＩＥ法で除去する。これにより、ゲートトレンチｔ１の開口端の周辺のドリフト層１３の表面が露出される。

そして、その露出した表面にｐ形不純物を注入して、図４（ｂ）に示すベース領域１４を形成し、さらにｎ形不純物を注入して、ベース領域１４の上にソース領域１５を形成する。このイオン注入時、マスク層３０がマスクとなり、ベース領域１４及びソース領域１５は、ゲートトレンチ１０に隣接する領域にセルフアラインで形成される。

次に、図４（ｃ）に示すように、全面に層間膜１７を堆積する。層間膜１７は、例えばＣＶＤ（chemical vapor deposition）法で形成されるシリコン酸化膜である。層間膜１７は、ゲートトレンチｔ１におけるゲート電極１８上の上部に充填され、且つマスク層３０の側壁を覆う。

層間膜１７を堆積後、層間膜１７はエッチバックされ、マスク層３０におけるシリコン窒化膜３２の上面が露出される。

次に、シリコン窒化膜３２を、例えばＣＤＥ法で除去する。マスク層３０におけるシリコン窒化膜３２のみが選択的に除去される。シリコン窒化膜３２の除去により、図５（ａ）に示すように、層間膜１７におけるシリコン酸化膜３１上の部分に開口１７ａが形成される。すなわち、シリコン酸化膜３１と、それよりも厚い層間膜１７との間に段差が形成される。

そして、シリコン酸化膜３１と、同じくシリコン酸化膜である層間膜１７とを、例えばＲＩＥ法でエッチバックする。これにより、シリコン酸化膜３１及び層間膜１７は共に膜厚方向に消費され、相対的に薄いシリコン酸化膜３１が除去される（図５（ｂ））。

シリコン酸化膜３１の除去により、その下のシリコン層表面が露出する。そして、残った層間膜１７をマスクにして、例えばＲＩＥ法でシリコン層をエッチングする。これにより、図５（ｃ）に示すように、トレンチゲート１０間におけるソース領域１５に隣接する部分に、コンタクトトレンチｔ２が形成される。

コンタクトトレンチｔ２を形成する前、ソース領域１５の上面のほとんど、およびゲート電極１８は層間膜１７で覆われている。すなわち、セル領域においてシリコンが露出しているのは、ソース領域１５に隣接する領域の表面である。したがって、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでシリコンを選択的にエッチングしてコンタクトトレンチｔ２を形成することができる。コンタクトトレンチｔ２は、トレンチゲート１０間のソース領域１５とソース領域１５との間にセルフアラインで位置精度良く形成される。

その後、ドリフト層１３におけるコンタクトトレンチｔ２の底部に露出する領域に、ｐ形不純物がイオン注入法で注入され、図１に示すｐ^＋形のキャリア抜き領域１６が形成される。さらに、ソース電極２１、ドレイン電極１１が形成される。

以上説明した実施形態によれば、トレンチゲート１０、ソース領域１５、ベース領域１４およびコンタクトトレンチｔ２を含むセル領域を形成するにあたって、リソグラフィによるパターニング工程は、図２（ｂ）に示すマスク層３０を形成するときだけである。リソグラフィの回数を減らせることで、コスト低減を図れる。

また、リソグラフィにおける光学的位置合わせ余裕に制約されることなく、狭いトレンチゲート１０間にセルフアラインでソース領域１５、ベース領域１４及びコンタクトトレンチｔ２を位置精度よく形成することができる。トレンチゲート１０間ピッチ、すなわちセルピッチを狭くすることで、単位面積当たりに流せる電流値を高めることができ、低オン抵抗且つ低コストのデバイスを実現できる。

前述した実施形態において、マスク層３０における最下層はシリコン酸化膜３１であり、シリコン窒化膜３２がドリフト層１３のシリコン表面と接していない。これにより、シリコン窒化膜３２によるシリコンの汚染等を回避することができる。

なお、マスク層としては、下層のシリコン酸化膜を設けずに、図６（ａ）に示すように、ドリフト層１３上に直接シリコン窒化膜３２を設けてもよい。最下層にシリコン酸化膜を形成しない分、コスト低減を図れる。

この場合も、前述した実施形態と同様に工程が進められ、図６（ｂ）に至る。図６（ｂ）は、前述した図４（ｂ）に対応する。そして、図６（ｃ）に示すように層間膜１７を形成した後、シリコン窒化膜３２を除去することで、図５（ｂ）の状態となる。そして、層間膜１７をマスクにして、露出しているシリコンをエッチングすることで、コンタクトトレンチｔ２がセルフアラインで形成される。

あるいは、シリコン窒化膜３２に代えて、例えば多結晶シリコンなどの半導体膜を用いることも可能である。多結晶シリコンは、半導体プロセスにおいて多用されている材料であり、既存の設備及び条件を使って、低コストにプロセスを進めることが可能となる。

また、サイドウォール膜３５として、シリコン酸化膜以外に、シリコン窒化膜を使ってもよい。サイドウォール膜３５は、例えばウェットエッチングにより除去される。このとき、サイドウォール膜３５がシリコン窒化膜であると、マスク層３０のシリコン窒化膜３２も除去されてしまう可能性がある。したがって、プロセスの安定性の点からは、サイドウォール膜３５としてシリコン酸化膜を用いるのが好ましい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…トレンチゲート、１１…ドレイン電極、１２…ドレイン層、１３…ドリフト層、１４…ベース領域、１５…ソース領域、１７…層間膜、１８…ゲート電極、１９…ゲート絶縁膜、２１…ソース電極、３０…マスク層、３１…シリコン酸化膜、３２…シリコン窒化膜、３３…シリコン酸化膜、３５…サイドウォール膜、ｔ１…ゲートトレンチ、ｔ２…コンタクトトレンチ

Claims

シリコンを含む半導体層上に、シリコン窒化物を含むマスク層を形成する工程と、
前記マスク層の側壁にサイドウォール膜を形成する工程と、
前記マスク層及び前記サイドウォール膜をマスクにして前記半導体層をエッチングし、前記半導体層にゲートトレンチを形成する工程と、
前記ゲートトレンチ内に、ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記サイドウォール膜を除去し、前記マスク層をマスクにして前記半導体層にベース領域及びソース領域を形成する工程と、
前記半導体層、前記ゲート電極および前記マスク層を覆い、シリコン酸化物を含む層間膜を形成する工程と、
前記マスク層を選択的に除去する工程と、
前記層間膜をマスクにして、前記半導体層における前記マスク層が除去された部分の下にコンタクトトレンチを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記マスク層を形成する工程は、
前記半導体層の表面上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
前記マスク層を選択的に除去する工程は、前記シリコン窒化膜を除去する工程を含み、
前記シリコン窒化膜の除去により、前記シリコン酸化膜と、前記シリコン酸化膜よりも厚い前記層間膜との間に段差が形成されることを特徴とする請求項２記載の半導体装置の製造方法。
前記段差を有する状態で前記シリコン酸化膜及び前記層間膜をエッチングして、前記シリコン酸化膜を除去すると共に、前記半導体層における前記シリコン酸化膜が除去された部分の下に前記コンタクトトレンチを形成することを特徴とする請求項３記載の半導体装置の製造方法。
前記シリコン窒化膜上に、第２のシリコン酸化膜を形成する工程をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置の製造方法。