JP2012186442A - 多層配線基板の製造方法 - Google Patents

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Abstract

【課題】歪みや反りがなく信頼性が高い多層配線基板を低コストで形成することができる多層配線基板の製造方法を提供すること。
【解決手段】樹脂絶縁層２１〜２４よりも剛性が大きな絶縁材で構成された板状のコア絶縁材１３を準備する。コア絶縁材１３のコア主面１４及びコア裏面１５にて貫通するスルーホール１６を形成するとともにそのスルーホール１６内にスルーホール導体１７を形成する。板状の基材５２を準備するとともに、基材５２上に樹脂絶縁層２１，２２と導体層２６とを積層する。樹脂絶縁層２２及び導体層２６にコア絶縁材１３を密着させるととともに、導体層２６とスルーホール導体１７とを電気的に接続させる。コア絶縁材１３上に樹脂絶縁層２３，２４と導体層２６とを積層する。
【選択図】図１１

Description

本発明は、コア絶縁材の表面及び裏面に複数の樹脂絶縁層と複数の導体層とを交互に積層して多層化した構造を有する多層配線基板の製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなる半導体パッケージを作製し、その半導体パッケージをマザーボード上に搭載するという手法が採用される。
この種のパッケージを構成するＩＣチップ搭載用配線基板としては、コア基板（コア絶縁材）の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている（例えば、特許文献１参照）。この多層配線基板においては、コア基板として、例えば、補強繊維に樹脂を含浸させた樹脂基板（ガラスエポキシ基板など）が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に樹脂絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。具体的には、コア基板として、４００μｍ以上の厚さが確保されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るためのスルーホール導体が貫通形成されている。
ところで近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。このように信号周波数が高い場合に、コア基板を貫通するスルーホール導体が長くなると、スルーホール導体が大きなインダクタンスとして寄与する。この場合、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、コア基板の厚さを従来よりも薄くした多層配線基板が検討されている。
特開２０１０−１５３８３９号公報
ところが、コア基板が薄くなると、基板製造時においてコア基板の剛性を十分に確保することができなくなる。このため、コア基板上にビルドアップ層を形成する際に、配線基板の反りや歪みが生じてしまう。この反りや歪みを回避するために、支持治具等の専用の製造設備が別途必要となり、配線基板の製造コストが嵩んでしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、歪みや反りがなく信頼性が高い多層配線基板を低コストで形成することができる多層配線基板の製造方法を提供することにある。
そして上記課題を解決するための手段（手段１）としては、コア絶縁材の表面及び裏面に複数の樹脂絶縁層と複数の導体層とを交互に積層して多層化した積層構造体を有する多層配線基板の製造方法であって、前記樹脂絶縁層よりも剛性が大きな絶縁材で構成された板状のコア絶縁材を準備するコア準備工程と、前記コア絶縁材の表面及び裏面にて貫通するスルーホールを形成するスルーホール形成工程と、板状の基材を準備するとともに、前記基材上に前記樹脂絶縁層と前記導体層とを積層する第１ビルドアップ工程と、前記基材上に形成した前記樹脂絶縁層及び前記導体層に前記コア絶縁材を密着させるコア密着工程と、前記コア密着工程の後、前記コア絶縁材上に前記樹脂絶縁層と前記導体層とを積層する第２ビルドアップ工程と、前記第２ビルドアップ工程の後、前記コア絶縁材、前記樹脂絶縁層、及び前記導体層を積層してなる前記積層構造体から前記基材を除去する基材除去工程とを含むことを特徴とする多層配線基板の製造方法がある。
従って、手段１に記載の発明によると、ビルドアップ工程とは別工程であるスルーホール形成工程において、コア絶縁材にスルーホールが形成される。そして、基材上に樹脂絶縁層及び導体層を積層する第１ビルドアップ及び第２ビルドアップ工程の工程間にてコア密着工程が行われる。この場合、従来よりも薄いコア絶縁材を用いても、基材によって確実に支持された状態でコア絶縁材が積層されるので、多層配線基板の歪みや反りを確実に防止することができる。また、本発明の多層配線基板では、コア絶縁材が薄くスルーホールが短くなるため、高周波信号の伝送ロスや回路誤動作の発生を防止することができる。さらに、本発明の製造方法では、コア絶縁材を有さないコアレス配線基板の製造設備を利用して多層配線基板を製造することができるため、新規の製造設備や治具等が不要となる。また、基材の表面及び裏面の両方に、第１ビルドアップ工程、コア密着工程、及び第２ビルドアップ工程を施すことによって、積層構造体をそれぞれ形成することができる。従って、本発明の製造方法によれば、２枚の多層配線基板を同時に形成することができ、多層配線基板の生産効率を高めることができる。さらに、ビルドアップ工程とは別工程でコア絶縁材にスルーホールを形成しているので、製品歩留まりを向上させることができる。
手段１の多層配線基板の製造方法は、スルーホール形成工程の後かつコア密着工程の前に、スルーホール内に設けられるスルーホール導体を含むコア導体部を形成するコア導体形成工程をさらに含んでいてもよい。また、コア密着工程において、基材上に形成した樹脂絶縁層及び導体層にコア導体部が形成されたコア絶縁材を密着させるとともに、導体層とスルーホール導体とを電気的に接続させるようにしてもよい。
手段１の多層配線基板の製造方法において、コア導体形成工程の後、コア絶縁材の表面及び裏面に樹脂絶縁層と導体層とを積層するコア積層工程を含んでいてもよい。そして、コア積層工程の後にコア密着工程を行うことで、第１ビルドアップ工程で形成した樹脂絶縁層及び導体層上に、樹脂絶縁層と導体層とを有するコア絶縁材を密着させるようにしてもよい。このようにしても、多層配線基板の歪みや反りを防止することができる。
また、樹脂絶縁層と導体層とを有するコア絶縁材を複数積層して多層配線基板を製造してもよい。このように複数のコア絶縁材を用いることにより、多層配線基板の強度を十分に確保することができる。なお、多層配線基板の剛性を確保するため、コア絶縁材としては、厚さが１００μｍ以上であることが好ましい。
コア準備工程で準備されるコア絶縁材としては、コスト性、加工性、絶縁性、機械的強度などを考慮すると、ガラス織布またはガラス不織布に樹脂を含浸させてなる絶縁材を用いることが好ましい。なお、コア絶縁材としては、セラミック製や金属製の絶縁材を用いてもよい。セラミック製コア絶縁材の具体例としては、例えば、アルミナ基板、ベリリア基板、ガラスセラミック基板、結晶化ガラス等の低温焼成材料からなる絶縁材などがある。金属製コア絶縁材の具体例としては、例えば、銅基板や銅合金基板、銅以外の金属単体からなる絶縁材、銅以外の金属の合金からなる絶縁材などがある。
コア導体形成工程において、コア絶縁材に対してドリル加工やレーザー加工を施すことにより、スルーホールを形成することができる。特に、コア絶縁材にドリル加工を施すことにより、表面側及び裏面側の開口径が等しいスルーホールを形成することができる。この場合、スルーホールを比較的狭い間隔で正確に形成することができ、スルーホール導体に接続される導体層の配線パターンの高密度化を図ることができる。
コア密着工程において、導体層とスルーホール導体とが導電性接着剤を介して電気的に接続されることが好ましい。この場合、多層配線基板における導体層とスルーホール導体との接続信頼性を高めることができる。また、コア絶縁材は、積層構造体の中心層に配置されることが好ましい。このようにすると、多層配線基板の反りをより確実に抑えることができる。
ビルドアップ工程において、樹脂絶縁層にはその表面側の導体層と裏面側の導体層とを接続するためのビア導体が形成され、コア絶縁材のスルーホール導体はビア導体の直上に接続されることが好ましい。
樹脂絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。各樹脂絶縁層の形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。
本実施の形態における多層配線基板の概略構成を示す断面図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 別の実施の形態における多層配線基板の製造方法を示す説明図。
以下、本発明を具体化した一実施の形態を図面に基づき詳細に説明する。図１は、本実施の形態の多層配線基板１０の概略構成を示す拡大断面図である。
図１に示されるように、本実施の形態の多層配線基板１０は、ＩＣチップ搭載用の配線基板であり、ＩＣチップ搭載面となる基板主面１１とその反対側の基板裏面１２とを有している。具体的には、多層配線基板１０は、薄板状のコア絶縁材１３と、コア絶縁材１３のコア主面１４（図１では上面）上に形成される第１ビルドアップ層３１（積層構造体）と、コア絶縁材１３のコア裏面１５（図１では下面）上に形成される第２ビルドアップ層３２（積層構造体）とを有している。
本実施の形態において、第１ビルドアップ層３１は、熱硬化性樹脂（エポキシ樹脂）からなる２層の樹脂絶縁層２１，２２と、銅からなる導体層２６とを交互に積層した構造を有している。第２ビルドアップ層３２も、第１ビルドアップ層３１と同様に、熱硬化性樹脂（エポキシ樹脂）からなる２層の樹脂絶縁層２３，２４と、銅からなる導体層２６とを交互に積層した構造を有している。各ビルドアップ層３１，３２を構成する樹脂絶縁層２１〜２４の厚さは、例えば３５μｍ程度であり、導体層２６の厚さは、例えば１５μｍ程度である。
多層配線基板１０において、第１ビルドアップ層３１の基板主面１１側には、接続対象がＩＣチップである複数のＩＣチップ接続端子４１がアレイ状に配置されている。一方、第２ビルドアップ層３２の基板裏面１２側には、接続対象がマザーボード（母基板）である複数の母基板接続端子４２がアレイ状に配置されている。これら母基板接続端子４２は、基板主面１１側のＩＣチップ接続端子４１よりも面積の大きな接続端子である。
多層配線基板１０において、コア絶縁材１３は、各ビルドアップ層３１，３２を構成する複数の樹脂絶縁層２１〜２４及び複数の導体層２６の各層の中心層となる位置に設けられている。コア絶縁材１３は、厚さが４００μｍ以下（具体的には、２００μｍ程度）であり、樹脂絶縁層２１〜２４よりも剛性が大きな絶縁材にて構成されている。具体的には、本実施の形態のコア絶縁材１３は、例えば補強材としてのガラスクロスにエポキシ樹脂を含浸させてなる樹脂絶縁材（ガラスエポキシ材）にて構成されている。
コア絶縁材１３における複数個所にはコア主面１４及びコア裏面１５（表面及び裏面）にて貫通するスルーホール１６が形成されている。スルーホール１６の内壁面にはスルーホール導体１７（コア導体部）が設けられており、そのスルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。本実施の形態において、スルーホール１６は、コア主面１４側及びコア裏面１５側の開口径が等しい貫通穴である。また、スルーホール導体１７は、コア主面１４側（第１ビルドアップ層３１側の導体層２６）とコア裏面１５側（第２ビルドアップ層３２側の導体層２６）とを接続導通している。なお、コア主面１４側の導体層２６とスルーホール導体１７とは導電性接着剤１９を介して電気的に接続されている。
また、第１ビルドアップ層３１及び第２ビルドアップ層３２を構成する各樹脂絶縁層２１〜２４には、それぞれビア穴３３及びフィルドビア導体３４が設けられている。各樹脂絶縁層２１〜２４に形成されている各ビア穴３３及び各ビア導体３４は、基板主面１１側から基板裏面１２側に向かうに従って拡径したテーパ状の形状を有している。
多層配線基板１０において、各樹脂絶縁層２１〜２４に形成された各ビア導体３４及びコア絶縁材１３に形成された各スルーホール導体１７によって、各導体層２６、ＩＣチップ接続端子４１、及び母基板接続端子４２が相互に電気的に接続されている。
上記構成の多層配線基板１０は例えば以下の手順で作製される。
先ず、厚さが２００μｍであり樹脂絶縁層２１〜２４よりも剛性が大きな樹脂絶縁材（ガラスエポキシ材）で構成された板状のコア絶縁材１３を準備する（コア準備工程）。
その後、図２に示されるように、コア絶縁材１３に対してドリル加工を施し、コア絶縁材１３においてコア主面１４及びコア裏面１５の両方にて開口するスルーホール１６を形成する（スルーホール形成工程）。次に、無電解銅めっきを行い、コア絶縁材１３のコア主面１４及びコア裏面１５やスルーホール１６の内面を覆う全面めっき層（図示略）を形成する。
そして、コア絶縁材１３のコア主面１４及びコア裏面１５にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、スルーホール１６の形成位置に開口部を有する所定パターンのめっきレジストをコア主面１４及びコア裏面１５に形成する。さらに、めっきレジストを形成した状態で選択的に電解銅めっきを行って、スルーホール１６の内壁面にスルーホール導体１７を形成する（コア導体形成工程）。そして、めっきレジストをコア主面１４及びコア裏面１５から剥離した後、エッチングを行い、全面めっき層（図示略）を除去する。また、スルーホール導体１７の空洞部を絶縁樹脂材料（エポキシ樹脂）で穴埋めし、閉塞体１８を形成する（図３参照）。
次に、十分な強度を有する支持基板５０（ガラスエポキシ基板など）を準備する。そして、図４に示されるように、支持基板５０の表面上（図４では上面及び下面上）に、エポキシ樹脂からなるシート状の絶縁樹脂基材を貼り付けて下地樹脂絶縁層５１を形成することにより、支持基板５０及び下地樹脂絶縁層５１からなる板状の基材５２を得る。その後、図５に示されるように、基材５２の下地樹脂絶縁層５１の表面に、積層金属シート体５４を配置する。ここで、下地樹脂絶縁層５１上に積層金属シート体５４を配置することにより、以降の製造工程で積層金属シート体５４が下地樹脂絶縁層５１から剥がれない程度の密着性が確保される。積層金属シート体５４は、２枚の銅箔５５，５６を剥離可能な状態で密着させてなる。具体的には、金属めっき（例えば、クロムめっき、ニッケルめっき、チタンめっき、またはこれらの複合めっき）を介して銅箔５５、銅箔５６が配置された積層金属シート体５４が形成されている。
その後、図６に示されるように、積層金属シート体５４を包むようにシート状の樹脂絶縁層２１を配置し、樹脂絶縁層２１を貼り付ける。ここで、樹脂絶縁層２１は、積層金属シート体５４と密着するとともに、その積層金属シート体５４の周囲領域において下地樹脂絶縁層５１と密着することで、積層金属シート体５４を封止する。
そして、図７に示されるように、例えばエキシマレーザーやＵＶレーザーやＣＯ２レーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層２１の所定の位置にビア穴３３を形成する。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴３３内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばＯ２プラズマによるプラズマアッシングの処理を行ってもよい。
デスミア工程の後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴３３内にビア導体３４を形成する。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことで、樹脂絶縁層２１上に導体層２６をパターン形成する（図８参照）。
また、樹脂絶縁層２２及び導体層２６についても、上述した樹脂絶縁層２１及び導体層２６と同様の手法によって形成し、樹脂絶縁層２１上に積層する。このような第１ビルドアップ工程を行うことによって、積層金属シート体５４の銅箔５５上に樹脂絶縁層２１，２２と導体層２６とを積層する（図９参照）。
その後、コア密着工程を行い、樹脂絶縁層２１及び導体層２６上にコア絶縁材１３を密着させる（コア密着工程）。このとき、コア絶縁材１３のコア主面１４側において、スルーホール１６の開口部分を覆うように導電性接着剤１９を塗布しておき、導体層２６とスルーホール導体１７とをその導電性接着剤１９を介して電気的に接続させる（図１０参照）。ここで、スルーホール導体１７は、ビア導体３４の直上に接続してもよいし、ビア導体３４の直上の位置からずらして接続してもよい。但し、本実施の形態のように、ビア導体３４の直上またはその近傍の位置でスルーホール導体１７を接続することが好ましい。また、コア絶縁材１３を完全硬化させた状態でコア密着工程を行ってもよいし、半硬化状態でコア密着工程を行ってもよい。
さらに、コア絶縁材１３のコア裏面１５側に、例えばセミアディティブ法によって導体層２６をパターン形成する（図１０参照）。なお、この導体層２６は、コア密着工程の前において、コア絶縁材１３のコア裏面１５に予め形成しておいてもよい。また、コア密着工程の前において、コア絶縁材１３のコア主面１４にも導体層２６をパターン形成しておき、そのコア主面１４の導体層２６を導電性接着剤１９を介して樹脂絶縁層２１側の導体層２６に接着することで、導体層２６とスルーホール導体１７とを電気的に接続させてもよい。
コア密着工程の後、図１１に示されるように、樹脂絶縁層２３，２４及び導体層２６について、樹脂絶縁層２１，２２及び導体層２６と同様のビルドアップ工程（第２ビルドアップ工程）にて形成し、コア絶縁材１３上に積層する。そして、最外層の樹脂絶縁層２４上に母基板接続端子４２を形成する。以上の工程によって、基材５２上に積層金属シート体５４、樹脂絶縁層２１〜２４、コア絶縁材１３及び導体層２６を積層した配線積層体６０を形成する（図１１参照）。なお、配線積層体６０において積層金属シート体５４上に位置する領域が、多層配線基板１０の配線積層部３０（ビルドアップ層３１，３２）となる部分である。
その後、配線積層体６０をダイシング装置（図示略）により切断し、配線積層部３０の周囲領域を除去する。この際、図１１に示すように、配線積層部３０とその配線積層部３０よりも外周側に位置する周囲部６１との境界（図１１では矢印で示す境界）において、基材５２（支持基板５０及び下地樹脂絶縁層５１）ごと切断する。この切断によって、樹脂絶縁層２１にて封止されていた積層金属シート体５４の外縁部が露出した状態となる。つまり、周囲部６１の除去によって、下地樹脂絶縁層５１と樹脂絶縁層２１との密着部分が失われる。この結果、配線積層部３０と基材５２とは積層金属シート体５４のみを介して連結した状態となる。
ここで、図１２に示されるように、積層金属シート体５４における一対の銅箔５５，５６の界面にて剥離することで、配線積層部３０から基材５２を除去して第１ビルドアップ層３１（樹脂絶縁層２１）の表面上にある銅箔５５を露出させる（基材除去工程）。その後、配線積層部３０における銅箔５５をサブトラクティブ法でパターニングする。具体的には、配線積層部３０の上面及び下面上において、ドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。これにより、第２ビルドアップ層３２の表面にその全面を覆うようにエッチングレジストを形成するとともに、第１ビルドアップ層３１の表面にＩＣチップ接続端子４１に対応した所定のパターンのエッチングレジストを形成する。この状態で、配線積層部３０の銅箔５５に対してエッチングによるパターニングを行うことにより、樹脂絶縁層２１上にＩＣチップ接続端子４１を形成する。その後、各ビルドアップ層３１，３２の表面からエッチングレジストを剥離する。以上の工程を経ることで図１の多層配線基板１０が製造される。
従って、本実施の形態によれば以下の効果を得ることができる。
（１）本実施の形態では、ビルドアップ工程とは別工程であるスルーホール形成工程においてコア絶縁材１３にスルーホール１６が形成されるとともに、コア導体形成工程においてコア絶縁材１３にスルーホール導体１７を含むコア導体部が形成される。そして、板状の基材５２上に樹脂絶縁層２１〜２４及び導体層２６を積層する第１ビルドアップ及び第２ビルドアップ工程の工程間にてコア密着工程が行われる。この結果、コア絶縁材１３が樹脂絶縁層２２及び導体層２６に密着され、導体層２６とスルーホール導体１７とが電気的に接続される。この場合、従来よりも薄い４００μｍ以下のコア絶縁材１３を用いても、基材５２によって確実に支持された状態でコア絶縁材１３が積層されるので、多層配線基板１０の歪みや反りを確実に防止することができる。また、多層配線基板１０では、コア絶縁材１３が薄くスルーホール導体１７が短くなるため、高周波信号の伝送ロスや回路誤動作の発生を防止することができる。
（２）本実施の形態の製造方法では、コア絶縁材１３を有さないコアレス配線基板の製造設備を利用して多層配線基板１０を製造することができるため、新規の製造設備や治具等が不要となる。また、基材５２の表面及び裏面の両方に、第１ビルドアップ工程、コア密着工程、及び第２ビルドアップ工程を施すことによって、配線積層部３０をそれぞれ形成することができる。従って、本発明の製造方法によれば、２枚の多層配線基板１０を同時に形成することができ、多層配線基板１０の生産効率を高めることができる。さらに、ビルドアップ工程とは別工程でコア絶縁材１３にスルーホール１６やスルーホール導体１７を形成しているので、製品歩留まりを向上させることができる。
（３）本実施の形態では、コア絶縁材１３にドリル加工を施すことにより、コア主面１４側及びコア裏面１５側の開口径が等しいスルーホール１６を形成することができる。この場合、スルーホール１６を比較的狭い間隔で正確に形成することができ、スルーホール導体１７に接続される導体層２６の配線パターンの高密度化を図ることができる。
（４）本実施の形態の多層配線基板１０では、導体層２６とスルーホール導体１７とは導電性接着剤１９を介して電気的に接続されている。このようにすると、多層配線基板１０における導体層２６とスルーホール導体１７との接続信頼性を高めることができる。
（５）本実施の形態の多層配線基板１０では、各ビルドアップ層３１，３２を構成する複数の樹脂絶縁層２１〜２４及び複数の導体層２６の各層の中心層となる位置にコア絶縁材１３が配置されているので、多層配線基板１０の反りを確実に抑えることができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施の形態では、スルーホール形成工程においてコア絶縁材１３にスルーホール１６を形成しかつコア導体形成工程においてコア絶縁材１３にスルーホール導体１７を形成した後にコア密着工程を行うようにしたが、これに限定されるものではない。具体的には、コア導体形成工程の後にコア積層工程を行い、図１３に示されるように、コア絶縁材１３のコア主面１４及びコア裏面１５に樹脂絶縁層２２，２３と導体層２６と積層する。その後、第１ビルドアップ工程で形成した樹脂絶縁層２１及び導体層２６上に、樹脂絶縁層２２，２３と導体層２６とを有するコア絶縁材１３を密着させる。さらに、第２ビルドアップ工程や基材除去工程を行うことで多層配線基板１０を製造する。このようにしても、多層配線基板１０の歪みや反りを防止することができる。
・上記実施の形態では、スルーホール形成工程の後かつコア密着工程の前に、スルーホール１６内に設けられるスルーホール導体１７を形成するコア導体形成工程を実施したが、これに限定されるものではない。例えば、コア導体形成工程においてスルーホール導体１７を形成することに加え、スルーホール導体１７以外のコア導体部（例えばコア絶縁材１３のコア主面１４上やコア裏面１５上に配置される導体パターンやランドなど）を形成するようにしてもよい。
・上記実施の形態では、スルーホール形成工程の後かつコア密着工程の前にてコア導体形成工程を実施したが、異なるタイミング（例えばコア密着工程の後かつ第２ビルドアップ工程の前）にてこの工程を実施してもよい。具体例を挙げると、基材上に形成した樹脂絶縁層２２及び導体層２６に、コア導体部が未形成のコア絶縁材１３を密着させるコア密着工程を行う。その後、コア絶縁材１３の有するスルーホール１６内にスルーホール導体１７を形成し、それを前記導体層２６と電気的に接続させるようにしてもよい。
・上記実施の形態ではコア導体形成工程を実施する例を示したが、特に必要でなければコア導体形成工程を省略してもよい。
・上記実施の形態では、導体層２６とスルーホール導体１７との電気的接続を伴うコア密着工程を行う例を示したが、これに限定されるものではない。例えば、基材上に形成した樹脂絶縁層２２及び導体層２６にコア絶縁材１３を密着させるのみであって、導体層２６とスルーホール導体１７との電気的接続を伴わないコア密着工程を実施してもよい。
・上記実施の形態の多層配線基板１０は、１枚のコア絶縁材１３を有する配線基板であったが、複数枚のコア絶縁材１３を有する配線基板として具体化してもよい。例えば、ビルドアップ工程の途中で２回以上のコア密着工程を実施することで、樹脂絶縁層２２，２３と導体層２６とを有するコア絶縁材１３（図１３参照）を複数積層して多層配線基板１０を製造してもよい。このように複数のコア絶縁材１３を用いることにより、多層配線基板１０の強度を十分に確保することができる。
・上記実施の形態では、コア絶縁材１３に対してドリル加工を施してスルーホール１６を形成していたが、これに限定されるものではなく、レーザー加工によってスルーホール１６を形成してもよい。
・上記実施の形態では、コア絶縁材１３のスルーホール導体１７は銅めっきにて形成されていたが、これに限定されるものではない。例えば、印刷法等によってスルーホール１６内に金属含有材料を充填することでスルーホール導体１７を形成してもよい。さらに、棒状の金属材をスルーホール１６内に挿入することでスルーホール導体１７を形成してもよい。
・上記実施の形態では、ＩＣチップ接続端子４１が形成される基板主面１１側から樹脂絶縁層２１〜２４、コア絶縁材１３及び導体層２６を積層して多層配線基板１０を製造したが、これに限定されるものではない。母基板接続端子４２が形成される基板裏面１２側から樹脂絶縁層２１〜２４、コア絶縁材１３及び導体層２６を積層して多層配線基板１０を製造してもよい。この場合、複数の樹脂絶縁層２１〜２４に形成される複数の導体層２６は、基板裏面１２側から基板主面１１側に向かうに従って拡径したビア導体３４により互いに接続される。
次に、前述した実施の形態によって把握される技術的思想を以下に列挙する。
（１）手段１において、前記スルーホール形成工程では、前記コア絶縁材にドリル加工を施すことにより、表面側及び裏面側の開口径が等しい前記スルーホールを形成するようにしたことを特徴とする多層配線基板の製造方法。
（２）手段１において、前記スルーホール形成工程の後、前記コア絶縁材の表面及び裏面に樹脂絶縁層と導体層とを積層するコア積層工程をさらに含み、前記コア積層工程の後に前記コア密着工程を行うことで、前記第１ビルドアップ工程で形成した樹脂絶縁層及び導体層上に、前記樹脂絶縁層と前記導体層とを有する前記コア絶縁材を複数積層することを特徴とする多層配線基板の製造方法。
（３）手段１において、前記コア絶縁材は、前記積層構造体の中心層に配置されることを特徴とする多層配線基板の製造方法。
（４）手段１において、前記樹脂絶縁層にはその表面側の導体層と裏面側の導体層とを接続するためのビア導体が形成されており、前記コア絶縁材のスルーホール導体は前記ビア導体の直上に接続されることを特徴とする多層配線基板の製造方法。
（５）手段１において、前記板状のコア絶縁材は、厚さが１００μｍ以上であることを特徴とする多層配線基板の製造方法。
１０…多層配線基板
１３…コア絶縁材
１４…コア絶縁材の表面としてのコア主面
１５…コア絶縁材の表面としてのコア裏面
１６…スルーホール
１７…スルーホール導体
１９…導電性接着剤
２１〜２４…樹脂絶縁層
２６…導体層

Claims (5)

  1. コア絶縁材の表面及び裏面に複数の樹脂絶縁層と複数の導体層とを交互に積層して多層化した積層構造体を有する多層配線基板の製造方法であって、
    前記樹脂絶縁層よりも剛性が大きな絶縁材で構成された板状のコア絶縁材を準備するコア準備工程と、
    前記コア絶縁材の表面及び裏面にて貫通するスルーホールを形成するスルーホール形成工程と、
    板状の基材を準備するとともに、前記基材上に前記樹脂絶縁層と前記導体層とを積層する第１ビルドアップ工程と、
    前記基材上に形成した前記樹脂絶縁層及び前記導体層に前記コア絶縁材を密着させるコア密着工程と、
    前記コア密着工程の後、前記コア絶縁材上に前記樹脂絶縁層と前記導体層とを積層する第２ビルドアップ工程と、
    前記第２ビルドアップ工程の後、前記コア絶縁材、前記樹脂絶縁層、及び前記導体層を積層してなる前記積層構造体から前記基材を除去する基材除去工程と
    を含むことを特徴とする多層配線基板の製造方法。
  2. 前記スルーホール形成工程の後かつ前記コア密着工程の前に、前記スルーホール内に設けられるスルーホール導体を含むコア導体部を形成するコア導体形成工程をさらに含み、
    前記コア密着工程において、前記基材上に形成した前記樹脂絶縁層及び前記導体層に前記コア導体部が形成された前記コア絶縁材を密着させるとともに、前記導体層と前記スルーホール導体とを電気的に接続させる
    ことを特徴とする請求項１に記載の多層配線基板の製造方法。
  3. 前記コア導体形成工程の後、前記コア絶縁材の表面及び裏面に樹脂絶縁層と導体層とを積層するコア積層工程をさらに含み、
    前記コア積層工程の後に前記コア密着工程を行うことで、前記第１ビルドアップ工程で形成した樹脂絶縁層及び導体層上に、前記樹脂絶縁層と前記導体層とを有する前記コア絶縁材を密着させる
    ことを特徴とする請求項２に記載の多層配線基板の製造方法。
  4. 前記コア密着工程において、前記導体層と前記スルーホール導体とは導電性接着剤を介して電気的に接続されることを特徴とする請求項２に記載の多層配線基板の製造方法。
  5. 前記コア準備工程において、前記コア絶縁材として、ガラス織布またはガラス不織布に樹脂を含浸させてなる絶縁材を用いることを特徴とする請求項１乃至４のいずれか１項に記載の多層配線基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9736939B2 (en) 2014-09-19 2017-08-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
JP2018533848A (ja) * 2015-11-06 2018-11-15 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． キャリア超薄型基板
JP2022008183A (ja) * 2020-06-24 2022-01-13 ズハイ アクセス セミコンダクター シーオー．，エルティーディー 一時支持板およびそれを用いてコアレス基板を製造する方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130089497A (ko) * 2012-02-02 2013-08-12 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조 방법
JP2014045071A (ja) * 2012-08-27 2014-03-13 Ibiden Co Ltd プリント配線板及びその製造方法
CN103442512A (zh) * 2013-08-26 2013-12-11 昆山市华升电路板有限公司 多层绝缘金属基线路板
KR102172674B1 (ko) * 2014-03-04 2020-11-02 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
CN105722303B (zh) * 2014-12-04 2019-01-25 中山台光电子材料有限公司 多层印刷电路板
CN104538320B (zh) * 2014-12-31 2018-07-20 广州兴森快捷电路科技有限公司 无芯板制造方法
KR102194717B1 (ko) * 2015-01-06 2020-12-23 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
TWI571994B (zh) 2015-06-30 2017-02-21 旭德科技股份有限公司 封裝基板及其製作方法
KR102462505B1 (ko) * 2016-04-22 2022-11-02 삼성전자주식회사 인쇄회로기판 및 반도체 패키지
US10283445B2 (en) 2016-10-26 2019-05-07 Invensas Corporation Bonding of laminates with electrical interconnects
CN110168793B (zh) * 2017-04-27 2022-05-31 株式会社Lg化学 绝缘构件、制造该绝缘构件的方法以及制造包括该绝缘构件的圆柱形电池的方法
JP7282073B2 (ja) * 2018-03-02 2023-05-26 株式会社村田製作所 多層セラミック基板及び多層セラミック基板の製造方法
JP7001013B2 (ja) * 2018-08-01 2022-01-19 株式会社村田製作所 コイル部品、コイル部品の製造方法
EP3897083A4 (en) * 2018-12-14 2022-01-26 Mitsubishi Gas Chemical Company, Inc. PROCESS FOR MANUFACTURING A PACKAGING SUBSTRATE FOR MOUNTING A SEMICONDUCTOR ELEMENT
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture
DE102019108870A1 (de) * 2019-04-04 2020-10-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Träger mit verkleinerter Durchkontaktierung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174641A (ja) * 1997-08-29 1999-03-16 Kyocera Corp 多層配線基板
JP2002246760A (ja) * 2001-02-13 2002-08-30 Fujitsu Ltd 多層プリント配線板およびその製造方法
JP2007096260A (ja) * 2005-08-29 2007-04-12 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US20010035298A1 (en) * 2000-05-26 2001-11-01 Paruchuri Mohan R. Circuit board and a method for making the same
CN1925148A (zh) * 2005-08-29 2007-03-07 新光电气工业株式会社 多层配线基板及其制造方法
JP5429981B2 (ja) 2008-11-26 2014-02-26 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174641A (ja) * 1997-08-29 1999-03-16 Kyocera Corp 多層配線基板
JP2002246760A (ja) * 2001-02-13 2002-08-30 Fujitsu Ltd 多層プリント配線板およびその製造方法
JP2007096260A (ja) * 2005-08-29 2007-04-12 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9736939B2 (en) 2014-09-19 2017-08-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
JP2018533848A (ja) * 2015-11-06 2018-11-15 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． キャリア超薄型基板
JP2022008183A (ja) * 2020-06-24 2022-01-13 ズハイ アクセス セミコンダクター シーオー．，エルティーディー 一時支持板およびそれを用いてコアレス基板を製造する方法
JP7270680B2 (ja) 2020-06-24 2023-05-10 ズハイ アクセス セミコンダクター シーオー．，エルティーディー 一時支持板およびそれを用いてコアレス基板を製造する方法

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