JP2012186605A - 電力用半導体素子の駆動保護回路 - Google Patents

Abstract

【課題】電力用半導体素子の制御電極の短絡動作時の電圧を通常動作時の電圧と同じ値に制限し、安全で確実な遮断を行うことが可能な電力用半導体素子の駆動保護回路の提供を目的とする。
【解決手段】本発明の電力用半導体素子の駆動保護回路は、電力用半導体素子Ｆ１と、その制御電極を駆動する駆動回路と、電力用半導体素子Ｆ１の制御電極の電圧Ｖｇｅが一定値を超えないよう制限する電圧保護回路とを備える。電圧保護回路は、電力用半導体素子Ｆ１の制御電極にエミッタが接続されたゲート放電用トランジスタＴｒ１と、ゲート放電用トランジスタＴｒ１にベース電位を与える電圧発生回路Ｂ１とを備え、電圧発生回路Ｂ１は、電力用半導体素子Ｆ１の駆動正電源電圧ＶＤＤから、前記駆動回路における電圧降下ΔＶ１を超える電圧が電力用半導体素子Ｆ１の制御電極に印加されたときに、ゲート放電用トランジスタＴｒ１がオンできる電圧を出力する。
【選択図】図１

Description

本発明は電力用半導体素子の駆動保護回路に関し、特に電力用半導体素子のゲート電圧を適切に抑制する技術に関する。

インバータ等のパワーエレクトロニクス機器において、出力の誤配線や地絡等の絶縁破壊事故が起こると、電力用半導体素子にとって負荷短絡動作に相当し、電力用半導体素子の定格を超えた電流が流れるため、エネルギー耐量や遮断耐量の点から厳しい状況になる。

パワーエレクトロニクス機器の構造上、機器の出力端子台と電力用半導体素子の間をワイヤやバスバー等で接続するのが一般的であり、浮遊インダクタンスを無視することが出来ない。このような状況で負荷短絡動作が行われると、浮遊インダクタンス分に電圧が分担されるため、電力用半導体素子に印加されるコレクタ・エミッタ間電圧が数ボルト〜数十ボルトと小さくなり、大電流の飽和動作となる場合がある。

すなわち、絶縁ゲート構造を備える電力用半導体素子の特性として、負荷短絡動作ではコレクタ−ゲート間容量（帰還容量）が急増する。コレクタ・エミッタ間電圧をエミッタ・ゲート間容量とコレクタ−ゲート間容量の比で分圧して得られる電圧がゲートの正側駆動電源電圧を上回ると、オン時のゲート・エミッタ間電圧が駆動電源電圧以上に持ち上げられることがある。その結果、コレクタ電流が本来予想される値よりも大きくなり、大電流によるラッチアップ破壊やターンオフ時の跳ね上がり電圧による過電圧破壊などが問題となる。

現状では、こうした過電圧破壊を防ぐために、サージ電圧を吸収するためのコンデンサ部品を強化配置するケースが多い。

また、特許文献１では、主素子のゲート・エミッタ間にＰＮＰトランジスタとツェナーダイオードを接続し、主素子のゲート電圧が駆動正電源電圧Ｅ１より高くなったときにＰＮＰトランジスタがオンすることにより、ゲート電圧値をツェナー電圧値に制限する方法が開示されている。

特開平２−２６２８２２号公報

しかしながら特許文献１の方法によれば、主素子のゲート電圧が駆動正電源電圧Ｅ１よりもＰＮＰトランジスタのベース・エミッタ間電圧ＶＢＥだけ上昇しないと、ＰＮＰトランジスタがオン状態にならないため、短絡動作時のゲート電圧は最大でＥ１＋ＶＢＥとなる。

一方、駆動出力段の電圧降下をΔＶとすると、通常時の主素子のゲート電圧はＥ１−ΔＶであるため、短絡動作時のゲート電圧は通常時に比べてΔＶ＋ＶＢＥも上昇してしまう。コンパレータを用いてゲート電圧の検出を行うことにより、ベース・エミッタ間電圧ＶＢＥ分のずれは解消するが、なおΔＶが通常時のゲート電圧との差として残る。

そこで、本発明は上述の問題点に鑑み、電力用半導体素子の制御電極の短絡動作時の電圧を通常動作時の電圧と同じ値に制限し、安全で確実な遮断を行うことが可能な電力用半導体素子の駆動保護回路の提供を目的とする。

本発明の電力用半導体素子の駆動保護回路は、電力用半導体素子と、前記電力用半導体素子の制御電極を駆動する駆動回路と、前記電力用半導体素子の前記制御電極の電圧が一定値を超えないように制限する電圧保護回路とを備え、前記電圧保護回路は、前記電力用半導体素子の前記制御電極にエミッタが接続されたＰＮＰトランジスタと、前記ＰＮＰトランジスタにベース電位を与える電圧発生回路とを備え、前記電圧発生回路は、前記電力用半導体素子の駆動正電源電圧から、前記駆動回路における電圧降下を差し引いた値の電圧を超える電圧が前記電力用半導体素子の前記制御電極に印加されたときに、前記ＰＮＰトランジスタがオンできる電圧を出力する。

本発明の電力用半導体素子の駆動保護回路は、電力用半導体素子の制御電極の電圧が一定値を超えないように制限する電圧保護回路を備え、前記電圧保護回路は、前記電力用半導体素子の前記制御電極にエミッタが接続されたＰＮＰトランジスタと、前記ＰＮＰトランジスタにベース電位を与える電圧発生回路とを備え、前記電圧発生回路は、前記電力用半導体素子の駆動正電源電圧から、前記駆動回路における電圧降下を差し引いた値の電圧を超える電圧が前記電力用半導体素子の前記制御電極に印加されたときに、前記ＰＮＰトランジスタがオンできる電圧を出力する。そのため、電力用半導体素子の制御電極の短絡動作時の電圧を通常動作時の電圧と同じ値に制限し、安全で確実な遮断を行うことができる。

実施の形態１に係る電力用半導体素子の駆動保護回路の回路図である。 実施の形態１に係る電力用半導体素子の電流、電圧波形を示す図である。 実施の形態１の変形例に係る電力用半導体素子の駆動保護回路の回路図である。 実施の形態１の変形例に係る電力用半導体素子の駆動保護回路の回路図である。 前提技術に係る電力用半導体素子の駆動保護回路の回路図である。 前提技術に係る電力用半導体素子の負荷短絡動作を説明する回路図である。 前提技術に係る電力用半導体素子の電流、電圧波形を示す図である。 前提技術に係る電圧抑制手段を備えた電力用半導体素子の駆動保護回路の回路図である。 図８に示す回路における負荷短絡動作時の電流、電圧波形を示す図である。

（前提技術）
図５は、三相の誘導電動機を制御対象とするインバータの回路図である。図５に示す回路で絶縁破壊事故が生じると、インバータを構成する電力用半導体素子（ＩＧＢＴ）にとっては負荷短絡動作に相当し、定格を超えた短絡電流が流れる（図６）。図６は、図５における１つのＩＧＢＴとその駆動回路を示している。

負荷短絡動作ではコレクタ・ゲート間容量（帰還容量）Ｃｇｃが急増する。コレクタ・エミッタ間電圧をエミッタ・ゲート間容量ＣｇｅとＣｇｃの比で分圧して得られる電圧がゲートの正側駆動電源電圧ＶＤＤを上回ると、オン時のゲート・エミッタ間電圧（以下、「ゲート電圧」と称する）が駆動電源電圧ＶＤＤ以上に持ち上げられることがある（図７）。図７において、短絡動作時のゲート電圧は通常動作時のゲート電圧ＶＧよりΔＶｇｅ大きい最大値を有する。その結果、コレクタ電流ＩＣが本来予想される値よりも大きくなり、大電流によるラッチアップ破壊やターンオフサージ電圧による過電圧破壊などが問題となる。

ゲート電圧の持ち上がりを抑えコレクタ電流を抑える方法として、図８のような回路が考えられる。図８では、ゲート放電用ダイオードＤ１のアノードを電力用半導体素子Ｆ１のゲート端子に、カソードを駆動正電源Ｅ１の正側に接続している。これにより、駆動正電源電圧にダイオードの順方向電圧を加えた電圧値以上にゲート電圧が持ち上がろうとした場合に、ゲート放電用ダイオードＤ１が順方向に導通し、電力用半導体素子の帰還容量を介して流れる電流をゲート駆動電源側へ回避させる。その結果、図９に示すようにゲート電圧Ｖｇｅの持ち上がりがある程度抑えられる（通常時のゲート電圧ＶＧからの増加分ΔＶｇｅが抑えられる）。

しかしながら、この方法では、ゲート駆動正電源電圧ＶＤＤにゲート放電用ダイオードＤ１の順方向電圧ＶＦを加えた電圧値までゲート電圧の上昇を許してしまうため、ゲート電圧またはコレクタ電流を十分に抑制することが出来ない。

駆動回路における電圧ドロップ（駆動電源電圧と駆動回路出力との差）をΔＶ１とすると、通常ドライブ時におけるゲート電圧はＶＤＤ−ΔＶ１となるが、これに対して短絡動作時はＶＤＤ＋ＶＦまでゲート電圧が上昇し得る。すなわち、通常ドライブ時よりもΔＶ１＋ＶＦ分だけ高いゲート電圧となる可能性がある。

ゲート放電用ダイオードＤ１に順方向電圧の小さなショットキーバリアダイオード等を使用した場合は効果の改善が見られるものの、ショットキーバリアダイオードは逆方向リーク電流が大きく、温度上昇時に熱暴走するため適用上の問題がある。

さらに、駆動電源と電力用半導体素子が離れて配置されていると、ゲートおよびエミッタ配線を長くせざるを得ない。そのため、ゲート放電用ダイオードＤ１を流れる電流経路もまた長くなることでインダクタンス成分が無視できなくなり、応答時間の遅れによりゲート電圧を抑制する効果が失われてしまう。

また、ＳｉＣ材料を用いた高耐圧のＭＯＳＦＥＴよりなる電力用半導体素子はターンオフ時の電流変化率（ｄｉ／ｄｔ）が大きいため、過電圧の問題はより顕著となる。過電圧破壊を防ぐために、サージ電圧を吸収するためのコンデンサ部品を追加配置せざるを得ず、コストの増大につながる。

そこで本発明は、電力用半導体素子に以下の工夫を施すことにより、電力用半導体素子の短絡動作時のゲート電圧を通常ドライブ時と等しくし、コレクタ電流の増加を抑制することを可能とする。

（実施の形態１）
＜構成＞
図１は、本実施の形態の電力用半導体素子の駆動保護回路の回路図である。本実施の形態の電力用半導体素子の駆動保護回路は、駆動対象の電力用半導体素子Ｆ１（本図ではエミッタ接地のＩＧＢＴ）と、電力用半導体素子Ｆ１にゲート電圧を印加する駆動回路と、電力用半導体素子Ｆ１のゲート・エミッタ間に接続されるＰＮＰトランジスタよりなるゲート放電用トランジスタＴｒ１と、ＰＮＰトランジスタＴｒ１のベース電位を生成する電圧発生回路Ｂ１を備える。ゲート放電用トランジスタＴｒ１は、エミッタ端子が電力用半導体素子Ｆ１のゲート端子に接続され、コレクタ端子が電力用半導体素子Ｆ１のエミッタ端子と接続されている。

駆動回路において、ＮＰＮトランジスタよりなる駆動用トランジスタＴｒ２とＰＮＰトランジスタよりなる駆動用トランジスタＴｒ３がエミッタを共通にして接続され、駆動用トランジスタＴｒ２，Ｔｒ３のベース端子には駆動信号発生回路Ｂ２から駆動信号が入力される。また、駆動用トランジスタＴｒ２のコレクタ端子は駆動正電源Ｅ１の正側と接続され、駆動用トランジスタＴｒ３のコレクタ端子は駆動負電源Ｅ２の負側と接続されている。

さらに、駆動用トランジスタＴｒ２，Ｔｒ３のエミッタ端子はゲート抵抗Ｒ１を介して電力用半導体素子Ｆ１のゲート端子と接続されている。

駆動信号発生回路Ｂ２から駆動信号を受けて、駆動用トランジスタＴｒ２，Ｔｒ３は互いにオン／オフを繰り返す。駆動用トランジスタＴｒ２がオンのときは駆動用トランジスタＴｒ３がオフであり、駆動正電源Ｅ１の電圧ＶＤＤがゲート抵抗Ｒ１を介してゲート端子に印加される。一方、駆動用トランジスタＴｒ２がオフのときは駆動用トランジスタＴｒ３がオンであり、駆動負電源Ｅ２の電圧ＶＥＥがゲート抵抗Ｒ１を介してゲート端子に印加される。実際には、駆動用電源電圧からゲート抵抗Ｒ１における電圧降下ΔＶ１を差し引いた電圧がゲート端子に印加される。

次に、電圧発生回路Ｂ１の構成について説明する。電圧発生回路Ｂ１において、電圧発生用ダイオードＤ２のアノードが駆動正電源Ｅ１の正側と接続される。ここで電圧発生用ダイオードＤ２は、電圧発生回路Ｂ１が出力する所望の電位にあわせて複数個が直列接続される。電圧発生用ダイオードＤ２のカソードには電圧発生用抵抗Ｒ２が接続され、電圧発生用抵抗Ｒ２の他端はゲート放電用トランジスタＴｒ１のコレクタ端子と接続されている。さらに、電圧発生用コンデンサＣ１が電圧発生用抵抗Ｒ２と並列に接続される。電圧発生回路に抵抗Ｒ２とコンデンサＣ１を並列使用することにより、発生電圧の安定化が実現し、さらにゲート電圧が上昇した際、速やかにゲート放電用トランジスタＴｒ１をＯＮすることが出来る。電圧発生用ダイオードＤ２のカソードには、さらに保護用ダイオードＤ３のカソード側が接続される。保護用ダイオードＤ３のアノード側は、電圧発生回路Ｂ１の出力としてゲート放電用トランジスタＴｒ１のベース端子に接続される。

図１において、電圧発生用ダイオードＤ２は３つのダイオードの直列構造としている。電圧発生用ダイオードＤ２の夫々の順方向電圧降下をＶＦ、また保護用ダイオードＤ３の逆方向電圧降下もＶＦとすると、電圧発生回路Ｂ１の出力電圧ＶＲは、
ＶＲ＝ＶＤＤ−３ＶＦ＋ＶＦ
＝ＶＤＤ−２ＶＦ
となる。そして、出力電圧ＶＲが、駆動正電源Ｅ１の電圧値ＶＤＤから、駆動回路における電圧降下ΔＶ１と、ゲート放電用トランジスタＴｒ１のベース・エミッタ間電圧降下ＶＢＥを差し引いた値（ＶＲ＝ＶＤＤ−ΔＶ１−ＶＢＥ）を超える略等しい電圧となるように、電圧発生用ダイオードＤ２を設計する。

このように電圧発生回路Ｂ１の出力電圧ＶＲを設定することにより、電力用半導体素子Ｆ１の短絡動作時のゲート電圧Ｖｇｅを通常動作時と略等しくすることが出来る。すなわち、短絡動作時に電力用半導体素子Ｆ１の帰還容量を介してコレクタからゲートへ流れる電流により、ゲート電圧Ｖｇｅの持ち上がりが開始する。Ｖｇｅが、電圧発生回路の出力電圧ＶＲよりもゲート放電用トランジスタＴｒ１のベース・エミッタ間電圧降下ＶＢＥだけ高くなったときに、ゲート放電用トランジスタＴｒ１がオン状態になり、電力用半導体素子Ｆ１の帰還容量を介して流れる電流がゲート放電用トランジスタＴｒ１に流れ込む。そのため、図２の上図に示すように、ゲート電圧Ｖｇｅの持ち上がりはＶＲ＋ＶＢＥで停止する。

ここで、ＶＲ≒ＶＤＤ−ΔＶ１−ＶＢＥと設計しているので、ゲート電圧ＶｇｅはＶｇｅ≒ＶＤＤ−ΔＶ１を維持することになり、通常時のゲート電圧と略同じ値になる。その結果、図２の下図に示すように、コレクタ電流Ｉｃの増加が抑えられ、安全で確実な遮断を行うことができる。

＜変形例＞
なお、図２ではゲート放電用トランジスタＴｒ１のコレクタ端子を、電力用半導体素子Ｆ１のエミッタ端子と共通にして接地しているが、図３に示すように駆動負電源Ｅ２の負側と共通にしても良い。

また、図４に示すように、ゲート放電用トランジスタＴｒ１のベース・コレクタ間に低インピーダンスのスイッチとして、Ｐ型ＭＯＳＦＥＴのゲート誤動作防止用トランジスタＴｒ４を設けても良い。駆動信号発生回路Ｂ２とゲート誤動作防止用トランジスタＴｒ４のゲート端子を接続し、電力用半導体素子Ｆ１がオフ状態のときにＰ型ＭＯＳＦＥＴ Ｔｒ４をオンすることにより、電力用半導体素子Ｆ１のゲートオフ状態を確実に保つことが可能になる。

＜効果＞
本発明の電力用半導体素子の駆動保護回路によれば以下の効果を奏する。すなわち、本発明の電力用半導体素子の駆動保護回路は、電力用半導体素子Ｆ１と、電力用半導体素子Ｆ１の制御電極（ゲート電極）を駆動する駆動回路と、電力用半導体素子Ｆ１のゲート電圧が一定値を超えないように制限する電圧保護回路とを備え、電圧保護回路は、電力用半導体素子Ｆ１のゲート電極にエミッタが接続されたＰＮＰトランジスタ（ゲート放電用トランジスタＴｒ１）と、ゲート放電用トランジスタＴｒ１にベース電位を与える電圧発生回路Ｂ１とを備え、電圧発生回路Ｂ１は、電力用半導体素子Ｆ１の駆動正電源電圧ＶＤＤから、前記駆動回路における電圧降下ΔＶを差し引いた値の電圧を超える電圧が電力用半導体素子Ｆ１のゲート電極に印加されたときに、ゲート放電用トランジスタＴｒ１がオンできる電圧を出力するので、電力用半導体素子Ｆ１のゲート電極において短絡動作時の電圧を通常動作時の電圧と同じ値に制限し、安全で確実な遮断を行うことが可能となる。

また、本発明の電力用半導体素子において、電圧発生回路Ｂ１は、アノード側が駆動正電源の正端子に接続される電圧発生用ダイオードＤ２と、電圧発生用ダイオードＤ２のカソードとゲート放電用トランジスタＴｒ１のコレクタ端子との間に接続される電圧発生用抵抗Ｒ２と、電圧発生用抵抗Ｒ２と並列接続される電圧発生用コンデンサＣ１と、カソード側が電圧発生用ダイオードＤ２のカソード側と、アノード側がゲート放電用トランジスタＴｒ１のベース端子と、それぞれ接続される保護用ダイオードＤ３とを備えるので、これらのパラメータを調整することによって、駆動正電源電圧ＶＤＤから駆動回路における電圧降下ΔＶを差し引いた値の電圧を超える電圧が電力用半導体素子Ｆ１のゲート電極に印加されたときにゲート放電用トランジスタＴｒ１がオンできる電圧を、ゲート放電用トランジスタＴｒ１のベース端子に出力することが出来る。

また、本発明の電力用半導体素子の駆動保護回路において、ドレイン端子が前記保護用ダイオードのアノード側と前記ＰＮＰトランジスタのベース端子との間に接続され、ソース端子が前記電力用半導体素子のエミッタ端子と接続され、前記電力用半導体素子のオフ時にオン状態となるゲート誤動作防止用トランジスタをさらに備えるので、電力用半導体素子Ｆ１のゲートオフ状態を確実に保つことが可能になる。

Ｂ１ 電圧発生回路、Ｂ２ 駆動信号発生回路、Ｃ１ 電圧発生用コンデンサ、Ｄ１ ゲート放電用ダイオード、Ｄ２ 電圧発生用ダイオード、Ｄ３ 保護用ダイオード、Ｅ１ 駆動正電源、Ｅ２ 駆動負電源、Ｅ３ 駆動用電源、Ｆ１ 電力用半導体素子、Ｔｒ１ ゲート放電用トランジスタ、Ｔｒ２，Ｔｒ３ 駆動用トランジスタ、Ｔｒ４ ゲート誤動作防止用トランジスタ、Ｒ１ ゲート抵抗、Ｒ２ 電圧発生用抵抗。

Claims (3)

1. 電力用半導体素子の制御電極を駆動する駆動回路と、
   前記電力用半導体素子の前記制御電極の電圧が一定値を超えないように制限する電圧保護回路とを備え、
   前記電圧保護回路は、
   前記電力用半導体素子の前記制御電極にエミッタが接続されたＰＮＰトランジスタと、
   前記ＰＮＰトランジスタにベース電位を与える電圧発生回路とを備え、
   前記電圧発生回路は、前記電力用半導体素子の駆動正電源電圧から前記駆動回路における電圧降下を差し引いた値の電圧を超える電圧が前記電力用半導体素子の前記制御電極に印加されたときに、前記ＰＮＰトランジスタがオンできる電圧を出力する、
   電力用半導体素子の駆動保護回路。
2. 前記電圧発生回路は、
   アノード側が駆動正電源の正端子に接続される電圧発生用ダイオードと、
   前記電圧発生用ダイオードのカソードと前記ＰＮＰトランジスタのコレクタ端子との間に接続される電圧発生用抵抗と、
   前記電圧発生用抵抗と並列接続される電圧発生用コンデンサと、
   カソード側が前記電圧発生用ダイオードのカソード側と、アノード側が前記ＰＮＰトランジスタのベース端子と、それぞれ接続される保護用ダイオードと、
   を備える、請求項１に記載の電力用半導体素子の駆動保護回路。
3. ドレイン端子が前記保護用ダイオードのアノード側と前記ＰＮＰトランジスタのベース端子との間に接続され、ソース端子が前記電力用半導体素子のエミッタ端子と接続され、前記電力用半導体素子のオフ時にオン状態となるゲート誤動作防止用トランジスタをさらに備えた、
   請求項１又は２に記載の電力用半導体素子の駆動保護回路。

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