JP2012199533A - パッケージ基板及び半導体パッケージ - Google Patents

Abstract

【課題】半導体素子に内装されるコンデンサ及びプリント配線基板上に実装される半導体素子の高速動作に過渡電流を供給するために必要なデカップリング用のコンデンサの数を減少するパッケージ基板及び半導体パッケージを提供する。
【解決手段】半導体パッケージ１は、上面に金属層１００Ｖと、金属層１００Ｖの下に設けられた誘電体層１０１と、誘電体層１０１の下に設けられる金属層１００Ｇとを有し、金属層１００Ｖの半導体素子搭載領域に半導体素子１１を実装し、コンデンサ素子搭載領域に、一端を金属層１００Ｖと接続され、他端をビア１０２を介して金属層１００Ｇと接続されたコンデンサ１２を実装する。
【選択図】図１Ａ

Description

本発明は、パッケージ基板及び半導体パッケージに関する。

半導体パッケージを実装するプリント配線基板であって内層にコンデンサを有するものが提案されている（例えば、特許文献１参照）。

これに関連する技術として、特許文献１には、半導体パッケージ４が実装されるプリント配線基板６であって、その内層に金属層６００Ｇ及び６００Ｖと誘電層６０１とからコンデンサを構成するものが開示されている（図７）。このプリント配線基板６の金属層６００Ｇ及び６００Ｖと誘電層６０１とから構成されるコンデンサは、半導体素子１１の動作に起因するノイズやそれに伴う放射電磁雑音（ＥＭＩ）を抑制（以下、「デカップリング」という）するとともに半導体素子１１に動作に必要な過渡電流を供給する。このプリント配線基板６は、半導体素子１１の近傍にデカップリングのためのコンデンサを実装するスペースが確保できない場合に有効なものである。

また、プリント配線基板６の金属層６００Ｇ及び６００Ｖと誘電層６０１とから構成されるコンデンサから半導体素子１１に供給される電源は、コンデンサと半導体素子１１との間に半導体素子１１とパッケージ基板４０の実装インピーダンス、半導体パッケージ４とプリント配線基板６の実装インピーダンス及びプリント配線基板６のビア６０２のインピーダンスを介しているため高周波特性が阻害される。

そのため、半導体素子１１は、計算動作等を実行する計算回路を有するセル以外の領域に設けられたセルに高速動作時に必要な過渡電流を供給するコンデンサを有する。このコンデンサを有するセルが占有する面積は、動作に必要となる過渡電流を全てこれから供給する場合は計算回路が占有する面積以上の面積となるため、半導体素子１１の小型化を妨げると同時に大きなコスト上昇をもたらす。

特許２７３８５９０号公報

本発明の目的は、半導体素子に内装されるコンデンサ及びプリント配線基板上に実装される半導体素子の高速動作に過渡電流を供給するために必要なデカップリング用のコンデンサ素子の数を減少するパッケージ基板及び半導体パッケージを提供することにある。

本発明の一態様は、上記目的を達成するため、以下のパッケージ基板及び半導体パッケージを提供する。

［１］上面に半導体素子搭載領域及びコンデンサ素子搭載領域を有する第１の金属層と、
前記第１の金属層の下に設けられた誘電体層と、
前記誘電体層の下に設けられ、前記第１の金属層の前記半導体素子搭載領域と前記コンデンサ素子搭載領域とを前記誘電体層中に設けられたビアによって電気的に接続する第２の金属層と、
下面に設けられ、前記第１の金属層及び前記第２の金属層とそれぞれビアによって電気的に接続される複数のバンプとを有するパッケージ基板。

［２］前記［１］に記載のパッケージ基板と、
前記半導体素子搭載領域に搭載される半導体素子と、
前記コンデンサ素子搭載領域に搭載されて、一端を前記第１の金属層と接続され、他端を前記第２の金属層とビアを介して接続され、前記第１の金属層、前記誘電体層及び前記第２の金属層から構成されるコンデンサを伝送路として前記半導体素子に過渡電流を供給するコンデンサ素子とを備える半導体パッケージ。

［３］前記コンデンサ素子から前記半導体素子の電源供給のための接点に至る前記伝送路のインピーダンスが、周波数２．０ＧＨｚ以下において０．１Ω以下である前記［２］に記載の半導体パッケージ。

［４］前記半導体素子は、ボンディングワイヤにて接続するよう設計された半導体素子の電源パッド及び電源配線層の少なくとも一方を変更して形成され、前記パッケージ基板の前記半導体素子搭載領域にフリップチップ接続により搭載される前記［２］又は［３］に記載の半導体パッケージ。

請求項１又は２に係る発明によれば、半導体素子に内装されるコンデンサ及びプリント配線基板上に実装される半導体素子の高速動作に過渡電流を供給するために必要なデカップリング用のコンデンサの数を減少することができる。

請求項３に係る発明によれば、周波数２．０ＧＨｚ以下において動作する半導体素子に対し、コンデンサ素子から過渡電流を十分に供給することができる。

請求項４に係る発明によれば、ボンディングワイヤにて接続するよう設計された半導体素子に対して、半導体素子に内装されるコンデンサ及びプリント配線基板上に実装される半導体素子の高速動作に過渡電流を供給するために必要なデカップリング用のコンデンサの数を減少することができる。

図１Ａは、本発明の実施の形態に係る半導体パッケージの構成の一例を示す断面図である。 図１Ｂは、本発明の実施の形態に係る半導体パッケージの構成の一例を示す平面図である。 図２は、本発明の実施の形態に係る半導体パッケージのインピーダンス特性の一例を示すグラフ図である。 図３は、従来の半導体パッケージの構成の一例を示す断面図である。 図４は、従来の半導体パッケージのインピーダンス特性の一例を示すグラフ図である。 図５は、従来の半導体パッケージの構成の一例を示す断面図である。 図６は、従来の半導体パッケージのインピーダンス特性の一例を示すグラフ図である。 図７は、従来の半導体パッケージの構成の一例を示す断面図である。 図８（ａ）はワイヤボンド用に設計した半導体素子の構成の一例を示す平面図、図８（ｂ）はＢ−Ｂにおける断面図である。 図９（ａ）はパッケージ基板に実装するために半導体素子の構成を一部変更した半導体素子の一例を示す平面図、図９（ｂ）はＣ−Ｃにおける断面図である。 図１０は、コンデンサを表面に実装したパッケージ基板に半導体素子を実装した半導体パッケージの構成の一例を示す断面図である。

（半導体パッケージの構成）
図１Ａは、本発明の実施の形態に係る半導体パッケージの構成の一例を示す断面図であり、図１ＢのＡ−Ａにおける断面を表す。また、図１Ｂは、本発明の実施の形態に係る半導体パッケージの構成の一例を示す平面図である。

この半導体パッケージ１は、多層構造の基板であって一方の面に半導体素子搭載領域及びコンデンサ素子搭載領域を有する金属層１００Ｖ、金属層１００Ｖの下に設けられる誘電体層１０１、誘電体層１０１の下に設けられる金属層１００Ｇを有するパッケージ基板１０を備え、金属層１００Ｖの半導体素子搭載領域にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の集積回路を有する半導体素子１１を、コンデンサ素子搭載領域に半導体素子１１に過渡電流を供給するためのコンデンサ１２等を備える。

パッケージ基板１０の金属層１００Ｖ及び１００Ｇは、銅等を用いて通常の積層方法によって形成される。また、誘電体層１０１は、例えば、ポリイミド等の樹脂薄膜、さらに埋め込みキャパシタ専用として市販されているＦａｒａｄＦｌｅｘ ＢＣ１２ＴＭ、ＢＣ８等を用いることができ、その厚さは、数μｍ〜数十μｍ程度であって、従来例のように内蔵デカップリングコンデンサとして実用化された例としては、例えば、比誘電率４．４で厚さ８μｍのもの、比誘電率３０で厚さ８μｍのものがある。

また、パッケージ基板１０の下面には、パッド１０５及びバンプ１０３を有し、金属層１００Ｖ及び１００Ｇとそれぞれパッケージ基板１０の内装に設けられたビア等によって電気的に接続される。

また、この半導体パッケージ１は、図示しないプリント配線基板上に搭載され、バンプ１０３を介してプリント配線基板上のパッドに電気的に接続される。プリント配線基板は、電源回路を有し、電源回路供給される電力はバンプ１０３を介して金属層１００Ｖ及び１００Ｇに供給され、例えば、金属層１００Ｖが電源の電位、金属層１００Ｇが基準電位となる。

半導体素子１１は、複数のバンプ１１０を介してパッケージ基板１０のパッドＰｖ及びＰｇに実装される。パッドＰｖ及びＰｇに金属層１００Ｖ及び１００Ｇから電源が供給され、半導体素子１１は、電力の供給を受ける。また、半導体素子１１は、図示しないパッド及び図示しないパッケージ基板１０中の他の層と電気的に接続されて電源以外の信号を送受信する。

コンデンサ１２は、一端が金属層１００Ｖに実装され、他端が金属層１００Ｖのうちビア１０２を介して金属層１００Ｇに接続されるパッド１００ｇに実装される。また、コンデンサ１２は、例えば、低ＥＳＬの積層セラミックコンデンサ素子であり、容量は後述するように０．２５μＦ又は１μＦであり、パッケージ基板１０の半導体素子１１搭載面に４つ搭載されるが、容量や個数等はこれに限られるものではない。

つまり、以上の構成から、金属層１００Ｖ、誘電体層１０１及び１００Ｇは、コンデンサを形成するが、本実施の形態において、半導体素子１１に過渡電流を供給する電荷を蓄電するために用いるのではなく、コンデンサ１２から半導体素子１１に過渡電流を供給するための伝送路として用いられる。

また、半導体素子１１は、図１Ｂに示すように、金属層１００Ｖと連続的に形成されるパッドＰｖ及び金属層１００Ｇと接続されるパッドＰｇとバンプ１１０を介して電気的に接続されるが、ＰｖとＰｇのペアは、一例として、２０組であるとする。

誘電体層１０１として、比誘電率３０で厚さ１０μｍ、サイズ１９．２ｍ^２の条件において、金属層１００Ｇ、１００Ｖ及び誘電体層１０１とから構成されるコンデンサとしての静電容量Ｃは、３２６４ｐＦであり、コンデンサ１２と半導体素子１１間の伝送路としてのインピーダンスＺは、４．８７Ω（１０ＭＨｚ）、０．４８７Ω（１００ＭＨｚ）となる。

上記の条件において、静電容量０．２５μＦ又は１μＦのコンデンサ１２（ＥＳＬ＝０．１ｎＨ、ＥＳＲ＝０．１Ω）を４つ、図１Ｂに示すように、パッケージ基板１０上に配置した場合の、コンデンサ１２と半導体素子１１間の伝送路のインピーダンス特性を以下に示す。

図２は、本発明の実施の形態に係る半導体パッケージ１のインピーダンス特性の一例を示すグラフ図である。

半導体パッケージ１は、コンデンサ１２の容量（０．２５μＦ又は１μＦ）に関わらず、同様のインピーダンス特性を有し、０．５ＧＨｚ付近に反共振のピークを有するものの２ＧＨｚ以下の全域で０．３Ω以下という特性を示す。なお、この特性は金属層１００Ｖ、１００Ｇからの電源供給が２０組の接点によって半導体素子１１と接続される場合であり、例えば、１００組の接点であればインピーダンス特性は１／５の０．１Ω以下となり、２ＧＨｚ以下の高周波領域における動作において十分な値となる。

なお、後述する比較例１及び図７に示す従来の例に比べて、コンデンサ１２から供給される、放射電磁雑音の原因となる、過渡電流がプリント配線基板内に流れない。

以下、本実施例と従来の構成におけるインピーダンス特性の比較を示す。

［比較例１］
図３は、従来の半導体パッケージの構成の一例を示す断面図である。

この半導体パッケージ２は、多層基板であって金属層２００Ｖ及び２００Ｇを有するパッケージ基板２０並びに半導体素子１１等を備え、コンデンサ１２とともにプリント配線基板５に実装される。

パッケージ基板２０は、金属層２００Ｖ及び２００Ｇと、パッケージ基板２０の下面に設けられたパッド２０５及びバンプ２０３とを有し、金属層２００Ｖ及び２００Ｇとパッド２０５の一部は、ビア２０２を介して電気的に接続されている。金属層２００Ｖ及び２００Ｇは、プリント配線基板５のパッド５０４を介して図示しない電源回路等から電源が供給され、金属層２００Ｖが電源の電位、金属層２００Ｇが基準電位となる。

また、パッケージ基板２０は、半導体素子１１とバンプ１１０及びパッド２０４を介して電気的に接続される。パッド２０４の一部は、金属層２００Ｖ及び２００Ｇとビア２０２を介して電気的に接続される。

プリント配線基板５は、図示しない電源回路と接続される金属層５００Ｇ及び５００Ｖと、下面のパッド５０５に実装されたコンデンサ１２とを有し、金属層５００Ｇ及び５００Ｖとコンデンサ１２とはビア５０２を介して電気的に接続されている。

上記の構成において、静電容量１μＦのコンデンサ１２（ＥＳＲ＝０．１Ω）を３０個、プリント配線基板５上に配置した場合にバンプ１１０及び２０３、パッド２０４、２０５、５０４及び５０５、ビア２０２及び５０２及びコンデンサ１２自体の実装インダクタンスがＥＳＬ＝２ｎＨとした場合のコンデンサ１２と半導体素子１１間の伝送路としてのインピーダンス特性を以下に示す。

図４は、従来の半導体パッケージ２及びプリント配線基板５のインピーダンス特性の一例を示すグラフ図である。

半導体パッケージ２及びプリント配線基板５のインピーダンス特性は、０．９ＧＨｚ付近に反共振のピークを有し、その値は５．６Ωと、コンデンサ１２の数を７倍以上にしているにもかかわらず、本実施例に比べて２０倍の値となる。この場合、半導体素子１１を高速動作させるためには、半導体素子１１の計算回路を有するセル以外に、高速動作時に必要な過渡電流を供給するコンデンサを有するセル設ける必要がある。

［比較例２］
図５は、従来の半導体パッケージの構成の一例を示す断面図である。

この半導体パッケージ３は、多層基板であって金属層３００Ｖ及び３００Ｇを有するパッケージ基板３０、パッケージ基板３０に実装される半導体素子１１及びコンデンサ１２を有し、コンデンサ１２は、パッド３０４及びビア３０２を介して一端が金属層３００Ｖに接続され、他端が金属層３００Ｇに接続される。

またパッケージ基板３０は、下面にパッド３０５及びバンプ３０３を有し、金属層３００Ｖ及び３００Ｇとパッド３０５とは、図示しないビアを介して電気的に接続されている。金属層３００Ｖ及び３００Ｇは、図示しない電源回路等から電源が供給され、金属層３００Ｖが電源の電位、金属層３００Ｇが基準電位となる。

上記の構成において、静電容量１μＦのコンデンサ１２（ＥＳＲ＝０．１Ω）を４個、パッケージ基板３０上に配置した場合にバンプ１１０、パッド３０４、ビア３０２及びコンデンサ１２自体の実装インダクタンスがＥＳＬ＝０．１ｎＨとした場合のコンデンサ１２と半導体素子１１間の伝送路としてのインピーダンス特性を以下に示す。

図６は、従来の半導体パッケージのインピーダンス特性の一例を示すグラフ図である。

半導体パッケージ３のインピーダンス特性は、１ＧＨｚ付近に反共振のピークを有し、その値は３．４Ωと、本実施の形態と同様にパッケージ基板３０上にコンデンサ１２を配置したにもかかわらず本実施例に比べて１０倍の値となる。この場合、半導体素子１１を高速動作させるためには、半導体素子１１の計算回路を有するセル以外に、高速動作時に必要な過渡電流を供給するコンデンサを有するセルを設ける必要がある。

以下、実施の形態において説明したコンデンサ１２を表面に実装したパッケージ基板１０にワイヤボンド用に設計した半導体素子を実装する実施例について説明する。

図８（ａ）はワイヤボンド用に設計した半導体素子の構成の一例を示す平面図、図８（ｂ）はＢ−Ｂにおける断面図である。

半導体素子１４は、シリコン基板１４０と、シリコン基板１４０上に形成されたトランジスタ層１４１と、トランジスタ層１４１を外部から絶縁する絶縁層１４２と、絶縁層１４２中に配されてトランジスタ層１４１に電力を供給する電源配線層１４３ｖ及び１４３ｇと、電源配線層１４３ｖ及び１４３ｇに電気的に接続されてワイヤボンド用のワイヤと接続される電源パッド１４４ｖ及び１４４ｇとを有する。

電源配線層１４３ｖ及び１４３ｇは、一例として、平面視における半導体素子１４の中央から四方向に向かって伸びており、断面視において階段状に複数の層で形成される。また、電源配線層１４３ｖ及び１４３ｇは平面視において交互に配置される。

電源パッド１４４ｖ及び１４４ｇは、平面視において半導体素子１４の表面の縁付近に交互に配置される。なお、図８（ａ）及び（ｂ）においては、説明のため信号線については図示を省略し、電力供給に用いられる給電構造のみ図示している。

図９（ａ）はパッケージ基板１０に実装するために半導体素子１４の構成を一部変更した半導体素子の一例を示す平面図、図９（ｂ）はＣ−Ｃにおける断面図である。

半導体素子１３は、図８に示す半導体素子１４に電源配線層１３３ｖ及び１３３ｇと、電源パッド１３４ｖ及び１３４ｇとを追加したものである。電源配線層１３３ｖ及び１３３ｇは電源配線層１４３ｖ及び１４３ｇから断面視において上方に配線を伸ばして設けられ、電源パッド１３４ｖ及び１３４ｇは電源配線層１３３ｖ及び１３３ｇに対応して半導体素子１３の表面に設けられる。

なお、電源配線層１３３ｖ及び１３３ｇ並びに電源パッド１３４ｖ及び１３４ｇの配置は、トランジスタ層１４１への給電経路におけるインピーダンスが低減されるように、トランジスタ層１４１の電源配線層１４３ｖ及び１４３ｇとの接点への経路がなるべく短くなるように配置することが好ましい。

電源配線層１３３ｖ及び１３３ｇは、図８の半導体素子１４の電源配線層１４３ｖ及び１４３ｇを形成した工程の後に形成してもよいし、フォトリソグラフィ等において新たなマスクを用意して電源配線層１４３ｖ及び１４３ｇと同時に形成してもよい。

電源パッド１３４ｖ及び１３４ｇは、図８の半導体素子１４の電源パッド１４４ｖ及び１４４ｇを形成した工程の後に形成してもよいし、新たなマスクを用意して電源パッド１４４ｖ及び１４４ｇと同時に形成してもよい。

なお、図９（ａ）及び（ｂ）においては、説明のため信号線については図示しておらず、電力供給に用いられる給電構造のみ図示しているが、電源配線層１３３ｖ及び１３３ｇ並びに電源パッド１３４ｖ及び１３４ｇを電源配線層１４３ｖ及び１４３ｇ並びに電源パッド１４４ｖ及び１４４ｇと同時に形成しなおす場合は、信号線についても信号経路におけるインピーダンスが軽減されるように再配線してもよい。

また、電源配線層１４３ｖ及び１４３ｇ並びに電源パッド１４４ｖ及び１４４ｇを利用せず、電源配線層１３３ｖ及び１３３ｇ並びに電源パッド１３４ｖ及び１３４ｇのみ用いてトランジスタ層１４１への給電経路を再配線してもよい。

図１０は、コンデンサ１２を表面に実装したパッケージ基板１０Ａに半導体素子１３を実装した半導体パッケージの構成の一例を示す断面図である。

この半導体パッケージ１Ａは、半導体素子搭載領域及びコンデンサ素子搭載領域を有する金属層１００Ｖ、金属層１００Ｖの下に設けられる誘電体層１０１、誘電体層１０１の下に設けられる金属層１００Ｇを有するパッケージ基板１０Ａと、半導体素子搭載領域に半導体素子１３と、コンデンサ素子搭載領域に半導体素子１１に過渡電流を供給するためのコンデンサ１２とを備える。

また、バンプ１０３を介して金属層１００Ｖ及び１００Ｇに電力が供給され、例えば、金属層１００Ｖが電源の電位、金属層１００Ｇが基準電位となる。

半導体素子１３は、複数のバンプ１１０を介してパッケージ基板１０ＡのパッドＰｖ及びＰｇに実装される。パッドＰｖ及びＰｇに金属層１００Ｖ及び１００Ｇから電源が供給され、半導体素子１３は、電力の供給を受ける。また、半導体素子１３の図示しない信号線用のパッドは、図示しないパッド及び図示しないパッケージ基板１０Ａ中の他の層と電気的に接続されて電源以外の信号を送受信する。

以上の構成から、金属層１００Ｖ、誘電体層１０１及び１００Ｇは、コンデンサを形成し、コンデンサ１２から半導体素子１３に過渡電流を供給するための伝送路として用いられる。

上記した構成において、ワイヤボンド用に設計された半導体素子１４のトランジスタ層１４１の設計を変更することなく、電源配線層１３３ｖ及び１３３ｇ並びに電源パッド１３４ｖ及び１３４ｇを追加して半導体素子１３とすることで、パッケージ基板１０Ａに半導体素子１３を実装することができ、半導体素子１３へ過渡電流を供給するための伝送路のインピーダンスを従来のパッケージ基板（２０、３０、４０）に半導体素子１３を実装する場合と比べて減少することができる。

［他の実施の形態］
なお、本発明は、上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々な変形が可能である。

例えば、金属層１００Ｖの表面のうちコンデンサ１２及び半導体素子１１が実装される領域以外に絶縁膜等を形成してもよい。

１−４、１Ａ 半導体パッケージ
５、６ プリント配線基板
１０、１０Ａ、２０、３０、４０ パッケージ基板
１１、１３、１４ 半導体素子
１２ コンデンサ
１００Ｇ、１００Ｖ 金属層
１００ｇ パッド
１０１ 誘電体層
１０２ ビア
１０３ バンプ
１０５ パッド
１１０ バンプ
１３３ｇ、１３３ｖ 電源配線層
１３４ｇ、１３４ｖ 電源パッド
１４０ シリコン基板
１４１ トランジスタ層
１４２ 絶縁層
１４３ｇ、１４３ｖ 電源配線層
１４４ｇ、１４４ｖ 電源パッド
２００Ｇ、２００Ｖ 金属層
２０２ ビア
２０３ バンプ
２０４、２０５ パッド
３００Ｇ、３００Ｖ 金属層
３０２ ビア
３０３ バンプ
３０４、３０５ パッド
５００Ｇ、５００Ｖ 金属層
５０２ ビア
５０４、５０５ パッド
６００Ｇ、６００Ｖ 金属層
６０１ 誘電層
６０２ ビア
Ｐｇ、Ｐｖ パッド

Claims (4)

1. 上面に半導体素子搭載領域及びコンデンサ素子搭載領域を有する第１の金属層と、
   前記第１の金属層の下に設けられた誘電体層と、
   前記誘電体層の下に設けられ、前記第１の金属層の前記半導体素子搭載領域と前記コンデンサ素子搭載領域とを前記誘電体層中に設けられたビアによって電気的に接続する第２の金属層と、
   下面に設けられ、前記第１の金属層及び前記第２の金属層とそれぞれビアによって電気的に接続される複数のバンプとを有するパッケージ基板。
2. 請求項１に記載のパッケージ基板と、
   前記半導体素子搭載領域に搭載される半導体素子と、
   前記コンデンサ素子搭載領域に搭載されて、一端を前記第１の金属層と接続され、他端を前記第２の金属層とビアを介して接続され、前記第１の金属層、前記誘電体層及び前記第２の金属層から構成されるコンデンサを伝送路として前記半導体素子に過渡電流を供給するコンデンサ素子とを備える半導体パッケージ。
3. 前記コンデンサ素子から前記半導体素子の電源供給のための接点に至る前記伝送路のインピーダンスが、周波数２．０ＧＨｚ以下において０．１Ω以下である請求項２に記載の半導体パッケージ。
4. 前記半導体素子は、ボンディングワイヤにて接続するよう設計された半導体素子の電源パッド及び電源配線層の少なくとも一方を変更して形成され、前記パッケージ基板の前記半導体素子搭載領域にフリップチップ接続により搭載される請求項２又は３に記載の半導体パッケージ。
   
   

Images