JP2012203929A - 半導体記憶装置 - Google Patents

Abstract

【課題】ビット線のリカバリ時間を短縮し、高速な動作を実現することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリ・セルＭＣと、メモリ・セルＭＣの電流経路の一端に接続されるビット線ＢＬと、電流経路の一端がビット線と接続される第１のトランジスタ２−２１と、第２のトランジスタ及びスイッチ回路を備え、ビット線と接続される制御回路２−４と、第１のトランジスタの電流経路の他端と、制御回路と接続されるセンス・アンプ２−３と、センス・アンプと接続され、メモリ・セルの読み出しを行う前に第２のデータを保持し、ビット線に第２のデータを保持するデータ・ラッチ部２−５とを備え、隣接する他のデータ・ラッチ部に保持されているデータに依存し、スイッチ回路がオン／オフすることにより、制御回路を介してビット線とセンス・アンプとの接続が制御される。
【選択図】 図３

Description

本発明の実施形態は、半導体記憶装置に関する。

従来、ＮＡＮＤ型フラッシュ・メモリの読み出し速度は、主にビット線のリカバリ時間に律束されている。このリカバリ時間とは、ビット線電位がディスターブを受けた時に、該ビット線の電位を元の電位に戻す時間である。そして、このリカバリ時間は、該ビット線と、隣接／第２隣接ビット線との容量結合や、該ビット線の充電能力に依存して決まる。微細化に伴い、セル電流が減少し、該ビット線と隣接／第２隣接ビット線との相互干渉が増加しているため、読み出し特性は更に悪化していく。

また、ＮＡＮＤ型フラッシュ・メモリの内部動作として一般に行われる書き込み、または消去動作時のメモリ・セルの閾値検査（以下ベリファイ）も読み出し動作である。このため、読み出し特性だけではなく、書き込み、または消去特性についても同様に劣化する傾向にある。

特開２０１０−１９８６９８号公報

ビット線のリカバリ時間を短縮し、高速な動作を実現することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、電気的に書き換えが可能なメモリ・セルと、前記メモリ・セルのゲートに接続されるワード線と、前記メモリ・セルの電流経路の一端に接続されるビット線と、電流経路の一端が、前記ビット線と接続される第１のクランプ・トランジスタと、互いに電気的に接続される第２のクランプ・トランジスタ、及びスイッチ回路を備え、前記ビット線及び前記第１のクランプ・トランジスタの電流経路の一端と接続される電圧制御回路と、前記第１のクランプ・トランジスタの電流経路の他端と、前記電圧制御回路と接続されるセンス・アンプと、前記センス・アンプと電気的に接続され、前記メモリ・セルの読み出しを行う前に第１のデータを保持し、前記ビット線に所定電流以上の電流が流れた場合は第２のデータを保持するデータ・ラッチ部と、前記データ・ラッチ部に第２のデータが保持された場合、前記ビット線の電位をリセット電位に落とすプル・ダウン回路と、前記メモリ・セルの読み出しを行う際に、前記ビット線に第１のクランプ・トランジスタのゲート及び第２のクランプ・トランジスタのゲートに、所定の電位を与える充電制御回路と、を備え、前記ワード線方向で隣接する他のデータ・ラッチ部に保持されているデータに依存し、前記スイッチ回路がオン、またはオフすることにより、前記電圧制御回路を介して、前記ビット線と前記センス・アンプとの間の接続が制御される。

第１の実施形態に係るＮＡＮＤ型フラッシュ・メモリの基本的な構成を模式的に示すブロック図である。 第１の実施形態に係るＮＡＮＤ型フラッシュ・メモリの基本的な構成を模式的に示す回路図である。 第１の実施形態に係るビット線制御回路の基本的な構成を模式的に示す回路図である。 第１の実施形態に係るセンス・モジュールの基本的な構成を示す回路図である。 第１の実施形態に係るセンス・モジュール及びビット線を模式的に示す回路図である。 第１の実施形態に係る半導体装置の充電動作を示すタイミング・チャートである。 第２の実施形態に係る加速器の構成を模式的に示す回路図である。 第３の実施形態に係る加速器の構成を模式的に示す回路図である。 第４の実施形態に係る加速器の構成を模式的に示す回路図である。 第５の実施形態に係る加速器の構成を模式的に示す回路図である。 第６の実施形態に係るメモリ・セルの閾値分布図である。 図１２（ａ）は、第７の実施形態に係る半導体装置の下位ビットの読み出し動作を示すフローチャートであり、図１２（ｂ）は、第７の実施形態に係る半導体装置の上位ビットの読み出し動作を示すフローチャートである。 第７の実施形態に係る３次元積層ＮＡＮＤフラッシュ・メモリの基本的な構造を模式的に示す鳥瞰図である。 第７の実施形態に係る半導体記憶装置の断面図である。 第７の実施形態に係るＮＡＮＤセル・ユニットの構造を示す図である。 図１６（ａ）は、ビット線制御回路が、メモリ・セル・アレイの片側に配置される場合のビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図であり、図１６（ｂ）は、ビット線制御回路が、メモリ・セル・アレイの両側に配置され、ビット線ＢＬが一本置きに同一のビット線制御回路に入力される場合のビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図であり、図１６（ｃ）は、ビット線制御回路が、メモリ・セル・アレイの両側に配置され、ビット線ＢＬが二本置きに同一のビット線制御回路に入力される場合のビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図である。 第７の実施形態に係るセンス・モジュール同士の接続例を模式的に示すブロック図である。 第７の実施形態に係るビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図である。 第７の実施形態に係るビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図である。 第７の実施形態に係るビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図である。 比較例に係るセンス・モジュールの基本的な構成を模式的に示す回路図である。 比較例に係るセンス・モジュール及びビット線を模式的に示す回路図である。 比較例に係る半導体装置の充電動作を示すタイミング・チャートである。

以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１の実施形態）
＜ＮＡＮＤ型フラッシュ・メモリの全体構成＞
図１、及び図２を用いて、第１の実施形態に係るＮＡＮＤ型フラッシュ・メモリの構成を概略的に説明する。図１は、第１の実施形態に係るＮＡＮＤ型フラッシュ・メモリ１００の基本的な構成を模式的に示すブロック図である。また、図２は、図１に示すメモリ・セル・アレイ１、ビット線制御回路２、およびロウ・デコーダ６を含む、第１の実施形態に係るＮＡＮＤ型フラッシュ・メモリ１００の基本的な構成を模式的に示す回路図である。

図１に示すように、ＮＡＮＤ型フラッシュ・メモリ１００は、メモリ・セル・アレイ１と、ビット線制御回路２と、カラム・デコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウ・デコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。

メモリ・セル・アレイ１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＲＣとを含む。このメモリ・セル・アレイ１は、電気的に書き換えが可能なメモリ・セルＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリ・セルＭＣは、例えば、制御ゲート電極及び浮遊ゲート電極を含む積層構造からなり、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリ・セルＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。

このメモリ・セル・アレイ１には、ビット線選択ＮＭＯＳトランジスタ２０を介してビット線ＢＬの電圧を制御するためのビット線制御回路２と、ワード線ＷＬの電圧を制御するためのロウ・デコーダ６とが接続されている。データの消去動作時には、何れかのブロックＢＬＫがロウ・デコーダ６により選択され、残りのブロックＢＬＫが非選択とされる。

ビット線制御回路２は、後述するクランプ用のＮＭＯＳトランジスタ（クランプ・トランジスタとも呼ぶ）を制御する充電制御回路２−１、及びセンス・モジュール２−２を含む。センス・モジュール２−２は、メモリ・セル・アレイ１内のビット線ＢＬの電圧をセンス増幅するセンス・アンプ（Ｓ／Ａ）２−３と、書き込みを行うためのデータをラッチするためのデータ・ラッチ回路との両方の役割を持つデータ記憶回路（データ・ラッチ部）２−５と、ビット線の電位を接地電位（ＧＮＤ）に下げるプル・ダウン回路２−６と、隣接するビット線の電位に応じて対応するビット線の充電を加速させる加速器（電圧制御回路）２−４と、を備える。

このビット線制御回路２は、ビット線ＢＬを介してメモリ・セル・アレイ１中のメモリ・セルＭＣのデータを読み出したり、ビット線ＢＬを介して該メモリ・セルＭＣの状態を検出したり、ビット線ＢＬを介して該メモリ・セルＭＣに書き込み制御電圧を印加して該メモリ・セルＭＣに書き込みを行う。

また、ビット線制御回路２には、カラム・デコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラム・デコーダ３により選択され、このデータ記憶回路に読み出されたメモリ・セルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラム・デコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータス・リード等の各種コマンド、アドレスも入力される。

ロウ・デコーダ６は、メモリ・セル・アレイ１に接続されている。このロウ・デコーダ６は、メモリ・セル・アレイ１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。また、ロウ・デコーダ６は、ワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに選択的に電圧を印加するために、後述する複数の制御線に接続されたドライバ制御回路６−１を含む。

ソース線制御回路９は、メモリ・セル・アレイ１に接続されている。ソース線制御回路９は、ソース線ＳＲＣの電圧を制御する。

ウェル制御回路１０は、メモリ・セル・アレイ１に接続されている。このウェル制御回路１０は、メモリ・セルＭＣが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７は、メモリ・セル・アレイ１、ビット線制御回路２、カラム・デコーダ３、データ入出力バッファ４、ロウ・デコーダ６、ソース線制御回路９、および、ウェル制御回路１０を制御する。制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラム・デコーダ３、データ入出力バッファ４、ロウ・デコーダ６、ソース線制御回路９、および、ウェル制御回路１０に供給する。

制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリ・セル・アレイ１の各部に供給する。

ここで、図２に示すように、メモリ・セル・アレイ１は、直列接続された複数のメモリ・セルＭＣからなるＮＡＮＤストリングが平行に配置されて構成されるブロックＢＬＫ０、ＢＬＫ１、…ＢＬＫｎを有する。ＮＡＮＤストリングは直列接続されたｎ（例えば６４）個のメモリ・セルＭＣから構成され、ＮＡＮＤストリングの一端にはドレイン側選択ＭＯＳトランジスタＳＧＤが、他端にはソース側選択ＭＯＳトランジスタＳＧＳが接続されている。また、ソース側選択ＭＯＳトランジスタＳＧＳは、ソース線ＳＲＣに接続されている。

各行に配置されたメモリ・セルＭＣの制御ゲート電極は、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。なお、図２では、簡単のため、ワード線ＷＬ０、ＷＬ１、ＷＬｎ−１、ＷＬｎのみを表記しており、その間に配置されるワード線は省略している。以下、複数のワード線を特に区別する必要がない場合は、単にワード線ＷＬと表記する場合がある。ドレイン側選択ＭＯＳトランジスタＳＧＤのゲートは、ドレイン側選択ゲート線ＶＳＧＤに接続されている。ソース側選択ＭＯＳトランジスタＳＧＳのゲートは、ソース側選択ゲート線ＶＳＧＳに接続されている。

ロウ・デコーダ６は、ドライバ回路６−１と、各ブロックＢＬＫに対応した複数の転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎと、制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎとを有する。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤのドレインは、ソース側選択ゲート線ＶＳＧＳ、ドレイン側選択ゲート線ＶＳＧＤにそれぞれ接続されている。転送ＮＭＯＳトランジスタＴＷＬ０〜ＴＷＬｎのドレインは、各メモリ・セルＭＣの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。

転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのソースは、ドライバ回路６−１に接続された制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤＥ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎにそれぞれ接続されている。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＴＷＬ０〜ＴＷＬｎのゲートには、外部アドレスに応じたブロック選択信号が入力される。ドライバ回路６−１は、制御回路７の出力に応じて、転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのゲート電圧およびソース電圧を制御する。

即ち、ロウ・デコーダ６は、ドライバ回路６−１で転送ＮＭＯＳトランジスタのゲート電圧及びソース電圧を制御することにより、メモリ・セル・アレイ１内の任意のブロックＢＬＫを選択し、選択したブロックＢＬＫに対する書き込みまたは読み出し動作を実行する。

一方、ビット線ＢＬ０、ＢＬ１、ＢＬ２は、ワード線ＷＬ０〜ＷＬｎ及びソース線ＳＲＣと直交するように配置されている。図２ではビット線ＢＬ０、ＢＬ１、ＢＬ２の３本のみを具体的に示しているが、ビット線の数は当然これに限定されるものではなく、例えば、１つのブロックＢＬＫについて２０４８本のビット線が平行に配置されるなど、その総数については任意である。

ビット線制御回路２のセンス・モジュール２−２は、それぞれ、ビット線選択トランジスタ２０の電流経路を介してビット線ＢＬ０、ＢＬ１、及びＢＬ２に接続されている。センス・モジュール２−２は、接続されたビット線ＢＬの電位をセンスし、または制御する。また、ビット線選択トランジスタ２０のゲートには、ビット線選択信号ＢＬＳが与えられている。

＜ビット線制御回路の構成＞
次に、図３を用いて、本実施形態に係るビット線制御回路２の基本的な構成を概略的に説明する。図３は、本実施形態に係るビット線制御回路２の基本的な構成を模式的に示した回路図である。

図３に示すように、ビット線制御回路２は、センス・モジュール２−２をビット線ＢＬ毎に有している。センス・モジュール２−２は、ビット線クランプ用ＮＭＯＳトランジスタ２−２１、センス・アンプ２−３、加速器２−４、データ・ラッチ部２−５、プル・ダウン回路２−６を備えている。また、センス・モジュール２−２は、ビット線選択トランジスタ２０を介してメモリ・セルに接続される。センス・モジュール２−２の加速器２−４は、隣接するセンス・モジュール２−２のデータ・ラッチ部２−５からのＩＮＶＬまたは、隣接する他のセンス・モジュール２−２のデータ・ラッチ部２−５からのＩＮＶＲが接続されている。なお、ビット線選択トランジスタ２０は、ゲートにビット選択信号ＢＬＳが入力され、メモリ・セルＭＣとセンス・モジュール２−２とのオン／オフを制御する。なお、この信号ＢＬＳは、制御回路７から与えられる。

＜センス・モジュールの構成＞
次に、図４を用いて、本実施形態に係るセンス・モジュール２−２の基本的な構成を説明する。図４は、本実施形態に係るセンス・モジュール２−２の基本的な構成を示した回路図である。

図４に示すように、センス・アンプ２−３は、ＰＭＯＳトランジスタ２−３１、２−３２、２−３７、２−３８、ＮＭＯＳトランジスタ２−３３、２−３４、２−３５、及びキャパシタ素子２−３６を備えている。
ＰＭＯＳトランジスタ２−３１の電流経路の一端は、ノードＮ１＿ＶＤＤに接続され、他端はＰＭＯＳトランジスタ２−３２の電流経路の一端に接続され、ゲートには信号ＩＮＶが与えられる。ＰＭＯＳトランジスタ２−３２の電流経路の他端はノードＮ２に接続され、ゲートには信号ＦＬＴが与えられる。ＮＭＯＳトランジスタ２−３３の電流経路の一端はノードＮ２に接続され、他端はノードＮ３に接続され、ゲートには信号ＢＬＸが与えられる。ノードＮ３はクランプ用ＮＭＯＳトランジスタ２−２１、及びビット線選択ＮＭＯＳトランジスタ２０の電流経路を介してビット線ＢＬに接続される。ＮＭＯＳトランジスタ２−３４の電流経路の一端はノードＮ２に接続され、他端はノードＮ４（ＳＥＮ）に接続され、ゲートには信号ＨＨ０が与えられる。ＮＭＯＳトランジスタ２−３５の電流経路の一端はノードＮ３に接続され、他端はノードＮ４（ＳＥＮ）に接続され、ゲートには信号ＸＸ０が与えられる。ノードＮ４（ＳＥＮ）は、ＰＭＯＳトランジスタ２−３１、２−３２及びＮＭＯＳトランジスタ２−３４を介してノードＮ１＿ＶＤＤに接続される。キャパシタ素子２−３６の一方電極はノードＮ４（ＳＥＮ）に接続され、他方電極は設置電位ＧＮＤに接続される。ＰＭＯＳトランジスタ２−３７の電流経路の一端は、ノードＮ５＿ＶＤＤに接続され、他端はＰＭＯＳトランジスタ２−３８の電流経路の一端に接続され、ゲートには信号ＳＴＢが与えられる。ＭＯＳトランジスタ２−３８の電流経路の他端はノードＮ８（ＩＮＶ）を介してデータ・ラッチ部２−５に接続され、ゲートはノードＮ４（ＳＥＮ）に接続される。

加速器２−４は、ビット線クランプ用ＮＭＯＳトランジスタ２−４１、スイッチＮＭＯＳトランジスタ（スイッチ・トランジスタとも呼ぶ）２−４２、及び２−４３を有している。スイッチ・トランジスタ２−４２、及び２−４３をまとめてスイッチ回路と呼んでも良い。
スイッチ・トランジスタ２−４２の電流経路の一端は、ノードＮ３に接続され、他端はノードＮ６に接続される。また、スイッチ・トランジスタ２−４２のゲートには、隣接するセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＬが与えられる。スイッチ・トランジスタ２−４３電流経路の一端は、ノードＮ３に接続され、他端はノードＮ６に接続される。これにより、スイッチ・トランジスタ２−４２及び２−４３は並列接続される。スイッチ・トランジスタ２−４３のゲートには、隣接する他のセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＲが与えられる。
クランプ・トランジスタ（クランプ用トランジスタ）２−４１の電流経路の一端は、ノードＮ６を介してスイッチ・トランジスタ２−４２、及び２−４３の電流経路の他端に接続されている。クランプ・トランジスタ２−４１の電流経路の他端は、ノードＮ７に接続されている。クランプ・トランジスタ２−４１のゲートには、充電制御回路２−１からの信号ＢＬＣ０が与えられる。尚、スイッチ・トランジスタ２−４２、及び２−４３と、クランプ・トランジスタ２−４１との位置は入れ替えてもかまわない。

クランプ・トランジスタ２−２１の電流経路の一端は、ノードＮ３に接続され、他端はノードＮ１に接続され、ゲートには、充電制御回路２−１からの信号ＢＬＣが与えられる。
ビット線選択トランジスタ２０の電流経路の一端は、ノードＮ７に接続され、他端はビット線に接続され、ゲートにはＢＬＳが与えられる。

データ・ラッチ部２−５は、ＮＭＯＳトランジスタ２−５１、２−５４、２−５５、２−５７、ＰＭＯＳトランジスタ２−５２、２−５３、及び２−５６を備えている。
ＮＭＯＳトランジスタ２−５１の電流経路の一端はノードＮ８（ＩＮＶ）に接続され、他端は接地電位ＧＮＤに接続され、ゲートにはリセット信号ＲＳＴが与えられる。ＰＭＯＳトランジスタ２−５２の電流経路の一端は、ノードＮ９＿ＶＤＤに接続され、他端はＰＭＯＳトランジスタ２−５３の電流経路の一端に接続され、ゲートには信号ＲＳＴが与えられる。ＰＭＯＳトランジスタ２−５３の電流経路の他端は、ノードＮ８（ＩＮＶ）に接続され、ゲートにはＬＡＴが与えられる。ＮＭＯＳトランジスタ２−５４の電流経路の一端にはノードＮ８（ＩＮＶ）が接続され、他端にはＮＭＯＳトランジスタ２−５５の電流経路の一端が接続されている。また、ＮＭＯＳトランジスタ２−５４のゲートにはＬＡＴが与えられる。ＮＭＯＳトランジスタ２−５５の電流経路の他端には接地電位ＧＮＤが接続され、ゲートにはＳＴＢが与えられる。ＰＭＯＳトランジスタ２−５６の電流経路の一端は、ノードＮ１１＿ＶＤＤに接続され、他端はノードＬＡＴに接続され、ゲートには信号ＩＮＶが与えられる。ＮＭＯＳトランジスタ２−５７の電流経路の一端はノードＬＡＴに接続され、他端は接地電位ＧＮＤに接続され、ゲートにはＩＮＶが与えられる。なお、ノードＮ８は、隣接するセンス・モジュール２−２のスイッチ・トランジスタ２−４２のゲートにＩＮＶＬを供給し、隣接する他のセンス・モジュール２−２のスイッチ・トランジスタ２−４３のゲートにＩＮＶＲを供給する。

プル・ダウン回路２−６は、ＮＭＯＳトランジスタ２−６１を備えている。
ＮＭＯＳトランジスタ２−６１の電流経路の一端はノードＮ３に接続され、他端は接地電位ＧＮＤに接続され、ゲートにはＩＮＶが与えられる。

＜センス・モジュールの動作＞
次に、読み出し時におけるセンス・モジュール２−２の動作について説明する。ところで、読み出し動作は、複数のメモリ・セルに電流を流して同時に読み出しを行う。複数のセルを同時に読み出すため、共通に接続されるソース線にセル電流の総和が流れる。ソース線が抵抗を持つため、大きなセル電流が流れることで、ソース線電位が上昇する。このような、ソース線電圧の上昇により、メモリ・セルにかかる電圧関係が変化するため、誤読み出しの原因となる。そこで、１回目の読み出しで、電流の大きなセルのみ判定を行い、読み出しの終了したメモリ・セルに関しては、ビット線をソース線と同電位にしてから、２回目の読み出しを行うというように、複数回の読み出し動作を行う。これにより、より精度を必要とする電流の小さなセルの読み出し時には、ソース線を流れる電流を小さく抑えることができ、読み出し制度を向上できる。

データの読み出し時にセンス・アンプ２−３は、メモリ・セル・トランジスタＭＣがオン状態、すなわちビット線ＢＬとソース線ＳＬとが導通状態となることによって流れる電流Ｉｃｅｌｌ（ｏｎ）をセンスすることで、読み出しデータを‘１’と判定する。これに対し、メモリ・セル・トランジスタＭＣがオフ状態、すなわちビット線ＢＬとソース線ＳＬとが非導通状態となった場合には、電流Ｉｃｅｌｌ（ｏｆｆ）をセンスして、読み出しデータを‘０’と判定する。

なお、読み出し動作の間の信号ＢＬＸは例えば‘Ｈ（High）’レベル、信号ＸＸ０は例えば‘Ｈ’レベルとされる。信号ＩＮＶは、例えば０［Ｖ］（＝ＶＳＳ）または電圧ＶＤＤのいずれか値である。そして、信号ＩＮＶとして、０［Ｖ］の電圧が与えられる場合の信号を‘Ｌ（Low）’レベルとし、電圧ＶＤＤが与えられる場合の信号を‘Ｈ’レベルとする。つまり、信号ＩＮＶはノードＮ８の電位に応じて‘Ｌ’、または‘Ｈ’いずれかの信号をとる。信号ＢＬＣは充電制御回路２−１により制御され、ビット線ＢＬを所定の値にクランプするための電圧Ｖｂｌｃが印加される。また、信号ＨＨ０は、例えば‘Ｈ’レベル、または例えば‘Ｌ’レベルのいずれか値である。また、信号ＳＴＢ及び信号ＦＬＴは０[Ｖ]、または電圧ＶＤＤいずれかの値をとる。なお、上記信号ＢＬＸ、ＸＸ０、ＨＨ０は制御回路７から各々与えられる。

次に、一例として‘１’読み出しを行う場合について説明する。

図４に示すように、まず、メモリ・セルＭＣの読み出しを行う前に、ＮＭＯＳトランジスタ２−５１及びＰＭＯＳトランジスタ２−５２のゲートに、リセット信号ＲＳＴとして電圧ＶＤＤを与える。これにより、ＮＭＯＳトランジスタ２−５１がオンし、ＰＭＯＳトランジスタ２−５２がオフする。また、ＰＭＯＳトランジスタ２−３７、及びＮＭＯＳトランジスタ２−５５のゲートに電圧ＶＤＤが与えられ、ＰＭＯＳトランジスタ２−３７はオフ状態になり、ＮＭＯＳトランジスタ２−５５はオン状態となる。ＮＭＯＳトランジスタ２−５１がオンするため、ノードＮ８の電位は低下する。このため、ノードＮ８がゲートに接続されているＰＭＯＳトランジスタ２−５６はオンし、ノードＮ８がゲートに接続されているＮＭＯＳトランジスタ２−５７はオフする。ノードＮ１０＿ＶＤＤから、ＰＭＯＳトランジスタ２−５６の電流経路を介して、ノードＮ１１に電圧ＶＤＤが供給される。ノードＮ１１の電位が上昇し、ノードＮ１１がゲートに接続されているＰＭＯＳトランジスタ２−５３はオフし、ノードＮ１１がゲートに接続されているＮＭＯＳトランジスタ２−５４がオンする。これにより、ノードＮ８は、ＮＭＯＳトランジスタ、２−５１、２−５４及び２−５５を介して接地電位ＧＮＤ（０Ｖ）に接続される。
このため、ノードＮ８の電位がリセット状態である０[Ｖ]となる。このように、ビット線ＢＬの充電を行う前に、データ・ラッチ部をリセットしておく。その後、ＮＭＯＳトランジスタ２−５１がオンしないようにリセット信号の電圧を下げる（例えば０Ｖ）。

続いて、ビット線ＢＬのプリチャージが行われる。ノードＮ８の電圧は０[Ｖ]であるため、ＰＭＯＳトランジスタ２−３１のゲートに信号ＩＮＶとして‘Ｌ’レベルが与えられる。そして、ＰＭＯＳトランジスタ２−３２のゲートには０[Ｖ]が与えられ、ＮＭＯＳトランジスタ２−３３のゲートに‘Ｈ’レベルの信号が与えられる。また、クランプ・トランジスタ２−２１のゲートに‘Ｈ’レベルの信号が与えられる。これにより、ＰＭＯＳトランジスタ２−３１、２−３２及びＮＭＯＳトランジスタ２−３３、２−２１がそれぞれオン状態とされる。また、ビット線選択トランジスタ２０のゲートに、トランジスタ２０がオンとなるような電圧が与えられ、トランジスタ２０はオン状態となる。

メモリ・セルは導通状態にあるから、ＰＭＯＳトランジスタ２−３１、２−３２、ノードＮ２、ＮＭＯＳトランジスタ２−３３、ノードＮ３、クランプ・トランジスタ２−２１、ノードＮ７、及びビット線選択トランジスタ２０の電流経路を介して、ビット線ＢＬに電流が流れる。

すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位は所定の電位に固定される。また、ＮＭＯＳトランジスタ２−３４のゲートに‘Ｈ’レベルの信号が与えられ、ＮＭＯＳトランジスタ２−３４がオン状態とされる。これにより、容量素子２−３６が充電され、ノードＮ４の電位はＶＤＤ[Ｖ]程度となる。ＰＭＯＳトランジスタ２−３７はオフ状態である。

次に、ノードＮ４の放電が行われる。すなわち、ＮＭＯＳトランジスタ２−３４をオフ状態にする。すると、ノードＮ４からビット線ＢＬに流れる電流によって、ノードＮ４の放電が行われる。所定の時間経過後、ＮＭＯＳトランジスタ２−３５をオフ状態にすることで、ノードＮ４の放電が終了する。放電終了後、ノードＮ４の電位はビット線を流れる電流に依存した電位まで低下する。オンとみなされるメモリ・セルの電流とオフとみなされるメモリ・セルの電流の間のオン／オフを区別するための参照電流をＩｒｅｆとする。そして、参照電流ＩｒｅｆでノードＮ４を放電した時のノードＮ４の電位を参照電位Ｖｒｅｆとする。この時、メモリ・セルがオンしている場合（Ｉｃｅｌｌ＞Ｉｒｅｆ）、ノードＮ４の電位は、参照電位Ｖｒｅｆ以下になり、メモリ・セルがオフしている場合（Ｉｃｅｌｌ＜Ｉｒｅｆ）、ノードＮ４の電位は、参照電位Ｖｒｅｆ以上になる。参照電位Ｖｒｅｆは、ＶＤＤとＶｒｅｆの差が、ＰＭＯＳトランジスタ２−３８の閾値Ｖｔｐ（の絶対値）と等しくなる（ＶＤＤ−Ｖｒｅｆ＝｜Ｖｔｐ｜）ように設定される。

次に、メモリ・セルＭＣのデータのセンス（読み出し）が行われる。ＰＭＯＳトランジスタ２−３７のゲートに信号ＳＴＢとして０[Ｖ]が与えられ、トランジスタ２−３７はオン状態とされる。また、セル電流Ｉｃｅｌｌ＞Ｉｒｅｆとなる場合、ノードＮ４の電位が、参照電位Ｖｒｅｆよりも下がる。このため、ＰＭＯＳトランジスタ２−３８がオン状態となる。このため、ＰＭＯＳトランジスタ２−３７、２−３８を介して、ノードＮ５＿ＶＤＤからノードＮ８に電圧ＶＤＤが供給される。ＰＭＯＳトランジスタ２−５６のゲートに電圧ＶＤＤが与えられ、トランジスタ２−５６はオフする。ＮＭＯＳトランジスタ２−５７のゲートに電圧ＶＤＤが与えられ、トランジスタ２−５７はオンする。従って、ノードＮ１１はＮＭＯＳトランジスタ２−５７を介して接地電位（０Ｖ）に接続される。ＰＭＯＳトランジスタ２−５２のゲートには０[Ｖ]が与えられているので、トランジスタ２−５２はオンする。ＰＭＯＳトランジスタ２−５３のゲートには０[Ｖ]が与えられているので、トランジスタ２−５３はオンする。また、ＮＭＯＳトランジスタ２−５４のゲートには０[Ｖ]が与えられるので、トランジスタ２−５４はオフする。また、ＮＭＯＳトランジスタのゲートには０[Ｖ]が供給されているので、トランジスタ２−５１はオフする。このように、データ・ラッチ部２−５は電圧ＶＤＤを維持し続ける。すなわちデータ・ラッチ部２−５は‘１’データを保持し続ける。

ＮＭＯＳトランジスタ２−６１のゲートには電圧ＶＤＤが与えられ、トランジスタ２−６１はオンし、ビット線ＢＬを接地電位に落とす。
また、ノードＮ８を介して、隣接するセンス・モジュール２−２の加速器２−４にＩＮＶＬとして電圧ＶＤＤを供給し、隣接する他のセンス・モジュール２−２の加速器２−４にＩＮＶＲとして電圧ＶＤＤを供給する。

以上のようにデータの読み出し動作は、メモリ・セルの電流により、ノードＮ４を放電した後のノードＮ４の電位をセンス・アンプ２−４によりセンスすることによって行われる。換言すれば、ビット線ＢＬに流れる電流をセンスすることによってデータの読み出し動作が行われる。

なお、参照電圧Ｖｒｅｆの値は、容量２−３６の値やＮＭＯＳトランジスタ２−３４をオフ状態にしてから、ＮＭＯＳトランジスタ２−３５をオフ状態にするまでの時間により変化させることができる。

データ・ラッチ部２−５が保持するデータが‘１’データである場合、ノードＮ８は‘Ｈ’レベルとなる。これにより、ゲートに‘Ｈ’レベルの電圧が与えられるＭＯＳトランジスタ２−６１はオン状態となる。このため、トランジスタ２−６１の電流経路を介してビット線ＢＬは接地電位に接続される。また、データ・ラッチ部２−５が保持するデータが‘０’データである場合、ノードＮ８は‘Ｌ’レベルとなる。これにより、ゲートに‘Ｌ’レベルの電圧が与えられるＭＯＳトランジスタ２−６１はオフ状態となる。このため、ビット線ＢＬは接地電位に接続されない。

＜センス・モジュールの充電動作＞
次に、図４、図５、及び図６を用いて読み出し動作中にビット線ＢＬが接地電位に落ちた場合の、該ビット線ＢＬに隣接するビット線ＢＬに接続されたセンス・モジュールの動作について説明する。図５は、本実施形態に係るセンス・モジュール及びビット線を模式的に示した回路図である。図６は、本実施形態に係る半導体装置の充電動作を示すタイミング・チャートである。

図５に示すように、ビット線ＢＬ０とビット線ＢＬ１とは互いに隣接し、ビット線ＢＬ１とビット線ＢＬ２とは互いに隣接し、ビット線ＢＬ２とビット線ＢＬ３は互いに隣接していない。ビット線ＢＬ０がセンス・モジュール２−２から供給される電流をＩｓａ０とし、ビット線ＢＬ１がセンス・モジュール２−２から供給される電流をＩｓａ１とし、ビット線ＢＬ２がセンス・モジュール２−２から供給される電流をＩｓａ２とし、ビット線ＢＬ３がセンス・モジュール２−２から供給される電流をＩｓａ３とする。

図５、及び図６に示すように、読み出し動作の間に、読み出しの終わったメモリ・セルの属するビット線ＢＬ電位を接地電位にする際に、ビット線ＢＬ間寄生容量により、隣接するビット線ＢＬ(読み出しが終わっていない)の電位が下がる。ビット線ＢＬの電位が下ると、該ビット線ＢＬの電位を所望の電位まで充電する必要がある。

そのため、時刻ｔ１において、
（１）充電制御回路２−１がＢＬＣ０の電位を、例えばＢＬＣと同程度する。これにより、各センス・モジュール２−２のクランプ・トランジスタ２−４１がオンとなる。
（２）ビット線ＢＬ０、及びビット線ＢＬ２の読み出しが終了し、それぞれのセンス・モジュール２−２内のノードＮ８（ＩＮＶ）が‘Ｈ’レベルとなる。これにより、それぞれのプル・ダウン回路によってビット線ＢＬ０、ＢＬ２の電位がＶＢＬから接地電位まで下げられる。
（３）ビット線ＢＬ間の寄生容量により、注目ビット線ＢＬ１の電位がＶＢＬから下がる。
（４）図４の加速器２−４に示すように、注目ビット線ＢＬ１に隣接するビット線ＢＬ０の読み出しが終了し、ビット線ＢＬ０に属するセンス・モジュール２−２のＩＮＶが‘Ｈ’レベルになる。これにより、注目ビット線ＢＬ１に属するセンス・モジュール２−２のスイッチ・トランジスタ２−４２のゲートにＩＮＶＬとして、‘Ｈ’レベルが与えられる。そのため、該スイッチ・トランジスタ２−４２はオンする。また、注目ビット線ＢＬ１に隣接するビット線ＢＬ２の読み出しが終了し、ビット線ＢＬ２に属するセンス・モジュール２−２のＩＮＶが‘Ｈ’レベルになる。これにより、注目ビット線ＢＬ１に属するセンス・モジュール２−２のスイッチ・トランジスタ２−４３のゲートにＩＮＶＲとして、‘Ｈ’レベルが与えられる。そのため、該スイッチ・トランジスタ２−４３はオンする。これにより、注目ビット線ＢＬ１は、従前のクランプ・トランジスタ２−２１の電流経路を介する充電に加え、ノードＮ３、スイッチ・トランジスタ２−４２／２−４３、クランプ・トランジスタ２−４１、ノードＮ７、及びビット線選択トランジスタ２０の電流経路を介して充電を行う。このため、注目ビット線ＢＬの電位は、クランプ・トランジスタ２−２１の電流経路のみを用いた場合（破線を参照）に比べ、より早く所望の電位に戻す事が可能である。また、第２のクランプ・トランジスタ２−４１のゲートには、第１のクランプ・トランジスタ２−２１のゲートへの電位と同程度の電位が印加されているので、加速器２−４は、第１のクランプ・トランジスタ２−２１の電流経路の他端に印加される電圧と同等の電圧を出力することができる。
（５）隣接するビット線ＢＬが接地電位にならないビット線ＢＬ３は、ビット線ＢＬ間寄生容量の影響を受けず、ビット線ＢＬの電位が下がらないため、ビット線ＢＬの充電を行う必要がない。また、ビット線ＢＬ３に対して、ビット線ＢＬ１と同様の充電をおこなった場合、ビット線が過充電されることになり、過充電分を放電するための時間がビット線リカバリ時間に追加される。このため、ビット線ＢＬ３に対する過度な充電は、リカバリ時間をより悪化させることになる。そこで、加速器２−４には、スイッチ・トランジスタ２−４２及び２−４３が設けられているため、隣接するビット線ＢＬの電位が下がらない場合には、オフしたままとなる。このため、ビット線ＢＬ３への過充電（破線を参照）を抑制することができる。

時刻ｔ２において、加速器２−４によってビット線ＢＬ１の電位が所望の値に戻るので、信号ＢＬＣ０の電位が下がり、ビット線ＢＬ１への充電が終了する。

上述した例では、ビット線ＢＬ０及びビット線ＢＬ２の読出しが終了した場合について説明したが、図４に示す加速器２−４の構成の場合、注目するビット線ＢＬ１に隣接するビット線ＢＬ０及びビット線ＢＬ２の少なくとも一方だけが、読み出し終了した場合でも、同様の充電動作を行うことができる。

＜センス・モジュールの効果＞
上述した実施形態によれば、不揮発性半導体記憶装置１００は、電気的に書き換えが可能なメモリ・セルＭＣと、メモリ・セルＭＣのゲートに接続されるワード線ＷＬと、メモリ・セルＭＣの電流経路の一端に接続されるビット線ＢＬとを備える。また、不揮発性半導体記憶装置１００は、電流経路の一端が、ビット線ＢＬと接続される第１のクランプ・トランジスタ２−２１と、互いに電気的に接続される第２のクランプ・トランジスタ２−４１、及びスイッチ回路（第１のスイッチ・トランジスタ２−４２と第２のスイッチ・トランジスタ２−４３）を備え、ビット線ＢＬ及び第１のクランプ・トランジスタ２−２１の電流経路の一端と接続される加速器（電圧制御回路）２−４と、第１のクランプ・トランジスタ２−２１の電流経路の他端と、電圧制御回路２−４と接続されるセンス・アンプ２−３とを備える。更に、不揮発性半導体記憶装置１００は、センス・アンプ２−３と電気的に接続され、メモリ・セルＭＣの読み出しを行う前に、第１のデータ（‘Ｌ’レベル）を保持し、ビット線ＢＬに所定電流以上の電流が流れた場合は第２のデータ（‘Ｈ’レベル）を保持するデータ・ラッチ部２−５と、電流経路の一端が第１のクランプ・トランジスタ２−２１の電流経路の他端に接続され、ゲートがデータ・ラッチ部２−５に接続され、データ・ラッチ部２−５に第１のデータが保存された場合、ビット線ＢＬの電位をリセット電位（例えば接地電位、または‘Ｌ’レベル）に落とすプル・ダウン回路２−６と、メモリ・セルＭＣの読み出しを行う際に、ビット線ＢＬに第１のクランプ・トランジスタ２−２１のゲート及び第２のクランプ・トランジスタ２−４１のゲートに、所定の電位を与える充電制御回路２−１と、を備える。そして、スイッチ・トランジスタ２−４２、または２−４３のゲートには、それぞれ、ワード線ＷＬ方向で隣接する他のデータ・ラッチ部２−５からの信号ＩＮＶＬ、ＩＮＶＲが与えられ、ワード線ＷＬ方向で隣接する他のデータ・ラッチ部２−５に保持されているデータに依存し、スイッチ・トランジスタ２−４２、または２−４３がオン、またはオフすることにより、電圧制御回路２−４を介して、ビット線ＢＬとセンス・アンプ２−３との間の接続が制御される。

また、ワード線ＷＬ方向で隣接する少なくとも一つの他のデータ・ラッチ部２−５に第１のデータが保持された場合は、ゲートに第１のデータが与えられるスイッチ・トランジスタ２−４２、または２−４３がオンする。

ところで、不揮発性半導体記憶装置の読み出し時において、読み出されたビット線ＢＬの電位が接地電位に下げられることがある。そして、ビット線ＢＬ間の容量結合により、読み出しの終わっていない隣接するビット線ＢＬの電位が下がる。このように、ビット線ＢＬ電位が下がると、再びビット線ＢＬを所望の電位まで充電する必要がある。隣接するビット線ＢＬの読み出しが終了していない（電位が下がっていない）ビット線ＢＬに関しては、ビット線ＢＬの電位が下がっていないため、加速充電を行う必要はない。

上述した実施形態で説明した構成及び動作を用いることで、読み出しが終了し、電位が下げられたビット線ＢＬに隣接し、充電に時間のかかるビット線ＢＬのみ、ビット線ＢＬの充電能力を向上させることができる。

具体的には、互いに隣接するセンス・モジュール２−２において、データ・ラッチ部２−５の、読み出したデータが保持されるノードＮ８（ＩＮＶ）が、隣接する他のセンス・モジュール２−２の加速器２−４内のスイッチ・トランジスタ２−４２または２−４３のゲートに接続されている。また、データ・ラッチ部２−５のノードＮ８は、ビット線ＢＬを接地電位に下げるＮＭＯＳトランジスタ２−６１のゲートに接続されている。

つまり、データ・ラッチ部２−５のノードＮ８が‘Ｈ’レベルになると、トランジスタ２−６１がオンし、ビット線ＢＬの電位を接地電位に下げる。しかし、ノードＮ８は、隣接する他のセンス・モジュール２−２の加速器２−４に接続されているため、電位が接地電位に下げられるビット線ＢＬに隣接するビット線ＢＬに加速充電させることが可能となる。また、隣接するビット線ＢＬが接地電位に下げられない場合、加速器２−４はオンしないので、加速充電は行われない。

このように、上述した実施形態によれば、読み出し時において、隣接するビット線ＢＬが、読み出し終了に起因して電位が下げられる場合でも、ビット線ＢＬを高速に充電することができ、また同時に、隣接するビット線ＢＬの電位が下がらないビット線ＢＬへの過充電を抑制することが可能になる。その結果、ビット線の高速充電を実現し、読み出し特性を向上することが可能な半導体記憶装置を提供することができる。

（第２の実施形態）
次に、図７を用いて、第２の実施形態に係る加速器（電圧制御回路）２−４の構成について説明する。図７は、第２の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。

＜加速器の構成＞
図７に示すように、加速器２−４は、ビット線クランプ用ＮＭＯＳトランジスタ２−４１１、２−４１２、スイッチＮＭＯＳトランジスタ２−４２１、及び２−４３１を有している。
スイッチ・トランジスタ２−４２１の電流経路の一端は、ノードＮ３に接続され、他端は、クランプ・トランジスタ２−４１１の電流経路の一端に接続される。また、スイッチ・トランジスタ２−４２１のゲートには、隣接するセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＬが与えられる。

クランプ・トランジスタ２−４１１の電流経路の一端は、スイッチ・トランジスタ２−４２１の電流経路の他端に接続され、他端はノードＮ７に接続されている。クランプ・トランジスタ２−４１１のゲートには、充電制御回路２−１からの信号ＢＬＣ０が与えられる。

スイッチ・トランジスタ２−４３１の電流経路の一端は、ノードＮ３に接続され、他端は、クランプ・トランジスタ２−４１１の電流経路の一端に接続される。また、スイッチ・トランジスタ２−４３１のゲートには、隣接する他のセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＲが与えられる。

クランプ・トランジスタ２−４１２の電流経路の一端は、スイッチ・トランジスタ２−４３１の電流経路の他端に接続され、他端はノードＮ７に接続されている。クランプ・トランジスタ２−４１２のゲートには、充電制御回路２−１からの信号ＢＬＣ０が与えられる。

これにより、スイッチ・トランジスタ２−４２１、及びクランプ・トランジスタ２−４１１と、スイッチ・トランジスタ２−４３１、及びクランプ・トランジスタ２−４１２とは並列接続される。

尚、スイッチ・トランジスタ２−４２１、及びクランプ・トランジスタ２−４１１と、スイッチ・トランジスタ２−４３１、及びクランプ・トランジスタ２−４１２との位置は入れ替えてもかまわない。

＜加速器の動作＞
次に、第２の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。
注目ビット線ＢＬに隣接するビット線ＢＬの読み出しが終了した場合、隣接するビット線ＢＬに属するセンス・モジュール２−２のＩＮＶが‘Ｈ’レベルになる。これにより、注目ビット線ＢＬに属するセンス・モジュール２−２のスイッチ・トランジスタ２−４２１のゲートにＩＮＶＬとして、‘Ｈ’レベルが与えられる。そのため、該スイッチ・トランジスタ２−４２１はオンする。
これにより、注目ビット線ＢＬは、従前のクランプ・トランジスタ２−２１の電流経路を介する充電に加え、ノードＮ３、スイッチ・トランジスタ２−４２１、クランプ・トランジスタ２−４１１、ノードＮ７、及びビット線選択トランジスタ２０の電流経路を介して充電を行うことができる。

また、注目ビット線ＢＬに隣接する他のビット線ＢＬの読み出しが終了した場合、隣接する他のビット線ＢＬに属するセンス・モジュール２−２のＩＮＶが‘Ｈ’レベルになる。これにより、注目ビット線ＢＬに属するセンス・モジュール２−２のスイッチ・トランジスタ２−４３１のゲートにＩＮＶＲとして、‘Ｈ’レベルが与えられる。そのため、該スイッチ・トランジスタ２−４３１はオンする。
これにより、注目ビット線ＢＬは、従前のクランプ・トランジスタ２−２１の電流経路を介する充電に加え、ノードＮ３、スイッチ・トランジスタ２−４３１、クランプ・トランジスタ２−４１２、ノードＮ７、及びビット線選択トランジスタ２０の電流経路を介して充電を行うことができる。

＜第２の実施形態の効果＞
上述した第２の実施形態によれば、加速器（電圧制御回路）２−４は、電流経路の一端が第２のクランプ・トランジスタ２−４１１の電流経路の一端に接続され、ゲートに、ＢＬＣ０が与えられ、第２のクランプ・トランジスタ２−４１１と接続される第３のクランプ・トランジスタ２−４１２を更に備え、スイッチ回路は、電流経路の一端が第２のクランプ・トランジスタ２−４１１の電流経路の他端に接続される第１のスイッチ・トランジスタ２−４２１、及び電流経路の一端が第３のクランプ・トランジスタ２−４１２の他端に接続され、電流経路の他端が第１のスイッチ・トランジスタ２−４２１の他端に接続される第２のスイッチ・トランジスタ２−４３１を備え、ワード線ＷＬ方向で隣接する他のデータ・ラッチ部２−５及び更に他のデータ・ラッチ部２−５に第１のデータが保存されない場合は、第１のスイッチ・トランジスタ２−４２１及び第２のスイッチ・トランジスタ２−４３１はオフし、ワード線ＷＬ方向で隣接する他のデータ・ラッチ部に第１のデータが保存された場合は、第１のスイッチ・トランジスタ２−４２１がオンし、ワード線ＷＬ方向で隣接する更に他のデータ・ラッチ部に第１のデータが保存された場合は、第２のスイッチ・トランジスタ２−４３１がオンする。

このように、加速器２−４は、スイッチ・トランジスタ２−４２１、及びクランプ・トランジスタ２−４１１を経由する充電経路と、スイッチ・トランジスタ２−４３１、及びクランプ・トランジスタ２−４１２とを経由する充電経路とを有している。両側のビット線が読み出し終了した場合、隣接ビット線による影響が大きく、より多い充電を必要とし、読み出し終了したビット線が片側の場合、隣接ビット線による影響が小さく、充電量は少なくて済む。第２の実施形態では、第１の実施形態で説明した加速器２−４に比べて充電経路が多い。このため、注目ビット線ＢＬに隣接するビット線、及び隣接する他のビット線（両側のビット線）の読み出しが終了した場合、注目ビット線ＢＬの電位を、第１の実施形態よりも早く所望の電位に戻す事が可能である。また、隣接するビット線の片側のみが読み出し修了した場合は、充電能力を絞り、不要な過充電をすることなく、適切に注目ビット線ＢＬを充電することができる。

（第３の実施形態）
次に、図８を用いて、第３の実施形態に係る加速器（電圧制御回路）２−４の構成について説明する。図８は、第３の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。

＜加速器の構成＞
図８に示すように、加速器２−４は、ビット線クランプ用ＮＭＯＳトランジスタ２−４１３、スイッチＮＭＯＳトランジスタ２−４２２、及び２−４３２を有している。
スイッチ・トランジスタ２−４２２の電流経路の一端は、ノードＮ３に接続され、他端は、スイッチ・トランジスタ２−４３２の電流経路の一端に接続される。また、スイッチ・トランジスタ２−４２２のゲートには、隣接するセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＬが与えられる。

スイッチ・トランジスタ２−４３２の電流経路の一端は、スイッチ・トランジスタ２−４２２の他端に接続され、他端はクランプ・トランジスタ２−４１３の電流経路の一端に接続される。また、スイッチ・トランジスタ２−４３２のゲートには、隣接する他のセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＲが与えられる。

クランプ・トランジスタ２−４１３の電流経路の一端は、スイッチ・トランジスタ２−４３２の電流経路の他端に接続され、他端はノードＮ７に接続される。クランプ・トランジスタ２−４１３のゲートには、充電制御回路２−１からの信号ＢＬＣ０が与えられる。

これにより、スイッチ・トランジスタ２−４２２、スイッチ・トランジスタ２−４３２、及びクランプ・トランジスタ２−４１３とは直列接続される。

尚、スイッチ・トランジスタ２−４２２、及び２−４３２と、クランプ・トランジスタ２−４１３との位置は入れ替えてもかまわない。

＜加速器の動作＞
次に、第３の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。
注目ビット線ＢＬに隣接するビット線ＢＬの読み出しが終了した場合、隣接するビット線ＢＬに属するセンス・モジュール２−２のＩＮＶが‘Ｈ’レベルになる。これにより、注目ビット線ＢＬに属するセンス・モジュール２−２のスイッチ・トランジスタ２−４２２のゲートにＩＮＶＬとして、‘Ｈ’レベルが与えられる。そのため、該スイッチ・トランジスタ２−４２２はオンする。
また、注目ビット線ＢＬに隣接する他のビット線ＢＬの読み出しが終了した場合、隣接する他のビット線ＢＬに属するセンス・モジュール２−２のＩＮＶが‘Ｈ’レベルになる。これにより、注目ビット線ＢＬに属するセンス・モジュール２−２のスイッチ・トランジスタ２−４３２のゲートにＩＮＶＲとして、‘Ｈ’レベルが与えられる。そのため、該スイッチ・トランジスタ２−４３２はオンする。
これにより、注目ビット線ＢＬは、従前のクランプ・トランジスタ２−２１の電流経路を介する充電に加え、ノードＮ３、スイッチ・トランジスタ２−４２２、スイッチ・トランジスタ２−４３２、クランプ・トランジスタ２−４１３、ノードＮ７、及びビット線選択トランジスタ２０の電流経路を介して充電を行うことができる。

＜第３の実施形態の効果＞
上述した第３の実施形態によれば、ワード線ＷＬ方向で隣接する他の二つのデータ・ラッチ部２−５に第１のデータが保存された場合は、スイッチ回路がオンする。

このように、加速器２−４では、スイッチ・トランジスタ２−４２２、及びスイッチ・トランジスタ２−４３２が直列に接続されている。このため、注目ビット線ＢＬに隣接するビット線、及び隣接する他のビット線（両側のビット線）の読み出しが終了した場合にのみ、注目ビット線ＢＬへの加速充電を行う。そして、片側のビット線の読み出しのみが終了した場合には、注目ビット線ＢＬへの充電は行わない。これは、注目ビット線ＢＬに隣接する両側のビット線ＢＬのうち、片側のビット線ＢＬからのビット線ＢＬ間寄生容量の影響は少なく、加速充電を行うと、過充電になる可能性がある場合に有効である。

（第４の実施形態）
次に、図９を用いて、第４の実施形態に係る加速器２−４の構成について説明する。図９は、第４の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。

＜加速器の構成＞
図９に示すように、加速器２−４は、ビット線クランプ用ＮＭＯＳトランジスタ２−４１４、スイッチＮＭＯＳトランジスタ２−４２３、及び２−４３３を有している。
クランプ・トランジスタ２−４１４の電流経路の一端は、ノードＮ２に接続され、他端はノードＮ１２に接続される。クランプ・トランジスタ２−４１４のゲートには、充電制御回路２−１からの信号ＢＬＣ０が与えられる。

スイッチ・トランジスタ２−４２３の電流経路の一端は、ノードＮ１２に接続され、他端は、ノードＮ７に接続される。また、スイッチ・トランジスタ２−４２３のゲートには、隣接するセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＬが与えられる。

スイッチ・トランジスタ２−４３３の電流経路の一端は、ノードＮ１２に接続され、他端はノードＮ７に接続される。また、スイッチ・トランジスタ２−４３３のゲートには、隣接する他のセンス・モジュール２−２のデータ・ラッチ部２−５からの信号ＩＮＶＲが与えられる。

＜加速器の動作＞
次に、第４の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。
スイッチ・トランジスタ２−４２３は、第１の実施形態で説明したスイッチ・トランジスタ２−４２と同様に動作し、スイッチ・トランジスタ２−４３３は、第１の実施形態で説明したスイッチ・トランジスタ２−４３３と同様に動作する。また、クランプ・トランジスタ２−４１４は、第１の実施形態で説明したクランプ・トランジスタ２−４１と同様に動作する。
これにより、注目ビット線ＢＬは、従前のクランプ・トランジスタ２−２１の電流経路を介する充電に加え、ノードＮ２、クランプ・トランジスタ２−４１４、スイッチ・トランジスタ２−４２３、スイッチ・トランジスタ２−４３３、ノードＮ７、及びビット線選択トランジスタ２０の電流経路を介して充電を行うことができる。

＜第４の実施形態の効果＞
上述した第４の実施形態によれば、加速器２−４の一端は、電源電圧ＶＤＤが供給されるノードに接続され、他端はノードＮ７に接続されている。このように、加速器２−４の一端を、ノードＮ２に接続することで、ＮＭＯＳトランジスタ２−４１４のドレイン・ソース間電位が、上述した各実施形態の加速器よりも大きくなるため、より大きな充電電流をビット線ＢＬに供給することが可能である。

（第５の実施形態）
次に、図１０を用いて、第５の実施形態に係る加速器２−４の構成について説明する。図１０は、第５の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。

＜加速器の構成＞
図１０に示すように、加速器２−４は、ビット線クランプ用ＮＭＯＳトランジスタ２−４１５、スイッチＰＭＯＳトランジスタ（スイッチ・トランジスタとも呼ぶ）２−４２４、及び２−４３４を有している。
スイッチ・トランジスタ２−４２４の電流経路の一端は、ノードＮ２に接続され、他端は、ノードＮ１３に接続される。また、スイッチ・トランジスタ２−４２４のゲートには、隣接するセンス・モジュール２−２のデータ・ラッチ部２−５のノードＮ１１に接続され、信号ＬＡＴＬが与えられる。

スイッチ・トランジスタ２−４３４の電流経路の一端は、ノードＮ２に接続され、他端は、ノードＮ１３に接続される。また、スイッチ・トランジスタ２−４３４のゲートには、隣接する他のセンス・モジュール２−２のデータ・ラッチ部２−５のノードＮ１１に接続され、信号ＬＡＴＲが与えられる。

クランプ・トランジスタ２−４１５の電流経路の一端は、ノードＮ１３に接続され、他端はノードＮ７に接続される。クランプ・トランジスタ２−４１５のゲートには、充電制御回路２−１からの信号ＢＬＣ０が与えられる。

＜加速器の動作＞
次に、第５の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。
スイッチ・トランジスタ２−４２４は、第４の実施形態で説明したスイッチ・トランジスタ２−４２３のＮ型をＰ型に変更し、ゲートにＬＡＴ（ノードＮ１１）Ｌが与えられているものである。また、スイッチ・トランジスタ２−４３４は、第４の実施形態で説明したスイッチ・トランジスタ２−４３３のＮ型をＰ型に変更し、ゲートにＬＡＴ（ノードＮ１１）Ｌが与えられているものである。ここで、第４の実施形態で説明したように、ＩＮＶ（ノードＮ８）が‘Ｈ’レベルの場合は、ＬＡＴ（ノードＮ１１）は‘Ｌ’レベルであり、ＩＮＶ（ノードＮ８）が‘Ｌ’レベルの場合は、ＬＡＴ（ノードＮ１１）は‘Ｈ’レベルであるという関係がある。このため、ゲートにＩＮＶの替わりにＬＡＴが与えられるスイッチ・トランジスタ２−４２４はスイッチ・トランジスタ２−４２３と同様に動作し、スイッチ・トランジスタ２−４３４はスイッチ・トランジスタ２−４３３と同様に動作する。

これにより、注目ビット線ＢＬは、従前のクランプ・トランジスタ２−２１の電流経路を介する充電に加え、ノードＮ２、スイッチ・トランジスタ２−４２４／２−４３４、ノードＮ１３、クランプ・トランジスタ２−４１５、ノードＮ７、及びビット線選択トランジスタ２０の電流経路を介して充電を行うことができる。

＜第５の実施形態の効果＞
上述した第５の実施形態によれば、加速器２−４の一端は、電源電圧ＶＤＤが供給されるノードに接続され、他端はノードＮ７に接続されている。また、スイッチ・トランジスタ２−４２４及び２−４３４として、ＰＭＯＳトランジスタを用いているので、ＮＭＯＳトランジスタに比べて電圧ＶＤＤを流しやすい。このように、加速器２−４の一端を、ノードＮ２に接続することで、ＮＭＯＳトランジスタ２−４１４のドレイン・ソース間電位が、上述した各実施形態の加速器よりも大きくなるため、より大きな充電電流をビット線ＢＬに供給することが可能である。

（第６の実施形態）
次に、図１１、及び図１２を用いて、第６の実施形態に係る半導体装置の読み出し動作を説明する。図１１は、第６の実施形態に係るメモリ・セルの閾値分布図である。図１２は、第６の実施形態に係る半導体装置の読み出し動作を示すフローチャートであり、（ａ）は下位ビットの読み出し、（ｂ）は上位ビットの読み出しのフローチャートである。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。

一つのメモリ・セルに２ｂｉｔ以上のデータを記憶する多値メモリ・セルでは、データの読み出しにおいて、読み出しレベルを変えた２回以上の読み出しにより、データの判定が行われる。ここでは、４レベルのデータを記憶するメモリ・セルの場合について説明する。

図１１に示すように、メモリ・セルは、４つのレベルに対応する４つの閾値分布を持ち、各レベルは、上位ビット及び下位ビットの２ビットのアドレスをもつ。ここでは、閾値の低いものから、１１、０１、００、１０と番号付けをし、左側の数字を上位ビット、右側の数字を下位ビットに割り当てる。また、それぞれのレベルを判定するための読み出し電圧レベルをそれぞれＶｇ１、Ｖｇ２、及びＶｇ３と書く。これは、読み出し動作において、ワード線ＷＬに印加される電圧である。

ワード線ＷＬに読み出し電圧レベルを印加し、セルを流れるセル電流Ｉｃｅｌｌが、参照電流Ｉｒｅｆより大きい場合は、Ｄａｔａ“１”と判断され、小さい場合は、Ｄａｔａ“０”と判断される。この多値メモリ・セルの読み出し動作は、図１２を参照するように行われる。

＜下位ビットの読み出し（図１２（ａ）参照）＞
（ステップＳ１０１）
読み出しレベルとして、ワード線ＷＬにＶｇ２を設定することで、下位ビットの読み出しができる。

（ステップＳ１０２）
ワード線ＷＬの電圧レベルをＶｇ２に設定した時、メモリ・セルを流れる電流Ｉｃｅｌｌが参照電流Ｉｒｅｆより大きい場合（Ｉｃｅｌｌ＞Ｉｒｅｆ）は、下位ビットは“１”となる。また、メモリ・セルを流れる電流Ｉｃｅｌｌが参照電流Ｉｒｅｆより大きくない場合（Ｉｃｅｌｌ＜Ｉｒｅｆ）は、下位ビットは“０”となる。このようにして、下位ビットのデータの判定ができる。

＜上位ビットの読み出し（図１２（ｂ）参照）＞
上位ビットのデータを知るためには、Ｖｇ１、及びＶｇ３の二つのレベルで読み出しを行い、その結果でデータの“０”／“１”の判断を行う。

（ステップＳ２０１）
まず、ワード線ＷＬに、読み出しレベルとしてＶｇ１を設定し、上位ビットの読み出しを行う。

（ステップＳ２０２）
このとき、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆよりも大きい場合（Ｉｃｅｌｌ＞Ｉｒｅｆ）は、上位ビットは“１”となり、読み出しが終了する。セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆよりも大きくない場合（Ｉｃｅｌｌ＜Ｉｒｅｆ）は、ステップＳ２０３に進む。

（ステップＳ２０３）
次に、ワード線ＷＬに、読み出しレベルとしてＶｇ３を設定し、再度読み出しを行う。

（ステップＳ２０４）
このとき、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆよりも小さい場合（Ｉｃｅｌｌ＜Ｉｒｅｆ）は、上位ビットは“１”と判定され、読み出しが終了する。また、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆよりも小さくない場合（Ｉｃｅｌｌ＞Ｉｒｅｆ）は、上位ビットは“０”と判定され、読み出しが終了する。なお、この判定は、センス・アンプのデータを取り出すことにより、外の回路で行われる。

上述したように、複数のメモリ・セルを同時に読み出す不揮発性半導体記憶装置において、上位ビットの読み出しでは、複数回の読み出し動作を行うが、１回目の読み出しで、上位データ（または下位データ）が“１”と判定されたセルに対して、２回目の読み出しを行う必要がない。このため、そのようなメモリ・セルが接続されるビット線ＢＬは、２回目の読み出し時は、ソース線と同電位が印加される（ソース線に流れるセル電流を減らして、ソース線電圧の浮きを抑制）。

第１の実施形態と同様に、１回目と２回目の読み出しの際、読み出しが終了したメモリ・セルのビット線ＢＬを接地電位にする。このため、第１の実施形態で説明した例と同様に、２回目の読み出しを行うビット線ＢＬに隣接するビット線ＢＬの電位が接地電位に下がった場合、ビット線間の容量結合により、２回目の読み出しを行うビット線ＢＬへのディスターブが起こる場合がある。

しかし、このような多値メモリ・セルの読み出し動作においても、上述した各実施形態と同様の構成及び動作を有する不揮発性半導体記憶装置を用いることで、上述した各実施形態で説明したものと同様の効果を得ることができる。つまり、ビット線ＢＬを高速に充電することができ、また同時に、隣接するビット線ＢＬの電位が下がらないビット線ＢＬへの過充電を抑制することが可能になる。

（第７の実施形態）
次に、３次元構造を有する不揮発性半導体記憶装置に、第１〜第６の実施形態で説明したセンス・モジュールを配置する方法について説明する。また、第７の実施形態では３次元積層構造の半導体集積回路の一例を説明する。

＜三次元積層構造の半導体集積回路の概要＞
三次元積層構造の半導体集積回路では、半導体基板上に導電性ポリシリコンから構成される複数の導電層を積み重ねて三次元化を図る。一般的なＮＡＮＤフラッシュ・メモリを三次元積層構造の半導体集積回路に適用した場合（以下、３次元積層ＮＡＮＤフラッシュ・メモリと称すことがある）、メモリ・セル・アレイは三次元化されるが、周辺回路は二次元構造のままである。

＜三次元積層構造の半導体集積回路の基本構造＞
まず、図１３を用いて三次元積層ＮＡＮＤフラッシュ・メモリの基本構造について説明する。図１３は、三次元積層ＮＡＮＤフラッシュ・メモリの鳥瞰図を示している。

図１３に示すように、不揮発性半導体記憶装置（三次元積層ＮＡＮＤフラッシュ・メモリ）１００は、メモリ・セル・トランジスタ領域１２、複数のワード線ＷＬ、複数の選択ゲートＳＧ、複数のソース線ＳＬ、およびバック・ゲートＢＧ等を備えている。図示していないが、制御回路は、ワード線駆動回路、選択ゲート駆動回路、ソース線駆動回路、ビット線制御回路及びバック・ゲート・トランジスタ駆動回路等によって構成されている。

なお、図１３におけるメモリ・セル・トランジスタ領域１２は、上述したメモリ・セル・アレイとほぼ同義である。本実施形態の一例として、制御回路は、メモリ・セル・トランジスタ領域１２（メモリ・セル・アレイ）の外側に配置されている。

メモリ・セル・トランジスタ領域１２には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬ、バック・ゲートＢＧ、および複数の選択ゲートＳＧが設けられている。このメモリ・セル・トランジスタ領域１２において、積層された複数のワード線ＷＬと後述するＵ字状シリコン・ピラーＳＰとの各交差位置に、データを記憶するメモリ・セル・トランジスタが配置されている。なお、図１３において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
ワード線駆動回路（不図示）は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
ソース線駆動回路（不図示）は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
バック・ゲート駆動回路（不図示）は、バック・ゲートＢＧに接続され、バック・ゲートＢＧに印加する電圧を制御する。
選択ゲート駆動回路（不図示）は、選択ゲートＳＧに接続され、選択ゲートＳＧに印加する電圧を制御する。

図１４は、図１３に示すメモリ・セル・トランジスタ領域１２のカラム（Ｙ）方向に沿った断面図であり、第７の実施形態におけるメモリ・セル・トランジスタ領域１２の構造を示している。図１５は、図１４に示すＮＡＮＤストリングの拡大図を示している。

図１４に示すように、メモリ・セル・トランジスタ領域１２において、基板３０上に、Ｕ字状シリコン・ピラーＳＰで構成される複数のＮＡＮＤストリング（メモリ・セル・ストリング）２００が形成されている。各ＮＡＮＤストリング２００は、複数のメモリ・セル・トランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。

複数のメモリ・セル・トランジスタＭＴｒは、Ｕ字状シリコン・ピラーＳＰと複数のコントロール・ゲートＣＧ（ワード線ＷＬ）との各交差位置に形成され、電流経路が直列に接続されている。

図１５に示すように、各メモリ・セル・トランジスタＭＴｒは、Ｕ字状シリコン・ピラーＳＰとコントロール・ゲートＣＧとの間に、メモリ膜３２４を有している。このメモリ膜３２４は、Ｕ字状シリコン・ピラーＳＰの周囲に順に形成されたトンネル絶縁膜３２２、電荷蓄積層３２１、およびブロック絶縁膜３２０で構成されている。すなわち、各メモリ・セル・トランジスタＭＴｒは、ＭＯＮＯＳ構造を有している。ＭＯＮＯＳ構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリ・セル構造のことである。ここでは、電荷蓄積層は、多層構造(Charge trap layers)とし、ＯＮＯ(oxide/nitride/oxide)の例を挙げる。

ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコン・ピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコン・ピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。

図１５に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリ・セル・トランジスタＭＴｒと同様に、ＭＯＮＯＳ構造を有している。また、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、単なる酸化膜でも良い。

また、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリ・セル・トランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端が複数のメモリ・セル・トランジスタの一端に接続され、他端がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端が複数のメモリ・セル・トランジスタの他端に接続され、他端がビット線ＢＬに接続されている。

Ｕ字状シリコン・ピラーＳＰは、カラム方向（Ｙ方向）の断面においてＵ字状に形成されている。このＵ字状シリコン・ピラーＳＰは、積層方向（Ｚ方向）に延びる一対の柱状部Ａ、および一対の柱状部Ａの下端を連結させるように形成されたパイプ部Ｂを有している。パイプ部Ｂは、バック・ゲートＢＧ内に設けられ、バック・ゲート・トランジスタＢＧＴｒを構成している。また、Ｕ字状シリコン・ピラーＳＰは、一対の柱状部Ａの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコン・ピラーＳＰは、ロウ方向（Ｘ方向）およびカラム方向から構成される面内にマトリクス状となるように配置されている。

さらに、図１５に示すように、Ｕ字状シリコン・ピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部３２５が充填されている。

複数のコントロール・ゲートＣＧは、バック・ゲートＢＧの上方に積層され、Ｕ字状シリコン・ピラーＳＰの柱状部Ｃに直交するように配置されている。各コントロール・ゲートＣＧは、ロウ方向に平行に延びている。また、各コントロール・ゲートＣＧは、カラム方向に隣接する２つのＮＡＮＤストリング２００におけるＵ字状シリコン・ピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。

なお、図１４において、コントロール・ゲートＣＧが１６層積層された例を示しているが、これに限らない。

バック・ゲートＢＧは、最下方のワード線ＷＬの下方に設けられている。バック・ゲートＢＧは、Ｕ字状シリコン・ピラーＳＰのパイプ部Ｂを覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。

ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロール・ゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｕ字状シリコン・ピラーＳＰの各柱状部Ａに交差するように形成され、カラム方向において互いに絶縁分離してライン・アンド・スペースで形成されている。

ソース線ＳＬは、選択ゲートＳＧの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコン・ピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してライン・アンド・スペースで形成されている。

複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してライン・アンド・スペースで形成されている。

＜ビット線制御回路の配置＞
次に、図１６を用いて、ビット線制御回路（ここでは単純にセンス・アンプまたはＳ／Ａと称しても良い）３２（または３２ａ、３２ｂ）の配置例について概略的に説明する。図１６は、ビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図であり、（ａ）は、ビット線制御回路が、メモリ・セル・アレイの片側に配置される場合を示し、（ｂ）は、ビット線制御回路が、メモリ・セル・アレイの両側に配置され、ビット線ＢＬが一本置きに同一のビット線制御回路に入力される場合を示し、（ｃ）は、ビット線制御回路が、メモリ・セル・アレイの両側に配置され、ビット線ＢＬが二本置きに同一のビット線制御回路に入力される場合を示している。

図１６（ａ）に示すように、ビット線制御回路３２がメモリ・セル・アレイ３１の片側のみに形成されている。この場合、メモリ・セル・アレイ３１の全てのビット線ＢＬは、ビット線制御回路３２に接続されているので、上述した各実施形態のビット線制御回路２を適用することが容易である。

図１６（ｂ）に示すように、ビット線制御回路は、ビット線制御回路３２ａ、及び３２ｂの二つに分かれ、メモリ・セル・アレイ３１を挟んでいる。そして、メモリ・セル・アレイ３１のビット線ＢＬは、一本置きに、同一のビット線制御回路に接続される。具体的には、ビット線ＢＬは一本置きにビット線制御回路３２ａに接続され、該ビット線ＢＬに隣接するビット線ＢＬは、ビット線制御回路３２ａの反対側のビット線制御回路３２ｂに接続される。

図１６（ｃ）に示すように、ビット線制御回路は、ビット線制御回路３２ａ、及び３２ｂの二つに分かれ、メモリ・セル・アレイ３１を挟んでいる。そして、メモリ・セル・アレイ３１のビット線ＢＬは、二本置きに、同一のビット線制御回路に接続される。具体的には、ビット線ＢＬは二本置きにビット線制御回路３２ａ、及びビット線制御回路３２ｂに交互に接続される。

次に、図１７を用いて、ビット線ＢＬが一本置きに同一のビット線制御回路に入力される場合（図１６（ｂ）参照）のセンス・モジュール同士の接続例について説明する。図１７は、センス・モジュール同士の接続例を模式的に示すブロック図である。

図１７に示すように、注目ビット線ＢＬが、ビット線制御回路３２ａのセンス・モジュール２−２に接続される場合、注目ビット線ＢＬに隣接するビット線ＢＬは、ビット線制御回路３２ｂのセンス・モジュール３２ｂに接続される。これにより、ビット線制御回路３２ｂのセンス・モジュール２−２のデータ・ラッチ部２−５からの信号（ＩＮＶＬ、ＩＮＶＲ、またはＬＡＴＬ、ＬＡＴＲ等）線は、図中の破線のように延伸され、ビット線制御回路３２ａのセンス・モジュール２−２の加速器２−４に供給される。同様に、ビット線制御回路３２ａのセンス・モジュール２−２のデータ・ラッチ部２−５からの信号（ＩＮＶＬ、ＩＮＶＲ、またはＬＡＴＬ、ＬＡＴＲ等）線は、図中の破線のように延伸され、ビット線制御回路３２ｂのセンス・モジュール２−２の加速器２−４に供給される。

次に、図１８を用いて、ビット線制御回路をビット線制御回路３２ａ及び３２ｂの二つ（両側）に分ける場合について概略的に説明する。図１８は、ビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図であり、半導体基板面を上方から見た様子である。

図１８に示すように、ビット線制御回路３２ａ及び３２ｂは、メモリ・セル・アレイ３１の下に埋め込まれる。また、Ｙ方向において、ビット線制御回路３２ａ及び３２ｂはメモリ・セル・アレイ３１の端部に配置される。このため、メモリ・セル・アレイ３１の下には空き領域（アレイ下空き領域等とも呼ぶ）が形成される。上述で説明したように、ビット線制御回路間の配線（ＩＮＶＬ、及びＩＮＶＲ、またはＬＡＴＬ、及びＬＡＴＲ等）は、このアレイ下空き領域に形成されることになる。尚、メモリ・セル・アレイ３１の微細化が進めば、ビット線制御回路３２ａ、及び３２ｂ間の距離が近づくことになる。

次に、図１９を用いて、ビット線制御回路の埋め込み位置、及びビット線ＢＬの配線の例について概略的に説明する。図１９は、ビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図である。
この例は、ビット線ＢＬが、メモリ・セル・アレイ３１の外側を経由して、ビット線制御回路に接続される例である。

図１９に示すように、メモリ・セル・アレイ３１のＹ方向の一端には、ビット線制御回路３２ａが配置され、他端には、ビット線制御回路３２ｂが配置される。そして、セルアレイ３１には、ビット線ＢＬ＜０＞、＜２ｋ＞…ＢＬ＜ｍ＞が配置され、ビット線ＢＬ＜０＞、＜２ｋ＞…ＢＬ＜ｍ＞は、ビット線制御回路３２ａに接続される。また、セルアレイ３１には、ビット線ＢＬ＜１＞、＜２ｋ−１＞…ＢＬ＜ｍ−１＞が配置され、ビット線ＢＬ＜１＞、＜２ｋ−１＞…ＢＬ＜ｍ−１＞は、ビット線制御回路３２ａに接続される。

この際、ビット線ＢＬは、メモリ・セル・アレイ３１のＹ方向に沿った端部、且つＺ方向（基板面垂直方向）の上端部からメモリ・セル・アレイ３１の外に出ている。そして、Ｚ方向に沿って、メモリ・セル・アレイ３１の外側を経由し、ビット線制御回路３２ａ、または３２ｂに接続されている。この際、ビット線制御回路３２ａ、及び３２ｂの仕様上、Ｙ方向に沿ってビット線ＢＬを、メモリ・セル・アレイ３１及びビット線制御回路３２ａ、または３２ｂの間を通す必要がある。この様にして、ビット線ＢＬは、ビット線制御回路３２ａ、または３２ｂに接続される。

次に、図２０を用いて、ビット線制御回路の埋め込み位置、及びビット線ＢＬの配線の他の例について概略的に説明する。図２０は、ビット線制御回路及びメモリ・セル・アレイの位置関係を模式的に示すブロック図である。
この例は、ビット線ＢＬが、メモリ・セル・アレイ３１の内側を経由して、ビット線制御回路に接続される例である。

図２０に示すように、メモリ・セル・アレイ３１のＹ方向の一端には、ビット線制御回路３２ａが配置され、他端には、ビット線制御回路３２ｂが配置される。そして、セルアレイ３１には、ビット線ＢＬ＜０＞、＜２ｋ＞…ＢＬ＜ｍ＞が配置され、ビット線ＢＬ＜０＞、＜２ｋ＞…ＢＬ＜ｍ＞は、ビット線制御回路３２ａに接続される。また、セルアレイ３１には、ビット線ＢＬ＜１＞、＜２ｋ−１＞…ＢＬ＜ｍ−１＞が配置され、ビット線ＢＬ＜１＞、＜２ｋ−１＞…ＢＬ＜ｍ−１＞は、ビット線制御回路３２ａに接続される。

この際、ビット線ＢＬは、メモリ・セル・アレイ３１の内側（内部）を通り、ビット線制御回路３２ａのビット線接続端に近い位置、且つＺ方向（基板面垂直方向）の下端部からメモリ・セル・アレイ３１の外に出ている。この際、例えばメモリ・セル・アレイ３１の下面領域に、ビット線ＢＬ用の貫通口が設けられている。そして、ビット線ＢＬは、メモリ・セル・アレイ３１の下に配置されたビット線制御回路３２ａ、または３２ｂに接続されている。この場合、図１９で説明した例に比べて、メモリ・セル・アレイ３１とビット線制御回路との間のビット線ＢＬの距離が近くなるので、充電時の遅延等をより抑制することが可能である。

＜第７の実施形態の効果＞
上述した第７の実施形態によれば、不揮発性半導体記憶装置は、メモリ・セルが半導体基板２１の上面に対して垂直方向（Ｚ方向）に直列に接続されたメモリ・ストリング（柱状）を複数有するメモリ・セル・アレイ３１を更に備え、第１のクランプ・トランジスタ２−２１、電圧制御回路２−４、センス・アンプ２−３、データ・ラッチ部２−５、プル・ダウン回路２−６、及び充電制御回路２−１は、メモリ・セル・アレイ３１の下方に設けられる。そして、ビット線ＢＬは、メモリ・セル・アレイ３１の上面領域から、垂直方向（Ｚ方向）に沿ってメモリ・セル・アレイ３１の外側を経由し、第１のクランプ・トランジスタ２−２１の電流経路の一端に接続される。また、ビット線ＢＬは、メモリ・セル・アレイ３１の下面領域に形成された貫通口を介して、第１のクランプ・トランジスタ２−２１の電流経路の一端に接続される。

また、第１のクランプ・トランジスタ２−２１、電圧制御回路２−４、センス・アンプ２−３、データ・ラッチ部２−５、プル・ダウン回路２−６、及び充電制御回路２−１と、他の第１のクランプ・トランジスタ２−２１、他の電圧制御回路２−４、他のセンス・アンプ２−３、他のデータ・ラッチ部２−５、他のプル・ダウン回路２−６、及び他の充電制御回路２−１と、がそれぞれメモリ・セル・アレイの下方且つ両端部に配置されることがある。しかし、このような場合でも、上述した構成を用いれば、上述した各実施形態を適用することができる。

このように、上述した第７の実施形態においても、上述した各実施形態と同様の構成及び動作を有しているので、同様の効果を得られることが可能である。

（比較例）
次に、図２１〜２６を用いて、比較例に係るセンス・モジュール２−７の構成について説明する。

次に、図２１を用いて、比較例に係るセンス・モジュール２−７の基本的な構成を概略的に説明する。図２１は、比較例に係るセンス・モジュール２−７の基本的な構成を模式的に示した回路図である。

図２１に示すように、センス・モジュール２−７は、ビット線クランプ用ＮＭＯＳトランジスタ２−２１、センス・アンプ２−３、データ・ラッチ２−５、プル・ダウン回路２−６を備えている。また、センス・モジュール２−２は、ビット線選択トランジスタ２０を介してメモリ・セルに接続される。なお、ビット線選択トランジスタ２０は、ゲートにビット選択信号ＢＬＳが入力され、メモリ・セルＭＣとセンス・モジュール２−２とのオン／オフを制御する。なお、この信号ＢＬＳは、制御回路７から与えられる。

次に、図２１、図２２、及び図２３を用いて読み出し動作中にビット線ＢＬが接地電位に落ちた場合について説明する。図２２は、比較例に係るセンス・モジュール及びビット線を模式的に示した回路図である。図２３は、比較例に係る半導体装置の充電動作を示すタイミング・チャートである。

図２２に示すように、ビット線ＢＬ０とビット線ＢＬ１とは互いに隣接し、ビット線ＢＬ１とビット線ＢＬ２とは互いに隣接し、ビット線ＢＬ２とビット線ＢＬ３は互いに隣接していない。ビット線ＢＬ０がセンス・モジュール２−２から供給される電流をＩｓａ０とし、ビット線ＢＬ１がセンス・モジュール２−２から供給される電流をＩｓａ１とし、ビット線ＢＬ２がセンス・モジュール２−２から供給される電流をＩｓａ２とし、ビット線ＢＬ３がセンス・モジュール２−２から供給される電流をＩｓａ３とする。

図２２、及び図２３に示すように、読み出し動作の間に、読み出しの終わったメモリ・セルの属するビット線ＢＬ電位を接地電位にする際に、ビット線ＢＬ間寄生容量により、隣接するビット線ＢＬ(読み出しが終わっていない)の電位が下がる。

そのため、時刻ｔ１において、
（１）ビット線ＢＬ０、及びビット線ＢＬ２の読み出しが終了し、ビット線ＢＬ０、ＢＬ２の電位がＶＢＬから接地電位ＧＮＤまで下げられる。
（２）ビット線ＢＬ間の寄生容量により、注目ビット線ＢＬ１の電位が下がる。
（３）電位の下がった注目ビット線ＢＬ１を充電する間、Ｉｓａ１＞Ｉｃｅｌｌとなり、この間に読み出し（センス）を行うと、センス・モジュールから見た電流は、セル電流に加え、ビット線充電電流が含まれるようになり、誤読み出しが起きてしまう。

（４）そのため、Ｉｓａ１が所定の値に落ち着くまで待つ必要がある。

上述した比較例によれば、このような誤読み出しを避けるため、充電が終わるまで待ってから、読み出しをスタートすることになり、パフォーマンスが悪化してしまうという問題がある。

尚、上述した各実施形態では、一つのメモリ・セルに２ｂｉｔ以上のデータを記憶する多値メモリ・セルに関して、４レベルのデータを記憶するメモリ・セルの場合について説明した。しかし、これに限らず、より高レベルのデータを記憶するメモリ・セルの場合でも、上述した実施形態は適用可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリ・セル・アレイ、 ２…ビット線制御回路、 ２−１…充電制御回路
２−２…センス・モジュール、 ２−２１…クランプ・トランジスタ
２−３…センス・アンプ、 ２−４…加速器
２−４１、２−４１１、２−４１２、２−４１３、２−４１４、２−４１-５…クランプ・トランジスタ
２−４２、２−４２１、２−４２２、２−４２３、２−４２４、２−４３、２−４３１、２−４３２、２−４３３、２−４３４、…スイッチ・トランジスタ
２−５…データ・ラッチ部、 ２−６…プル・ダウン回路、
３１…メモリ・セル・アレイ、 ３２、３２ａ、３２ｂ…ビット線制御回路。

Claims (6)

1. 電気的に書き換えが可能なメモリ・セルと、
   前記メモリ・セルのゲートに接続されるワード線と、
   前記メモリ・セルの電流経路の一端に接続されるビット線と、
   電流経路の一端が、前記ビット線と接続される第１のクランプ・トランジスタと、
   互いに電気的に接続される第２のクランプ・トランジスタ、及びスイッチ回路を備え、前記ビット線及び前記第１のクランプ・トランジスタの電流経路の一端と接続される電圧制御回路と、
   前記第１のクランプ・トランジスタの電流経路の他端と、前記電圧制御回路と接続されるセンス・アンプと、
   前記センス・アンプと電気的に接続され、前記メモリ・セルの読み出しを行う前に第１のデータを保持し、前記ビット線に所定電流以上の電流が流れた場合は第２のデータを保持するデータ・ラッチ部と、
   前記データ・ラッチ部に第２のデータが保持された場合、前記ビット線の電位をリセット電位に落とすプル・ダウン回路と、
   前記メモリ・セルの読み出しを行う際に、前記ビット線に第１のクランプ・トランジスタのゲート及び第２のクランプ・トランジスタのゲートに、所定の電位を与える充電制御回路と、を備え、
   前記ワード線方向で隣接する他のデータ・ラッチ部に保持されているデータに依存し、前記スイッチ回路がオン、またはオフすることにより、前記電圧制御回路を介して、前記ビット線と前記センス・アンプとの間の接続が制御されることを特徴とする半導体記憶装置。
2. 前記ワード線方向で隣接する少なくとも一つの他のデータ・ラッチ部に第２のデータが保持された場合は、前記スイッチ回路がオンすることを特徴とする請求項１記載の半導体記憶装置。
3. 前記ワード線方向で隣接する他の二つのデータ・ラッチ部に第２のデータが保持された場合は、前記スイッチ回路がオンすることを特徴とする請求項１記載の半導体記憶装置。
4. 前記電圧制御回路は、電流経路の一端が前記第２のクランプ・トランジスタの電流経路の一端に接続され、ゲートが前記第２のクランプ・トランジスタと接続される第３のクランプ・トランジスタを更に備え、
   前記スイッチ回路は、電流経路の一端が前記第２のクランプ・トランジスタの電流経路の他端に接続される第１のトランジスタ、及び電流経路の一端が前記第３のクランプ・トランジスタの他端に接続され、電流経路の他端が前記第１のトランジスタの他端に接続される第２のトランジスタを備え、
   前記ワード線方向で隣接する他のデータ・ラッチ部及び更に他のデータ・ラッチ部に第２のデータが保持されない場合は、前記第１のトランジスタ及び前記第２のトランジスタはオフし、前記ワード線方向で隣接する他のデータ・ラッチ部に第２のデータが保持された場合は、前記第１のトランジスタがオンし、前記ワード線方向で隣接する更に他のデータ・ラッチ部に第２のデータが保持された場合は、前記第２のトランジスタがオンすることを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリ・セルが基板の上面に対して垂直方向に直列に接続されたメモリ・ストリングを複数有するメモリ・セル・アレイを更に備え、
   前記第１のクランプ・トランジスタ、前記電圧制御回路、前記センス・アンプ、前記データ・ラッチ部、前記プル・ダウン回路、及び前記充電回路は、前記メモリ・セル・アレイの下方に設けられ、
   前記ビット線は、前記メモリ・セル・アレイの上面領域から、前記垂直方向に沿って前記メモリ・セル・アレイの外側を経由し、前記第１のクランプ・トランジスタの電流経路の一端に接続されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記メモリ・セルが基板の上面に対して垂直方向に直列に接続されたメモリ・ストリングを複数有するメモリ・セル・アレイを更に備え、
   前記第１のクランプ・トランジスタ、前記電圧制御回路、前記センス・アンプ、前記データ・ラッチ部、前記プル・ダウン回路、及び前記充電回路は、前記メモリ・セル・アレイの下方に設けられ、
   前記ビット線は、前記メモリ・セル・アレイの下面領域から、前記第１のクランプ・トランジスタの電流経路の一端に接続されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。

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