JP2012204524A - 固体撮像装置 - Google Patents

Abstract

【課題】グローバル電子シャッター機能を備えながら、高い感度および高い画質を有するＭＯＳ型の固体撮像装置を提供する。
【解決手段】固体撮像装置は、半導体基板１０１、フォトダイオード１０５、接続ダイオード１７５、蓄積ダイオード１０６、オーバーフロードレイン１０９を有する。フォトダイオード１０５は、半導体基板１０１内におけるＺ軸方向の上主面側に、当該主面に沿う状態で、且つ、互いの間に間隔をあけた状態で二次元形成されている。蓄積ダイオード１０６は、半導体基板１０１内におけるＺ軸方向の下主面側に、設けられている。オーバーフロードレイン１０９も、半導体基板１０１内におけるＺ軸方向の下主面側に、設けられている。フォトダイオード１０５に接続された接続ダイオード１７５は、蓄積ダイオード１０６およびオーバーフロードレイン１０９の各々に対し、ゲートを介して配されている。
【選択図】図３

Description

本発明は、固体撮像装置に関し、特に、グローバル電子シャッター機能を有するＭＯＳ型固体撮像装置に関する。

固体撮像装置であるＣＣＤイメージセンサやＭＯＳ型イメージセンサでは、多画素化に伴う画素サイズの微細化（微細セル化）が要求されている。それとともに、固体撮像装置に対しては、運動シーンなどの動きのある撮影においても、高い画質での撮像が可能な電気的な高速シャッター機能（グローバル電子シャッター機能）が求められている。特に、逐次読出し方式を採用するＭＯＳ型イメージセンサにおいても、全画素の受光部の信号電荷を電気的に一括して読み出すグローバル電子シャッター機能が求められている。

上記要望を受けて、種々の技術が提案されている（例えば、非特許文献１）。従来技術の一例として、非特許文献１で提案されている固体撮像装置（ＭＯＳ型イメージセンサ）の構成および動作ポテンシャルについて、図１８を用い説明する。

図１８（ａ）の平面概略図に示すように、非特許文献１で提案されている固体撮像装置の各画素では、フォトダイオード９０３に対して、転送ゲート９０６を介してストレージダイオード９０４が設けられている。また、ストレージダイオード９０４に対して、転送ゲート９０７を介してフローティングディフュージョン９０５が設けられている。

また、フォトダイオード９０３に対しては、図１８（ａ）の紙面に向かって上下方向において、転送ゲート９１３を介してオーバーフロードレイン９１１が設けられている。ここで、フォトダイオード９０３は、入射してきた光を電荷に変換する光電変換部として機能し、オーバーフロードレイン９１１は、フォトダイオード９０３で生成された電荷を一斉リセットして掃き出すための領域である。ストレージダイオード９０４は、一斉掃き出し後にフォトダイオード９０３から一斉読み出しされた信号電荷を一時蓄積するための領域である。

次に、図１８（ａ）におけるＸ−Ｘ’断面である図１８（ｂ）に示すように、非特許文献１で提案されている固体撮像装置では、オーバーフロードレイン９１１、フォトダイオード９０３、ストレージダイオード９０４、およびフローティングディフュージョン９０５の全てがｐ型ウェル領域９０２が形成された半導体基板９０１に埋め込み形成されており、フローティングディフュージョン９０５に対しては、リセットゲート９０８が設けられ、リセットゲート９０８には、ドレイン電圧９０９が設けられている。また、フローティングディフュージョン９０５に対しては、そのポテンシャル変化を増幅して外部に読み出す増幅器９０９が設けられている。

また、オーバーフロードレイン９１１には、ドレイン電圧９１２が設けられている。
次に、非特許文献１で提案されている固体撮像装置の駆動方法について、図１８（ｃ）を併せて用い説明する。図１８（ｃ）は、図１８（ａ）におけるＸ−Ｘ’断面のポテンシャル図である。先ず、入射光によりフォトダイオード９０３に蓄積された電荷は、転送ゲート９１３を全画素一斉にＯＮすることで、オーバーフロードレイン９１１へと掃き出される。これにより、全画素のフォトダイオード９０３が一斉にリセットされる（図１８（ｃ）における（ｉ）ＰＤ−ｒｅｓｅｔｔｉｎｇ）。

次に、リセットされて空になったフォトダイオード９０３に所定時間（シャッター時間）の入射光により蓄積された信号電荷は、転送ゲート９０６を全画素一斉にＯＮすることで、ストレージダイオード９０６へと転送される。これにより、全画素のフォトダイオード９０３から信号電荷の一斉読み出しがなされる（図１８（ｃ）における（ｉｉ）Ｆｉｒｓｔ−ｔｒａｎｓｆｅｒ）。

次に、ストレージダイオード９０４に転送された信号電荷は、ＭＯＳ型イメージセンサの通常の読出し方式（逐次読み出し方式）のサイクルに従って、転送ゲート９０７をＯＮすることで、フローティングディフュージョン９０５へと転送される（図１８（ｃ）における（ｉｉｉ）Ｓｅｃｏｎｄ−ｔｒａｎｓｆｅｒ）。そして、フローティングディフュージョン９０５に接続された増幅器９１０を介して、フローティングディフュージョン９０５の信号電荷に応じたポテンシャル変化が外部へと読み出される。

上記のように、非特許文献１で提案されている固体撮像装置では、全画素において、フォトダイオード９０３の電荷をオーバーフロードレイン９１１へと一括リセットし、その後に、フォトダイオード９０３で所定時間（シャッター時間）の間で生成された信号電荷を全画素一斉に読み出してストレージダイオード９０４へと転送し、一時蓄積される。そして、ストレージダイオード９０４からフローティングディフュージョン９０５に転送された信号電荷に応じ、ポテンシャル変化が増幅器９１０を介して逐次読み出される。このようにして、グローバル電子シャッターが実現されている。

「Ｔｗｏ−Ｓｔａｇｅ Ｃｈａｒｇｅ Ｔｒａｎｓｆｅｒ Ｐｉｘｅｌ Ｕｓｉｎｇ Ｐｉｎｎｅｄ Ｄｉｏｄｅｓ ｆｏｒ Ｌｏｗ−Ｎｏｉｓｅ Ｇｌｏｂａｌ Ｓｈｕｔｔａｅｒ Ｉｍａｇｉｎｇ」，Ｋ．Ｙａｓｕｔｏｍｉ ｅｔ ａｌ．，２００９ Ｉｎｔｌ． Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｏｒｋｓｈｏｐ，ｓｅｓｓｉｏｎ １１．

しかしながら、上記非特許文献１で提案されている固体撮像装置では、単位画素において、半導体基板９０１内にフォトダイオード９０３とストレージダイオード９０４とが形成されており、フォトダイオード９０３の占有面積とストレージダイオード９０４の占有面積とは、トレードオフの関係となっている（図１８（ａ）および図１８（ｂ）を参照）。そして、フォトダイオード９０３とストレージダイオード９０４の面積は、互いに同等とする必要があるため、フォトダイオード９０３の占有面積を相対的に大きくすることが困難であり、感度低下を招いてしまう。

本発明は、上記問題の解決を図るべくなされたものであって、グローバル電子シャッター機能を備えながら、高い感度を有するＭＯＳ型の固体撮像装置を提供することを目的とする。

そこで、本発明では、次の構成を採用することとした。
［Ｉ］ 本発明に係る固体撮像装置は、半導体基板と、光電変換部と、接続ダイオードと、蓄積ダイオードと、オーバーフロードレインとを有することを特徴とする。

（１）光電変換部；半導体基板内における第１の主面側に、当該第１の主面に沿う状態で、且つ、互いの間に間隔をあけた状態で二次元形成されている。
（２）接続ダイオード；半導体基板内における第１の主面とは反対側の第２の主面側に、複数の光電変換部の各々に対応して設けられ、且つ、対応する光電変換部に接続されている。

（３）蓄積ダイオード；半導体基板内における前記第２の主面側に、接続ダイオードの各々に対応し、且つ、対応する接続ダイオードと第１ゲートを介して設けられている。
（４）オーバーフロードレイン；半導体基板内における第２の主面側に、接続ダイオードの各々に対応し、且つ、対応する接続ダイオードと第２ゲートを介して設けられている。

［ＩＩ］ 本発明に係る固体撮像装置は、半導体基板と、光電変換部と、接続ダイオードと、蓄積ダイオードと、オーバーフロードレインとを有することを特徴とする。
（１）光電変換部；半導体基板内における第１の主面側に、当該第１の主面に沿う状態で、且つ、互いの間に間隔をあけた状態で二次元形成されている。

（２）接続ダイオード；半導体基板内における第１の主面とは反対側の第２の主面側に、複数の光電変換部の各々に対応して設けられ、且つ、対応する光電変換部に接続されている。

（３）蓄積ダイオード；半導体基板内における第２の主面側に、接続ダイオードの各々に対応し、且つ、対応する接続ダイオードと第１ゲートを介して設けられている。
（４）オーバーフロードレイン；半導体基板内における第１の主面側に、隣接する光電変換部同士の間に設けられている。

先ず、[Ｉ]および[ＩＩ]の双方の固体撮像装置では、半導体基板内の第１の主面側に光電変換膜が形成され、半導体基板内の第２の主面側に形成されたに蓄積ダイオードと占有面積という点においてトレードオフの関係にはない。このため、十分な受光部容量と十分な蓄積ダイオード容量との両立が可能である。よって、本発明に係る固体撮像装置では、グローバル電子シャッター機能を備える固体撮像装置において、画素サイズの微細化によっても、十分な光電変換部の面積を確保することができ、高い感度を実現することができる。

なお、[Ｉ]に係る本発明の固体撮像装置では、各画素において、接続ダイオードに対して第２ゲートを介してオーバーフロードレインが形成されている。このため、[Ｉ]に係る本発明の固体撮像装置では、全画素において、光電変換膜の電荷を下部電極、接続プラグ、および接続ダイオードを介して、オーバーフロードレインへと一括リセットし、その後に、光電変換膜で所定時間（シャッター時間）の間で生成された信号電荷を全画素一斉に読み出して蓄積ダイオードへと転送し、一時蓄積できる。そして、その後は、上記非特許文献１で提案されている固体撮像装置と同様に、蓄積ダイオードからフローティングディフュージョンに信号電荷が転送され、当該信号電荷に応じ、ポテンシャル変化が増幅器を介して逐次読み出される。このようにして、本発明に係る固体撮像装置においても、グローバル電子シャッター機能を備える。

一方、[ＩＩ]に係る本発明の固体撮像装置では、オーバーフロードレインを半導体基板内の第２の主面側に形成するのではなく、半導体基板内の第１の主面側における隣接する光電変換部同士の間に形成している。このため、半導体基板内の第２の主面側にオーバーフロードレインを形成しない分、さらに蓄積ダイオードの占有面積を大きくとることができる。

以上のように、[Ｉ]および[ＩＩ]の双方の本発明に係る固体撮像装置では、グローバル電子シャッター機能を備え、動きのある撮影においても、高い画質での撮像が可能である。従って、本発明に係る固体撮像装置では、グローバル電子シャッター機能を備えながら、高い感度を有する。

本発明に係る固体撮像装置では、例えば、次のようなバリエーション構成を採用することが可能である。
上記本発明に係る固体撮像装置では、さらに、半導体基板内における第２の主面側に、蓄積ダイオードの各々に対応し、且つ、対応する蓄積ダイオードと第３ゲートを介して設けられたフローティングディフュージョンを有するという構成を採用することができる。このような構成を採用する場合には、各画素内において、蓄積ダイオードとフローティングディフュージョンを効率よく配置することができ、画素の微細化に際して有効である。

上記本発明に係る固体撮像装置では、半導体基板の第２の主面の上方において、隣接する光電変換部同士の間に相当する箇所には、遮光性を有する金属膜が形成されており、フローティングディフュージョンは、半導体基板における第１の主面側上方の少なくとも一部が、金属膜で覆われているという構成を採用することができる。このような構成を採用する場合には、隣接する光電変換部同士の間を通しての漏れ光を遮蔽することにより、漏れ光に起因するフローティングディフュージョンでの偽信号発生を抑制することができる。よって、高い画質性能を得られる。

上記本発明に係る固体撮像装置では、半導体基板の前記第２の主面の上方において、隣接する光電変換部同士の間に相当する箇所には、遮光性を有する金属膜が形成されており、蓄積ダイオードは、半導体基板における第１の主面側上方の少なくとも一部が、金属膜で覆われているという構成を採用することができる。このような構成を採用する場合には、隣接する光電変換部同士の間を通しての漏れ光を遮蔽することにより、漏れ光に起因する蓄積ダイオードでの偽信号発生を抑制することができる。よって、高い画質性能を得られる。

上記［ＩＩ］に係る本発明の固体撮像装置では、半導体基板の第２の主面の上方において、隣接する光電変換部同士の間に相当する箇所には、遮光性を有する金属膜が形成されており、オーバーフロードレインは、金属膜に接続されており、当該金属膜を介してバイアス電圧印加部からのバイアス電圧の印加を受けるという構成を採用することができる。このような構成を採用する場合には、金属膜にバイアス電圧を印加することにより、オーバーフロードレインの電荷状をリセットすることができ、グローバル電子シャッターを実現するのに有効である。

本発明の実施の形態１に係る固体撮像装置１の構成を示す模式ブロック図である。 固体撮像装置１における画素アレイ１０の一部を示す模式平面図である。 固体撮像装置１における画素アレイ１０の一部を示す模式断面図である。 （ａ）は、固体撮像装置１における１画素部の等価回路図であり、（ｂ）は、ポテンシャル図である。 固体撮像装置１の駆動時における模式タイミングチャートである。 駆動時における各ノードでのポテンシャルを示す模式ポテンシャル図である。 固体撮像装置１の製造における各工程を示す模式断面図である。 固体撮像装置１の製造における各工程を示す模式断面図である。 固体撮像装置１の製造における各工程を示す模式断面図である。 本発明の実施の形態２に係る固体撮像装置２における画素アレイの一部を示す模式平面図である。 固体撮像装置２における画素アレイの一部を示す模式断面図である。 （ａ）は、固体撮像装置２における１画素部の等価回路図であり、（ｂ）は、ポテンシャル図である。 固体撮像装置２の駆動時における模式タイミングチャートである。 固体撮像装置２の駆動時における各ノードでのポテンシャルを示す模式ポテンシャル図である。 固体撮像装置２の製造における各工程を示す模式断面図である。 固体撮像装置２の製造における各工程を示す模式断面図である。 本発明の実施の形態３に係る固体撮像装置３における画素アレイの一部を示す模式断面図である。 従来技術に係るグローバル電子シャッター機能を有する固体撮像装置の構成を示す模式図である。

以下では、本発明を実施するための形態について、図面を参酌しながら説明する。なお、以下の各実施の形態は、本発明の構成およびそこから奏される作用・効果を分かり易く説明するために用いる例であって、本発明は、本質的な特徴部分以外に何ら以下の形態に限定を受けるものではない。

［実施の形態１］
１．固体撮像装置１の全体構成
実施の形態１に係る固体撮像装置１の全体構成について、図１を用い説明する。

図１に示すように、実施の形態１に係る固体撮像装置１では、複数の画素部１００がＸ−Ｙ面方向にマトリクス状（行列状）に配列され、これより画素アレイ１０が構成されている。画素アレイ１０に対しては、パルス発生回路２１、水平シフトレジスタ２２、および垂直シフトレジスタ２３が接続されている。水平シフトレジスタ２２および垂直シフトレジスタ２３は、パルス発生回路２１からのタイミングパルスの印加に呼応して、各画素部１００に対して、順次、駆動パルスを出力する。

２．画素アレイ１０の構成
固体撮像装置１の構成の内、画素アレイ１０の構成について、図２および図３を用い説明する。図２は、画素アレイ１０における一部領域を抜き出して示す模式平面図であり、図３は、そのＡ−Ａ‘断面、およびＡ−Ａ’’断面を示す模式断面図であり、半導体基板表面側の読出し回路部の構造を示すＡ−Ａ’断面と裏面フォトダイオード以降の上部（光入射側）の構造を示すＡ−Ａ’’断面を組み合わせた模式図でり、構成部位の配置関係については、実際の配置とは異なっている。

図２に示すように、固体撮像装置１においては、フォトダイオード１０５が形成された領域（画素部）同士の間に画素分離部３００が設けられている。そして、各画素部１００には、接続ダイオード１７５、蓄積ダイオード１０６、フローティングディフュージョン１０７、増幅トランジスタ１１６、リセットドレイン１０８が設けられている。また、接続ダイオード１７５に対して、Ｙ軸方向の上側には、オーバーフロードレイン１０９が設けられ、増幅トランジスタ１１６のＸ軸方向の右側には、増幅トランジスタ（Ｔｒ）ドレイン１１５が設けられている。

接続ダイオード１７５と蓄積ダイオード１０６との間には、転送ゲート１１０が設けられ、接続ダイオード１７５とオーバーフロードレイン１０９との間には、転送ゲート１１４が設けられている。同様に、蓄積ダイオード１０６とフローティングディフュージョン１０７との間には、転送ゲート１１１が設けられ、フローティングディフュージョン１０７とリセットドレイン１０８との間には、転送ゲート１１３が設けられている。なお、増幅トランジスタ１１６の増幅Ｔｒゲート１１２は、ゲート酸化膜の開口１１７を介して、フローティングディフュージョン１０７に接続されている。

オーバーフロードレイン１０９およびリセットドレイン１０８には、それぞれコンタクトプラグ１１９，１１８が接続されており、また、増幅トランジスタ１１６には、コンタクトプラグ１３５が接続されている。また、転送ゲート１１４，１１０などには、それぞれコンタクトプラグ１３６が接続されている。

ここで、蓄積ダイオード１０６およびフローティングディフュージョン１０７などは、隣接するフォトダイオード１０５同士の間の領域（画素分離部３００）に配されている。
次に、固体撮像装置１の画素アレイ１０の構成について、断面図にて説明する。

図３に示すように、固体撮像装置１は、ｐ型の半導体基板１０１を備え、図のＺ軸方向下側の主面にゲート酸化膜１０４が積層形成されている。半導体基板１０１内における下側主面側の部分には、画素部１００単位で、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１０２およびｐ^＋型のチャネルストッパ１０３が形成されている。

ゲート酸化膜１０４に対しては、Ｚ軸方向下側に、層間絶縁膜１２０，１２１，１２２が順に積層形成されている。層間絶縁膜１２０，１２１，１２３は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成された酸化膜である。層間絶縁膜１２０における層間絶縁膜１２１との境界部分、および層間絶縁膜１２１における層間絶縁膜１２２との境界部分には、配線１２６，１２７がそれぞれ形成されている。配線１２６，１２７には、コンタクトプラグ１２３，１２４，１２５がそれぞれ接続されている。

また、層間絶縁膜１２２に対しては、Ｚ軸方向下側に、保護膜１２９が積層され、さらに、保護膜１２９のＺ軸方向下側には、支持基板１６０が貼り合わされている。保護膜１２９における層間絶縁膜１２２との境界部分には、コンタクトプラグ１２５に接続された配線１２８が設けられている。

配線１２６，１２７，１２８は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）を用い形成されている。また、コンタクトプラグ１２３，１２４，１２５は、層間絶縁膜１２０，１２１，１２２に開けられたコンタクト孔に対して、タングステン（Ｗ）プラグを埋め込むことにより形成されているが、コンタクトプラグ１２３については、不純物層（リセットドレイン１０８、オーバーフロードレイン１０９）との接触抵抗低減のため、チタン（Ｔｉ）を、またタングステン（Ｗ）との密着を強化するためにＴｉＮが、境界部分に介挿された構成を有する（図示を省略）。

半導体基板１０１におけるゲート絶縁膜１０４側の主面から内方に向けての表層領域には、画素部１００毎に、オーバーフロードレイン１０９、接続ダイオード１７５、蓄積ダイオード１０６、フローティングディフュージョン１０７、およびリセットドレイン１０８が、互いに間隔をあけた状態で設けられている。オーバーフロードレイン１０９およびリセットドレイン１０８には、それぞれゲート酸化膜１０４を挿通するコンタクトプラグ１２３が接続されている。

また、ゲート酸化膜１０４のＺ軸方向下側には、接続ダイオード１７５とオーバーフロードレイン１０９との間の領域に転送ゲート１１４のゲート電極が設けられ、接続ダイオード１７５と蓄積ダイオード１０６との間の領域に転送ゲート１１０のゲート電極が設けられている。同様に、ゲート酸化膜１０４のＺ軸方向下側には、蓄積ダイオード１０６とフローティングディフュージョン１０７との間の領域に転送ゲート１１１のゲート電極が設けられ、フローティングディフュージョン１０７とリセットドレイン１０８との間の領域に転送ゲート１１３のゲート電極が設けられている。

さらに、フローティングディフュージョン１０７には、ゲート酸化膜１０４を挿通する増幅Ｔｒゲート１１２のゲート電極が接続されている。なお、図３では、転送ゲート１１０，１１１，１１３，１１４および増幅Ｔｒゲート１１２の各ゲート電極を黒色で示し、不純物拡散層間の対応する各箇所がゲートである。そして、転送ゲート１１０，１１１，１１３，１１４および増幅Ｔｒゲート１１２の各ゲート電極は、例えば、Ｐｏｌｙ−Ｓｉにより形成されている。

なお、接続ダイオード１７５、蓄積ダイオード１０６、フローティングディフュージョン１０７、リセットドレイン１０８、およびオーバーフロードレイン１０９は、ｎ型の不純物拡散層である。そして、図３に示すように、接続ダイオード１７５に対しては、ゲート酸化膜１０４との間の領域に、ｐ^＋型の不純物層であるピニング層１３０が形成されている。これにより、接続ダイオード１７５は、埋め込みダイオードになっている。同様に、蓄積ダイオード１０６に対しては、ゲート酸化膜１０４との間の領域に、ｐ^＋型の不純物層であるピニング層１３１が形成されている。これにより、蓄積ダイオード１０６についても、埋め込みダイオードになっている。

また、図示を省略しているが、リセットドレイン１０８には、ドレイン電圧（Ｖ_ＤＤ）が接続されている。
一方、半導体基板１０１内のＺ軸方向上側の表層部分には、画素部１００毎にフォトダイオード１０５が形成されている。フォトダイオード１０５は、ｎ型の不純物拡散層により構成されており、半導体基板１０１のＺ軸方向上側の主面に沿ってマトリクス状に配されている。そして、フォトダイオード１０５は、各々が対応する接続ダイオード１７５に接続されている。

フォトダイオード１０５および半導体基板１０１のＺ軸方向上側の面は、ピニング層１４０により全体が覆われており、その上に反射防止膜１４１および保護膜１４３が順に積層形成されている。そして、反射防止膜１４１の上の保護膜１４３との境界部分であって、各画素分離部３００に対応する領域には、金属配線１４２が形成されている。金属配線１４２は、画素アレイ１０を平面視する場合に、隣接する画素部１００間を通るようにメッシュ状になっている。

保護膜１４３のＺ軸方向上側には、平坦化膜１５０、カラーフィルタ層１５１、平坦化膜１５２、およびマイクロレンズ１５３が順に積層形成されている。この中で、カラーフィルタ層１５１は、画素部１００毎に透過波長域が設定されている。

Ｚ軸方向上方より入射した光は、画素部１００毎にマイクロレンズ１５３で集光され、光電変換部としてのフォトダイオード１０５で光電変換される。そして、金属配線１４２が遮光性を有することから、入射した光が、半導体基板１０１に形成された各不純物拡散層（蓄積ダイオード１０６、フローティングディフュージョン１０７）に入射するのが防止される。

なお、図３においては、固体撮像装置１の画素アレイ１０の構成を説明するために、便宜上、蓄積ダイオード１０６やフローティングディフュージョン１０７のＺ軸方向上方にフォトダイオード１０５が存在するように図示をしているが、実際には、図２に記載の配置関係を有する。

３．固体撮像装置１の駆動
上記構成を有する固体撮像装置１は、グローバル電子シャッター機能を有するのであるが、その駆動について、図４から図６を用い説明する。

図４（ａ）は、本発明の実施の形態１に係る固体撮像装置１の内、一つの画素部１００の等価回路であり、図４（ｂ）は、各ノードのポテンシャルを示すポテンシャル図である。図５は、固体撮像装置１のグローバル電子シャッター動作のタイミングチャートの概略図であり、図６は、固体撮像装置１のグローバル電子シャッター動作時の画素部１００の動作ポテンシャルの概略図である。

図４（ａ）に示すように、フォトダイオード（ＰＤ）１０５には、転送ゲート（ＧＲ）１１４を介してオーバーフロードレイン（ＯＦＤ）１０９が設けられ、また、転送ゲート（ＧＳ）１１０を介して蓄積ダイオード（ＳＤ）１０６が設けられている。

なお、図４（ａ）などでは、接続ダイオード１７５を省略している。
蓄積ダイオード（ＳＤ）１０６に対しては、転送ゲート（ＴＸ）１１１を介して、フローティングディフュージョン（ＦＤ）１０７が設けられている。そして、フローティングディフュージョン（ＦＤ）１０７は、増幅トランジスタ（ＳＦ）１１６のゲート（増幅Ｔｒゲート１１２）に接続され、また、転送ゲート（ＲＳ）１１３を介して、リセットドレイン（ＲＤ）１０８が設けられている。増幅トランジスタ（ＳＦ）のドレイン（ＳＦＤ）１１５には、ドレイン電圧（Ｖ_ＤＤ）が接続されている。

次に、図４（ｂ）のポテンシャル図に示すように、各転送ゲート１１４，１１０，１１１，１１３において、ポテンシャルが低くなっており、他の各領域で高くなっている。
図５に示すように、転送パルスＧＳの印加開始タイミングから、次の転送パルスＧＳの印加開始までが１ｆｒａｍｅであり、転送パルスＧＲの印加が終了した直後から、次の転送パルスＧＳが印加開始されるまでの間が蓄積時間となる。

具体的に、図５に示すように、１ｆｒａｍｅの最初に、転送ゲート（ＧＳ）１１０のゲート電極に対して、全ての画素部１００一括で転送パルスＧＳを印加する。これにより、フォトダイオード（ＰＤ）１０５に存在する電荷が、一斉に蓄積ダイオード（ＳＤ）１０６に転送される。

次に、転送ゲート（ＧＲ）１１４のゲート電極に対して、全ての画素部１００一括でリセットパルスＧＲを印加する。これにより、フォトダイオード（ＰＤ）１０５の信号電荷が、一斉にオーバーフロードレイン(ＯＦＤ)１０９に掃き出される（タイミングｔ_１）。オーバーフロードレイン（ＯＦＤ）１０９への電荷の掃き出しが行われた後、蓄積時間が開始される。

次に、ｎ行目に位置する画素部１００の転送ゲート（ＲＳ）１１３のゲート電極に対しては、リセットパルスＲＳ_ｎが印加され、これにより、ｎ行目のフローティングディフュージョン（ＦＤ）１０７の電荷状態がリセットされる（タイミングｔ_３）。次に、上記のように、転送ゲート（ＲＳ）１１３のゲート電極に対してリセットパルスＲＳ_ｎが印加されたｎ行目の画素部１００に対しては、転送ゲート（ＴＸ）１１１のゲート電極に対して、転送パルスＴＸ_ｎが印加される。これにより、蓄積ダイオード（ＳＤ）１０６からフローティングディフュージョン（ＦＤ）１０７へと信号電荷が転送される（タイミングｔ_４）。

同様にして、（ｎ＋１）行目の画素部１００における各転送ゲート（ＲＳ，ＴＸ）１１３，１１１のゲート電極に対して、リセットパルスＲＳ_ｎ＋１および転送パルスＴＸ_ｎ＋１がそれぞれ印加される。これにより、（ｎ＋１）行目の画素部１００のフローティングディフュージョン（ＦＤ）１０７の電荷状態がリセットされ、蓄積ダイオード（ＳＤ）１０６からフローティングディフュージョン（ＦＤ）１０７へと信号電荷が転送される。

なお、上記において、パルスＧＲ，ＧＳは、全画素部１００に対して一斉に印加されるパルスであり、その他のパルスＲＳ_ｎ，ＴＸ_ｎ，ＲＳ_ｎ＋１，ＴＸ_ｎ＋１，・・・は、逐次読み出し動作に従う各行単位に印加されるパルスである。

次に、図６（ａ）〜（ｅ）の動作ポテンシャルの概略図を用いて、固体撮像装置１のグローバル電子シャッター動作を説明する。
ここで、図６（ａ）は、全画素部１００のフォトダイオード（ＰＤ）１０５の電荷状態を一括リセット（受光部の信号電荷を一括リセット）した時（ｔ＝ｔ_１）の画素部１００の動作ポテンシャルを示し、図６（ｂ）は、全画素部１００のフォトダイオード（ＰＤ）１０５の電荷状態を一括リセット後にフォトダイオード（ＰＤ）１０５に新たに蓄積された信号電荷を全画素部１００一斉に蓄積ダイオード（ＳＤ）１０６に一括転送した時（ｔ＝ｔ_２）の画素部１００の動作ポテンシャルを示す。

また、図６（ｃ）は、ｎ行目（ここでは、パルスＴＸ_ｎ，ＲＳ_ｎが印加される行）の蓄積ダイオード（ＳＤ）１０６の信号電荷をフローティングディフュージョン（ＦＤ）１０７に転送する前にフローティングディフュージョン（ＦＤ）１０７をリセットした時（ｔ＝ｔ_３）の画素部１００の動作ポテンシャルを示し、図６（ｄ）は、逐次読み出しのタイミングに従って、ｎ行目の蓄積ダイオード（ＳＤ）１０６の信号電荷をフローティングディフュージョン（ＦＤ）１０７に転送した時（ｔ＝ｔ_４）の画素部１００の動作ポテンシャルを示す。

図６（ｅ）は、（ｎ＋１）行目（ここでは、パルスＴＸ_ｎ＋１、ＲＳ_ｎ＋１が印加される行）の蓄積ダイオード（ＳＤ）１０６の信号電荷をフローティングディフュージョン（ＦＤ）１０７に転送する前にフローティングディフュージョン（ＦＤ）１０７をリセットした時（ｔ＝ｔ_５）の画素部１００の動作ポテンシャルを示す。

図６（ａ）に示すように、タイミングｔ_１において、パルスＧＲの印加により（図５を参照）、転送ゲート（ＧＲ）１１４がＯＮされる。これにより、全ての画素部１００におけるフォトダイオード（ＰＤ）１０５に存在する電荷が一斉に、オーバーフロードレイン（OFD）１０９に転送され、掃出される。これにより、グローバル電子シャッターの読み出し（蓄積時間の開始）が開始される。

次に、図６（ｂ）に示すように、タイミングｔ_２において、パルスGSはＯＮであり、パルスＧＲはＯＦＦとなっている。そして、パルスＴＸ（ＴＸ_ｎ，ＴＸ_ｎ＋１，・・・）もＯＦＦとなっている。パルスＧＳの印加により、転送ゲート（ＧＳ）１１０がＯＮされ、全画素部１００の転送ゲート（ＧＳ）１１０に一斉にパルスが印加されることにより、全画素部１００のフォトダイオード（ＰＤ）１０５の信号電荷が一斉に、蓄積ダイオード（ＳＤ）１０６に転送され、一時蓄積される。そして、これによりグローバル電子シャッターの読み出しが終了（蓄積時間の終了）する。

また、パルスＧＲがＯＦＦになった直後のタイミングｔ_１’から、パルスＧＳがＯＮになった直後のタイミングｔ_２’までの蓄積時間が電子シャッター時間となり、任意の時間に設定することができる。

次に、全画素部１００一斉に蓄積ダイオード（ＳＤ）１０６に転送され、蓄積ダイオード（ＳＤ）１０６に蓄積されている信号電荷を、逐次読み出しでフローティングディフュージョン（ＦＤ）１０７を介して外部に読み出す説明に移る。

図６（ｃ）に示すように、タイミングｔ_３において、パルスＧＳおよびパルスＧＲはＯＦＦとなっており、パルスＲＳ_ｎがＯＮ、パルスＴＸ_ｎがＯＦＦである。この場合において、パルスＲＳ_ｎはＯＮ状態で、転送ゲート（ＲＳ）１１３のゲート電極に印加されることにより、フローティングディフュージョン（ＦＤ）１０７内の不要な電荷はリセットされ、リセット後の電位はドレイン電圧Ｖ_ＤＤとなる。

次に、蓄積ダイオード（ＳＤ）１０６の信号電荷をフローティングディフュージョン（ＦＤ）１０７に転送する。
図６（ｄ）に示すように、タイミングｔ_４において、パルスＧＳ，ＧＲは、ＯＦＦであり、パルスＴＸ_ｎはＯＮ、パルスＲＳ_ｎはＯＦＦである。この場合において、パルスＴＸ_ｎがＯＮされ、転送ゲート（ＴＸ）１１１のゲート電極に印加されることにより、パルスＴＸ_ｎが印加される行の蓄積ダイオード（ＳＤ）１０６の電子シャッター後の信号電荷が、フローティングディフュージョン（ＦＤ）１０７に転送される。ここで、転送されてきた信号電荷の量に応じて、フローティングディフュージョン（ＦＤ）１０７の電位がＶ_ＤＤから変化する。この電位変化をソースフォロワーよりなる増幅トランジスタ（ＳＦ）１１６を介して映像信号として外部に読み出す。

ここで、上記に示すように、蓄積ダイオード（ＳＤ）１０６の信号電荷をフローティングディフュージョン（ＦＤ）１０７に転送するタイミング以外の期間は、パルスＲＳ_ｎはＯＮ状態で、転送ゲート（ＲＳ）１１３のゲート電極に印加されることにより、フローティングディフュージョン（ＦＤ）１０７内の不要な電荷はリセットされ続けている。

次に、（ｎ＋１）行目における、蓄積ダイオード（ＳＤ）１０６に蓄積されている信号電荷の逐次読み出しに移る。
図６（ｅ）に示すように、タイミングｔ_５において、パルスＧＳ，ＧＲはＯＦＦであり、パルスＲＳ_ｎ＋１はＯＮであり、パルスＴＸ_ｎ＋１はＯＦＦである。この場合において、パルスＲＳ_ｎ＋１がＯＮされ、転送ゲート（ＲＳ）１１３のゲート電極に印加されることにより、フローティングディフュージョン（ＦＤ）１０７内の不要な電荷はリセットされ、リセット後の電位はドレイン電圧Ｖ_ＤＤとなる。これ以降は、図６（ｃ）〜図６（ｅ）の逐次読み出しの駆動のサイクルを全ての行を読み出すまで繰り返し、電子シャッター動作で任意の蓄積時間で撮像した画像の読み出しを終了する。

４．効果
本実施の形態に係る固体撮像装置１では、半導体基板１０１内の一方の主面側（図３のＺ軸方向上側の主面側）にフォトダイオード１０５を有し、半導体基板１０１内の他方の主面側（図３のＺ軸方向下側の主面側）に蓄積ダイオード１０６が形成されているため、フォトダイオード１０５と蓄積ダイオード１０６とが、占有面積という点において互いにトレードオフの関係にはない。このため、十分な受光部容量と十分な蓄積ダイオード１０６の容量との両立が可能である。よって、固体撮像装置１では、グローバル電子シャッター機能を備える固体撮像装置において、画素部１００のサイズの微細化によっても、十分な光電変換部の面積を確保することができ、高感度で、大きなダイナミックレンジを実現することができる。

また、固体撮像装置１では、各画素部１００において、接続ダイオード１７５に対して転送ゲート１１４を介してオーバーフロードレイン１０９が形成されている。このため、固体撮像装置１では、全画素部１００において、フォトダイオード１０５および接続ダイオード１０５の蓄積電荷をオーバーフロードレイン１０９を介して一括リセットし、その後に、フォトダイオード１０５で所定時間（シャッター時間）の間で生成された信号電荷を全画素部１００一斉に読み出して蓄積ダイオード１０６へと転送し、一時蓄積できる。そして、その後は、上記のように、蓄積ダイオード１０６からフローティングディフュージョン１０７に信号電荷が転送され、当該信号電荷に応じてポテンシャル変化が増幅トランジスタ１１６を介して逐次読み出される。このようにして、本実施の形態に係る固体撮像装置１においても、グローバル電子シャッター機能を備える。

以上のように、本実施の形態に係る固体撮像装置１では、グローバル電子シャッター機能を備え、動きのある撮影においても、高い画質での撮像が可能であり、グローバル電子シャッター機能を備えながら、高い感度を有する。

また、本実施の形態に係る固体撮像装置１では、画素分離部３００に遮光性を有する金属配線１４２が形成されており、接続ダイオード１７５、蓄積ダイオード１０６およびフローティングディフュージョン１０７が、金属配線１４２の下方に形成されており、蓄積ダイオード１０６およびフローティングディフュージョン１０７が、金属配線１４２の下方に形成されている。このため、固体撮像装置１では、隣接するフォトダイオード１０５同士の間（画素分離部３００）を通しての光の入射が防止され、接続ダイオード１７５、蓄積ダイオード１０６およびフローティングディフュージョン１０７での偽信号電荷の発生を防止することができ、これに起因する画質の劣化を防止することができる。よって、本実施の形態に係る固体撮像装置１では、偽信号電荷の混入が生じることがなく、高い画質を得ることができる。

５．固体撮像装置１の製造方法
本実施の形態に係る固体撮像装置１の製造方法について、図７から図９を用い説明する。

図７（ａ）に示すように、半導体基板１０１０に対して、リソグラフィー用のアライメントマークを形成し（図示を省略）、その後にｎ^＋型の不純物拡散層であるフォトダイオード１０５を画素部１００毎に形成する。フォトダイオード１０５は、例えば、リン（Ｐ）や砒素（Ａｓ）を、３００［ｋｅＶ］〜５００［ｋｅＶ］、１×１０^１２［ｃｍ^−２］〜１×１０^１３［ｃｍ^−２］で、イオン注入することにより形成される。

次に、トランジスタや拡散層の素子を分離するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ）１０２を形成する。具体的には、半導体基板１０１０の該当箇所をドライエッチングすることで、例えば、分離領域となる深さ２００［ｎｍ］〜４００［ｎｍ］の溝を形成する。次に、形成した溝と半導体基板１０１０の界面の欠陥領域を低減するため、熱酸化等により、例えば、酸化膜厚１０［ｎｍ］〜２０［ｎｍ］の犠牲酸化を行い、さらに、例えば１０［ｋｅＶ］〜２０［ｋｅＶ］、１×１０^１３［ｃｍ^−２］〜３×１０^１３［ｃｍ^−２］で、ホウ素（Ｂ）のイオン注入を行い、Ｐ^＋層のチャネルストッパ１０３を形成する。

次に、熱酸化、またはプラズマ酸化等により、例えば、膜厚５［ｎｍ］〜１０［ｎｍ］のゲート酸化膜１０４０を形成する。ゲート酸化膜１０４０は、この後に説明する、各転送ゲート１１０，１１１，１１３，１１４を構成するトランジスタのゲート酸化膜となる。

次に、図７（ｂ）に示すように、熱ＣＶＤまたはプラズマ酸化等により、例えば、１００［ｎｍ］〜２００［ｎｍ］の膜厚のＰｏｌｙ−Ｓｉ膜を堆積させ、その後、フォトリソグラフィ技術によって、所定のレジストパターンを形成する。そして、Ｐｏｌｙ−Ｓｉ膜を選択的にエッチングすることにより、Ｐｏｌｙ−Ｓｉ膜からなる転送ゲート１１０，１１１，１１３，１１４および増幅Ｔｒゲート１１２の各ゲート電極を形成する。

次に、半導体基板１０１０内のフォトダイオード１０５形成領域に対応した箇所に、所定のレジストマスクの開口を通して、ｐ型の半導体基板１０１０にｎ型の不純物層であるリン（Ｐ）や砒素（Ａｓ）を、例えば、１００［ｋｅＶ］〜２００［ｋｅＶ］、１×１０^１２［ｃｍ^−２］〜１×１０^１３［ｃｍ^−２］でイオン注入する。これにより、後で説明する接続ダイオード１７５とフォトダイオード１０５との接続経路が形成される。

次に、ｐ型の半導体基板１０１０にリン（Ｐ）や砒素（Ａｓ）を、例えば、５０［ｋｅＶ］〜８０［ｋｅＶ］、１×１０^１４［ｃｍ^−２］〜２×１０^１５［ｃｍ^−２］で、イオン注入し、ｎ型の不純物領域を形成する。形成された不純物領域は、各々がオーバーフロードレイン１０９、接続ダイオード１７５、蓄積ダイオード１０６、フローティングディフュージョン１０７、およびリセットドレイン１０８に相当する。

次に、接続ダイオード１７５および蓄積ダイオード１０６の対応する表層部分に、レジストマスクの開口を通してホウ素（Ｂ）を、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０^１１［ｃｍ^−２］〜２×１０^１２［ｃｍ^−２］で、イオン注入し、これによりピニング層１３０，１３１を形成する。ここで、ゲート酸化膜１０４の形成の後に、フローティングディフュージョン１０７上の一部を開口し、Ｐｏｌｙ−Ｓｉ膜で構成される増幅Ｔｒゲート１１２のゲート電極を形成して、フローティングディフュージョン１０７と増幅Ｔｒゲート１１２のゲート電極との電気的接続をとっている。

次に、図７（ｃ）に示すように、ＣＶＤ酸化膜よりなる層間絶縁膜１２０を、例えば、５００［ｎｍ］〜１０００［ｎｍ］の膜厚で形成する。そして、フォトリソグラフィ技術とエッチング技術とによって、所定の位置にコンタクト孔を形成する。コンタクト孔の形成箇所は、図２に示す、コンタクトプラグ１１８，１１９，１３５の各構成箇所に対応する。開孔されたコンタクト孔にタングステン（Ｗ）のプラグを埋め込み、コンタクトプラグ１２３を形成する。各コンタクトプラグ１２３は、オーバーフロードレイン１０９およびリセットドレイン１０８との電気的接続を形成する。

次に、例えば、ダマシン法で１５０［ｎｍ］〜２００［ｎｍ］の膜厚の、銅（Ｃｕ）よりなる配線１２６を形成する。なお、配線１２６の形成においては、アルミニウム（Ａｌ）を用いることも可能であり、その場合には、配線膜厚が２００［ｎｍ］〜３００［ｎｍ］となる。同様の繰り返しで、層間絶縁膜１２１，１２２、コンタクトプラグ１２４，１２５、および配線１２７，１２８を形成し、多層配線の形成を終了する。そして、配線１２８が形成された層間絶縁膜１２２の上面を覆うように、例えば、５００［ｎｍ］〜１０００［ｎｍ］の膜厚のＣＶＤ酸化膜である、保護膜１２９を形成する。

次に、図８（ａ）に示すように、ＣＭＰにより保護膜１２９を平坦化した後、その表面をプラズマ処理し、酸化膜が形成されてなる表面に、支持基板１６０を貼り合わせる。支持基板１６０は、例えば、Ｓｉ基板やガラス基板よりなり、支持基板１６０を２００［℃］〜３００［℃］の窒素雰囲気中で圧力を加えながら貼り合せを行う。これにより、保護膜１２９と支持基板１６０とは、ファンディアワールス力の原理で低温接着される。そして、支持基板１６０ごと、半導体基板１０１０を上下反転させる。

次に、図８（ｂ）に示すように、支持基板１６０を貼り付けた状態で半導体基板１０１０の裏面側（図８（ｂ）のＺ軸方向上側）をバックグラインドで、フォトダイオード１０５の形成されている領域の深さ近くまで研磨する。次に、仕上げとしてＣＭＰやウェットエッチング（ＫＯＨエッチング）でフォトダイオード１０５の深さまで、研磨する。

次に、図９（ａ）に示すように、上記のような研磨工程の後に、半導体基板１０１の最表面１０１ｆ（図８（ｂ）を参照）に露出したフォトダイオード１０５の基板界面の欠陥層や、界面準位に起因する暗電流を防止するため、フォトダイオード１０５上に、ホウ素（Ｂ）を、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０^１１［ｃｍ^−２］〜２×１０^１２［ｃｍ^−２］でイオン注入し、ｐ^＋型の不純物拡散層であるピニング層１４０を形成する。次に、上記のようなホウ素（Ｂ）のイオン注入による欠陥の回復や、キャリアの活性化を目的に、レーザーアニール等で、アニーリングを行う。これにより、ピニング層１４０の形成、および欠陥回復のアニーリングにより、フォトダイオード１０５の暗電流低減、および短波長の量子効率の向上が実現できる。

次に、ピニング層１４０上に、数１０［ｎｍ］〜数１００［ｎｍ］の膜厚で低温のＣＶＤ膜である、反射防止膜１４１を形成する。次に、スパッタリングやＣＶＤで、例えば、膜厚１００［ｎｍ］〜３００［ｎｍ］のアルミニウム（Ａｌ）やタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜を堆積し、その後に、フォトリソグラフィ技術とエッチング技術とにより、金属膜をエッチングすることによって、画素分離部３００における反射防止膜１４１上に、メッシュ状の金属配線１４２を形成する。次に、ＣＶＤ酸化膜やプラズマ酸化膜よりなる保護膜１４３を形成する。

ここで、画素分離部３００においては、下方に蓄積ダイオード１０６が位置しているが、金属配線１４２の形成により、蓄積ダイオード１０６への光の入射を防止することが可能である。

次に、保護膜１４３上に、透明の有機膜よりなる平坦化膜１５０、顔料を含んだ有機膜よりなるカラーフィルタ層１５１、および透明の有機膜よりなる平坦化膜１５２を積層形成し、その上に、マイクロレンズ１５３を順に形成して（図３を参照）、固体撮像装置１は完成する。

［実施の形態２］
１．固体撮像装置２における画素アレイの構成
固体撮像装置２の構成の内、画素アレイの構成について、図１０および図１１を用い説明する。図１０は、画素アレイにおける一部領域を抜き出して示す模式平面図であり、図１１は、そのＢ−Ｂ’断面、およびＢ−Ｂ’’断面を示す模式断面図であり、半導体基板表面側の読出し回路部の構造を示すＢ−Ｂ’断面と裏面フォトダイオード以降の上部（光入射側）の構造を示すＢ−Ｂ’’断面を組み合わせた模式図であり、構成部位の配置関係については、実際の配置とは異なっている。

図１０に示すように、固体撮像装置２においても、フォトダイオード４０５が形成された領域（画素部）同士の間に画素分離部５００が設けられている。そして、各画素部には、接続ダイオード４７５、蓄積ダイオード４０６、フローティングディフュージョン４０７、増幅トランジスタ４１６、リセットドレイン４０８が設けられている。また、増幅トランジスタ４１６のＸ軸方向の右側には、増幅トランジスタ（Ｔｒ）ドレイン４１５が設けられている。ただし、本実施の形態では、接続ダイオード４７５に隣接した領域にはオーバーフロードレインは設けられていない。オーバーフロードレイン４４５は、半導体基板内におけるフォトダイオード４０５が形成された側に設けられている。

本実施の形態においても、転送ゲート４１０，４１１，４１３，４１４が設けられ、増幅トランジスタ４１６の増幅Ｔｒゲート４１２は、ゲート酸化膜の開口４１７を介して、フローティングディフュージョン４０７に接続されている。また、リセットドレイン４０８には、コンタクトプラグ４１８が接続されており、また、増幅トランジスタ４１６には、コンタクトプラグ４３５が接続されている。また、上記同様に、転送ゲート４１０などには、それぞれコンタクトプラグが接続されている。

ここで、上記実施の形態１と同様に、蓄積ダイオード４０６およびフローティングディフュージョン４０７などは、隣接するフォトダイオード４０５同士の間の領域（画素分離部５００）に配されている。

次に、図１１に示すように、固体撮像装置２においても、ｐ型の半導体基板４０１を備え、図のＺ軸方向下側の主面にゲート酸化膜４０４が積層形成され、半導体基板４０１内における下側主面側の部分には、画素部単位で、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４０２およびｐ^＋型のチャネルストッパ４０３が形成されている。また、ゲート酸化膜４０４に対しては、Ｚ軸方向下側に、層間絶縁膜４２０，４２１，４２２が順に積層形成され、さらにその下側には、保護膜４２９が積層され、その下に支持基板４６０が貼り付けられている。

層間絶縁膜４２０，４２１，４２３には、コンタクトプラグ４２３，４２４，４２５が形成され、互いの境界部分には、配線４２６，４２７，４２８が設けられている。これらについては、材料や形成方法が上記同様である。また、コンタクトプラグ４２３については、不純物層（リセットドレイン４０８）との接触抵抗低減のため、チタン（Ｔｉ）を、またタングステン（Ｗ）との密着を強化するためにＴｉＮが、境界部分に介挿された構成を有する（図示を省略）。

半導体基板４０１におけるゲート絶縁膜４０４側の主面から内方に向けての表層領域には、画素部毎に、接続ダイオード４７５、蓄積ダイオード４０６、フローティングディフュージョン４０７、およびリセットドレイン４０８が、互いに間隔をあけた状態で設けられている。また、ゲート酸化膜４０４のＺ軸方向下側には、接続ダイオード４７５と蓄積ダイオード４０６との間の領域に転送ゲート４１０のゲート電極が設けられ、蓄積ダイオード４０６とフローティングディフュージョン４０７との間の領域に転送ゲート４１１のゲート電極が設けられ、フローティングディフュージョン４０７とリセットドレイン４０８との間の領域に転送ゲート４１３のゲート電極が設けられている。

さらに、フローティングディフュージョン４０７には、ゲート酸化膜４０４を挿通する増幅Ｔｒゲート４１２のゲート電極が接続されている。なお、図１１では、転送ゲート４１０，４１１，４１３および増幅Ｔｒゲート４１２の各ゲート電極を黒色で示し、不純物拡散層間の対応する各箇所がゲートである。そして、転送ゲート４１０，４１１，４１３および増幅Ｔｒゲート４１２の各ゲート電極は、例えば、Ｐｏｌｙ−Ｓｉにより形成されている。

なお、接続ダイオード４７５、蓄積ダイオード４０６、フローティングディフュージョン４０７、リセットドレイン４０８は、ｎ型の不純物拡散層である。そして、図１１に示すように、接続ダイオード４７５に対しては、ゲート酸化膜４０４との間の領域に、ｐ^＋型の不純物層であるピニング層４３０が形成されている。これにより、接続ダイオード４７５は、埋め込みダイオードになっている。同様に、蓄積ダイオード４０６に対しては、ゲート酸化膜４０４との間の領域に、ｐ^＋型の不純物層であるピニング層４３１が形成されている。これにより、蓄積ダイオード４０６についても、埋め込みダイオードになっている。

また、本実施の形態においても図示を省略しているが、リセットドレイン４０８には、ドレイン電圧（Ｖ_ＤＤ）が接続されている。
一方、半導体基板４０１内のＺ軸方向上側の表層部分には、上記実施の形態１と同様に、画素部毎にフォトダイオード４０５が形成されている。フォトダイオード４０５は、半導体基板４０１のＺ軸方向上側の主面に沿ってマトリクス状に配されており、各々が対応する接続ダイオード４７５に接続されている。

フォトダイオード４０５および半導体基板４０１のＺ軸方向上側の面は、ピニング層４４０により全体が覆われており、その上に反射防止膜４４１および保護膜４４３が順に積層形成されている。そして、反射防止膜４４１の上の保護膜４４３との境界部分であって、各画素分離部５００に対応する領域には、金属配線４４２が形成されている。金属配線４４２は、上記実施の形態１と同様に、画素アレイを平面視する場合に、隣接する画素部間を通るようにメッシュ状になっている。

ここで、画素分離部５００においては、隣接するフォトダイオード４０５同士の間に相当する箇所に、オーバーフロードレイン４４５が挿設されている。オーバーフロードレイン４４５は、ｎ型の不純物拡散層からなり、コンタクトプラグ４４４により金属配線４４２に接続されている。金属配線４４２には、正のバイアス電圧が印加可能となっている。金属配線４４２を介してオーバーフロードレイン４４５に対して、正のバイアス電圧を印加することにより、フォトダイオード４０５の信号電荷をリセットすることが可能となる。

保護膜４４３のＺ軸方向上側には、平坦化膜４５０、カラーフィルタ層４５１、平坦化膜４５２、およびマイクロレンズ４５３が順に積層形成されている。Ｚ軸方向上方より入射した光は、画素部毎にマイクロレンズ４５３で集光され、光電変換部としてのフォトダイオード４０５で光電変換される。そして、金属配線４４２が遮光性を有することから、入射した光が、半導体基板４０１に形成された各不純物拡散層（蓄積ダイオード４０６、フローティングディフュージョン４０７）に入射するのが防止される。

なお、図１１においては、固体撮像装置２の画素アレイの構成を説明するために、便宜上、蓄積ダイオード４０６やフローティングディフュージョン４０７のＺ軸方向上方にフォトダイオード４０５が存在するように図示をしているが、実際には、図１０に記載の配置関係を有する。

２．固体撮像装置２の駆動
上記構成を有する固体撮像装置２は、グローバル電子シャッター機能を有するのであるが、その駆動について、図１２から図１４を用い説明する。

図１２（ａ）は、本発明の実施の形態１に係る固体撮像装置１の内、一つの画素部の等価回路であり、図１２（ｂ）は、各ノードのポテンシャルを示すポテンシャル図である。図１３は、固体撮像装置１のグローバル電子シャッター動作のタイミングチャートの概略図であり、図１４は、固体撮像装置２のグローバル電子シャッター動作時の画素部の動作ポテンシャルの概略図である。

図１２（ａ）に示すように、フォトダイオード（ＰＤ）４０５には、オーバーフロードレイン（ＯＦＤ）４４５が隣接形成され、また、転送ゲート（ＧＳ）４１０を介して蓄積ダイオード（ＳＤ）４０６が設けられている。なお、図１２（ａ）などにおいても、接続ダイオード４７５を省略している。

蓄積ダイオード（ＳＤ）４０６に対しては、転送ゲート（ＴＸ）４１１を介して、フローティングディフュージョン（ＦＤ）４０７が設けられ、フローティングディフュージョン（ＦＤ）４０７は、増幅トランジスタ（ＳＦ）４１６のゲート（増幅Ｔｒゲート４１２）に接続され、また、転送ゲート（ＲＳ）４１３を介して、リセットドレイン（ＲＤ）４０８が設けられている。増幅トランジスタ（ＳＦ）４１６のドレイン（ＳＦＤ）４１５には、ドレイン電圧（Ｖ_ＤＤ）が接続されている。

次に、図１２（ｂ）のポテンシャル図に示すように、上記実施の形態１と同様に、各転送ゲート４１０，４１１，４１３において、ポテンシャルが低くなっており、他の各領域で高くなっている。

図１３に示すように、転送パルスＧＳの印加開始タイミングから、次の転送パルスＧＳの印加開始までが１ｆｒａｍｅであり、オーバーフロードレイン（ＯＦＤ）４４５へのリセットパルスＶ_ＯＦＤの印加が終了した直後から、次の転送パルスＧＳが印加開始されるまでの間が蓄積時間となる。

具体的に、図１３に示すように、１ｆｒａｍｅの最初に、転送ゲート（ＧＳ）４１０のゲート電極に対して、全ての画素部一括で転送パルスＧＳを印加する。これにより、フォトダイオード（ＰＤ）４０５に存在する電荷が、一斉に蓄積ダイオード（ＳＤ）４０６に転送される。

次に、金属電極４４２を介してオーバーフロードレイン（ＯＦＤ）４４５に対して、リセットパルスＶ_ＯＦＤを全画素部一斉に印加する。これにより、フォトダイオード（ＰＤ）４０５の信号電荷が、一斉にオーバーフロードレイン(ＯＦＤ)４４５に掃き出される（タイミングｔ_１１）。オーバーフロードレイン（ＯＦＤ）４４５への電荷の掃き出しが行われた後、蓄積時間が開始される。

次に、ｎ行目に位置する画素部の転送ゲート（ＲＳ）４１３のゲート電極に対しては、リセットパルスＲＳ_ｎが印加され、これにより、ｎ行目のフローティングディフュージョン（ＦＤ）４０７の電荷状態がリセットされる（タイミングｔ_１３）。次に、上記のように、転送ゲート（ＲＳ）４１３のゲート電極に対してリセットパルスＲＳ_ｎが印加されたｎ行目の画素部に対しては、転送ゲート（ＴＸ）４１１のゲート電極に対して、転送パルスＴＸ_ｎが印加される。これにより、蓄積ダイオード（ＳＤ）４０６からフローティングディフュージョン（ＦＤ）４０７へと信号電荷が転送される（タイミングｔ_１４）。

同様にして、（ｎ＋１）行目の画素部における各転送ゲート（ＲＳ，ＴＸ）４１３，４１１のゲート電極に対して、リセットパルスＲＳ_ｎ＋１および転送パルスＴＸ_ｎ＋１がそれぞれ印加される。これにより、（ｎ＋１）行目の画素部のフローティングディフュージョン（ＦＤ）４０７の電荷状態がリセットされ、蓄積ダイオード（ＳＤ）４０６からフローティングディフュージョン（ＦＤ）４０７へと信号電荷が転送される。

なお、上記において、パルスＶ_ＯＦＤ，ＧＳは、全画素部に対して一斉に印加されるパルスであり、その他のパルスＲＳ_ｎ，ＴＸ_ｎ，ＲＳ_ｎ＋１，ＴＸ_ｎ＋１，・・・は、逐次読み出し動作に従う各行単位に印加されるパルスである。

次に、図１４（ａ）から図１４（ｅ）の動作ポテンシャルの概念図を用いて、固体撮像装置２のグローバル電子シャッター動作を説明する。
図１４（ａ）に示すように、タイミングｔ＝ｔ_１１においては、パルスＶ_ＯＦＤがＯＮされ、全画素部のフォトダイオード（ＰＤ）４０５の信号電荷が、一斉にオーバーフロードレイン（ＯＦＤ）４４５に排出される。これにより、グローバル電子シャッターの読み出し（蓄積時間の開始）が開始される。

次に、図１４（ｂ）に示すようにタイミングｔ＝ｔ_１２においては、パルスＧＳはＯＮであり、パルスＶ_ＯＦＤはＯＦＦであり、パルスＴＸ（ＴＸ_ｎ，ＴＸ_ｎ＋１，・・・）もＯＦＦである。そして、パルスＧＳがＯＮされ、全画素部における転送ゲート（ＧＳ）４１０のゲート電極に一斉に印加されることにより、全画素部におけるフォトダイオード（ＰＤ）４０５の信号電荷が、一斉に蓄積ダイオード（ＳＤ）４０６に転送され、一時蓄積される。そして、これによりグローバル電子シャッターの読み出しが終了（蓄積時間の終了）する。

また、上述のように、パルスＶ_ＯＦＤがＯＦＦになった直後のタイミングｔ＝ｔ_１１’から、パルスＧＳがＯＮになった直後のタイミングｔ＝ｔ_１２’までの蓄積時間が電子シャッター時間となり、任意の時間に設定することができる（図１３を参照）。

次に、全画素部一斉に信号電荷を蓄積ダイオード４０６に転送し、蓄積ダイオード４０６に蓄積されている信号電荷を、逐次読み出しでフローティングディフュージョン４０７を介して外部に読み出す説明に移る。

図１４（ｃ）に示すように、タイミングｔ＝ｔ_１３においては、パルスＧＳおよびパルスＶ_ＯＦＤはＯＦＦであり、パルスＲＳ_ｎはＯＮであり、パルスＴＸ_ｎはＯＦＦである。そして、パルスＲＳ_ｎはＯＮ状態で、リセットゲート（ＲＳ）４１３のゲート電極に印加されることにより、フローティングディフュージョン（ＦＤ）４０７内の不要電荷はリセットされ、リセット後の電位はドレイン電圧Ｖ_ＤＤとなる。

次に、蓄積ダイオード（ＳＤ）４０６の信号電荷をフローティングディフュージョン（ＦＤ）４０７に転送する。
図１４（ｄ）に示すように、タイミングｔ＝ｔ_１４においては、パルスＧＳおよびパルスＶ_ＯＦＤはＯＦＦであり、パルスＴＸ_ｎはＯＮであり、パルスＲＳ_ｎはＯＦＦである。そして、パルスＴＸ_ｎがＯＮされ、転送ゲート（ＴＸ）４１１のゲート電極に印加されることにより、パルスＴＸ_ｎが印加される行の蓄積ダイオード（ＳＤ）４０６の電子シャッター後の信号電荷が、フローティングディフュージョン（ＦＤ）４０７に転送される。ここで、転送されてきた信号電荷の量に応じて、フローティングディフュージョン（ＦＤ）４０７の電位がＶ_ＤＤから変化する。この電位変化をソースフォロワーよりなる増幅トランジスタ（ＳＦ）４１６を介して増幅して映像信号として外部に読み出す。

ここで、上記に示すように、蓄積ダイオード（ＳＤ）４０６の信号電荷をフローティングディフュージョン（ＦＤ）４０７に転送するタイミング以外の期間は、パルスＲＳ_ｎはＯＮ状態で、転送ゲート（ＲＳ）４１３のゲート電極に印加されることにより、フローティングディフュージョン（ＦＤ）４０７内の不要な電荷はリセットされ続けている。

次に、（ｎ＋１）行目における、蓄積ダイオード（ＳＤ）４０６に蓄積されている信号電荷の逐次読み出しに移る。
図１４（ｅ）に示すように、タイミングｔ＝ｔ_１５においては、パルスＧＳおよびパルスＶ_ＯＦＤはＯＦＦであり、パルスＲＳ_ｎ＋１はＯＮであり、パルスＴＸ_ｎ＋１はＯＦＦである。そして、パルスＲＳ_ｎ＋１がＯＮされ、（ｎ＋１）行目の画素部におけるリセットゲート（ＲＳ）４１３のゲート電極に印加されることにより、（ｎ＋１）行目の画素部におけるフローティングディフュージョン（ＦＤ）内の不要電荷はリセットされ、リセット後の電位はドレイン電圧Ｖ_ＤＤとなる。

これ以降は、図１４（ｃ）〜図１４（ｅ）の逐次読み出しの駆動のサイクルを全ての行を読み出すまで繰り返し、電子シャッター動作で任意の蓄積時間で撮像した画像の読み出しを終了する。

３．効果
本実施の形態に係る固体撮像装置２においても、半導体基板４０１内の一方の主面側（図１１のＺ軸方向上側の主面側）にフォトダイオード４０５を有し、半導体基板４０１内の他方の主面側（図１１のＺ軸方向下側の主面側）に蓄積ダイオード４０６が形成されているため、フォトダイオード４０５と蓄積ダイオード４０６とが、占有面積という点において互いにトレードオフの関係にはない。このため、十分な受光部容量と十分な蓄積ダイオード４０６の容量との両立が可能である。よって、固体撮像装置２においても、グローバル電子シャッター機能を備える固体撮像装置において、画素部のサイズの微細化によっても、十分な光電変換部の面積を確保することができ、高い感度と大きなダイナミックレンジとを実現することができる。

また、固体撮像装置２では、各画素部におけるオーバーフロードレイン４４５が、隣接するフォトダイオード４０５同士の間に設けられている。このため、本実施の形態に係る固体撮像装置２でも、全画素部において、フォトダイオード４０５の蓄積電荷をオーバーフロードレイン４４５を介して一括リセットし、その後に、フォトダイオード４０５で所定時間（シャッター時間）の間で生成された信号電荷を全画素部一斉に読み出して蓄積ダイオード４０６へと転送し、一時蓄積できる。そして、その後は、上記のように、蓄積ダイオード４０６からフローティングディフュージョン４０７に信号電荷が転送され、当該信号電荷に応じてポテンシャル変化が増幅トランジスタ４１６を介して逐次読み出される。このようにして、本実施の形態に係る固体撮像装置２においても、グローバル電子シャッター機能を備える。

さらに、本実施の形態に係る固体撮像装置２では、オーバーフロードレイン４４５を、半導体基板４０１におけるフォトダイオード４０５が形成されている側の表層部分に設けているので、上記実施の形態１に比べて、オーバーフロードレイン４４５の形成領域の分だけ蓄積ダイオード４０６の占有面積を大きくすることができる。

以上のように、本実施の形態に係る固体撮像装置２では、グローバル電子シャッター機能を備え、動きのある撮影においても、高い画質での撮像が可能であり、グローバル電子シャッター機能を備えながら、高い感度を有する。

また、本実施の形態に係る固体撮像装置２においても、画素分離部５００に遮光性を有する金属配線４４２が形成されており、蓄積ダイオード４０６およびフローティングディフュージョン４０７が、金属配線４４２の下方に形成されている（図１０および図１１を参照）。このため、固体撮像装置２においても、隣接するフォトダイオード４０５同士の間（画素分離部５００）を通しての光の入射が防止され、蓄積ダイオード４０６およびフローティングディフュージョン４０７での偽信号電荷の発生を防止することができ、これに起因する画質の劣化を防止することができる。よって、本実施の形態に係る固体撮像装置２でも、偽信号電荷の混入が生じることがなく、高い画質を得ることができる。

４．固体撮像装置２の製造方法
本実施の形態に係る固体撮像装置２の製造方法について、上記実施の形態１との差異を主に、図１５および図１６を用い説明する。

図１５（ａ）に示すように、上記実施の形態１と同様の方法により、半導体基板４０１内におけるＺ軸方向上側の部分にフォトダイオード４０５を形成し、上記同様に、研磨などによりフォトダイオード４０５を上面に露出させる。また、上記同様に、半導体基板４０１内の他方の主面側（Ｚ軸方向下側）には、ＳＴＩ４０２、チャネルストッパ４０３、接続ダイオード４７５、蓄積ダイオード４０６、フローティングディフュージョン４０７、およびリセットドレイン４０８が形成され、接続ダイオード４７５および蓄積ダイオード４０６は、ピニング層４３０，４３１の形成により埋め込みダイオードとなっている。

また、半導体基板４０１の下側主面には、ゲート酸化膜４０４が形成され、転送ゲート４１０，４１１，４１３および増幅Ｔｒゲート４１２の各ゲート電極が形成されている。さらに、ゲート酸化膜４０４には、層間絶縁膜４２０，４２１，４２２および保護膜４２９が積層形成され、コンタクトプラグ４２３，４２４，４２５および配線４２６，４２７，４２８が設けられている。さらに、保護膜４２９の下側主面には、支持基板４６０が貼り付けられている。これらの製造方法については、上記の通りである。

次に、図１５（ｂ）に示すように、半導体基板４０１におけるＺ軸方向上側の主面４０１ｆを、バックグラインドやＣＭＰ、および化学エッチングで、フォトダイオード４０５の深さまで研磨した後、フォトダイオード４０５上に、ｐ^＋型の不純物となるホウ素（Ｂ）をイオン注入する。注入条件は、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０^１１［ｃｍ^−２］〜２×１０^１２［ｃｍ^−２］である。この注入により、ｐ^＋型の不純物拡散層であるピニング層４４００が形成される。

次に、図１６（ａ）に示すように、画素分離部５００に相当する領域の半導体基板４０１（ピニング層４４００）に対して、レジスト開口マスクを介して、ｎ型の不純物であるリン（Ｐ）や砒素（Ａｓ）を、例えば、５０［ｋｅＶ］〜８０［ｋｅＶ］、１×１０^１４［ｃｍ^−２］〜２×１０^１５［ｃｍ^−２］でイオン注入する。これにより、半導体基板４０１内の隣接するフォトダイオード４０５同士の間に、オーバーフロードレイン４４５を形成することができる。ここで、オーバーフロードレイン４４５は、ピニング層４４０も挿通した状態で形成される。

次に、図１６（ｂ）に示すように、ピニング層４４０およびオーバーフロードレイン４４５上に、低温のＣＶＤ膜である反射防止膜４４１を、例えば、数１０［ｎｍ］〜数１００［ｎｍ］の膜厚で形成する。次に、反射防止膜４４１上のオーバーフロードレイン４４５に相当する箇所に対して、所定のパターンのレジスト開口マスクを形成し、ドライエッチング技術で該当箇所を開口し、ｎ型のオーバーフロードレイン４４５上にコンタクト孔を形成する。そして、スパッタリングやＣＶＤで、例えば、膜厚が１００［ｎｍ］〜３００［ｎｍ］のアルミニウム（Ａｌ）やタングステン（Ｗ）、モリブデン（Ｍｏ）、ＴｉＮ等からなる金属膜を堆積し、その後に、フォトリソグラフィ技術とエッチング技術とにより、当該金属膜をエッチングし、反射防止膜４４１の画素分離部５００に相当する領域に、オーバーフロードレイン４４５と接続されたコンタクトプラグ４４４およびメッシュ状の金属配線４４２を形成する。

次に、ＣＶＤ酸化膜やプラズマ酸化膜よりなる保護膜４４３を形成する。
この後の工程については、図示を省略しているが、上記実施の形態１と同様に、保護膜４４３上に、透明の有機膜よりなる平坦化膜４５０、顔料を含んだ有機膜よりなるカラーフィルタ層４５１、透明の有機膜よりなる平坦化膜４５２、および透明の有機膜よりなるマイクロレンズ４５３を順に形成して、固体撮像装置２は完成する（図１１を参照）。

［実施の形態３］
１．固体撮像装置３における画素アレイの構成
固体撮像装置３の構成の内、画素アレイの構成について、図１７を用い説明する。図１７では、画素アレイにおける一部の画素部６００を抜き出して模式的に図示している。

図１７に示すように、固体撮像装置３の構成は、基本的な部分において、上記実施の形態２と同様である。即ち、図１７に示すように、ｐ型の半導体基板６０１に対し、Ｚ軸方向下側の主面にゲート酸化膜６０４が積層形成され、半導体基板６０１内における下側主面側の部分には、画素部単位で、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）６０２およびｐ^＋型のチャネルストッパ６０３が形成されている。また、ゲート酸化膜６０４に対しては、Ｚ軸方向下側に、層間絶縁膜６２０，６２１，６２２が順に積層形成され、さらにその下側には、保護膜６２９が積層され、その下に支持基板６６０が貼り付けられている。

層間絶縁膜６２０，６２１，６２３には、コンタクトプラグ６２３，６２４，６２５が形成され、互いの境界部分には、配線６２６，６２７，６２８が設けられている。これらについては、材料や形成方法が上記同様である。また、コンタクトプラグ６２３については、不純物層（リセットドレイン６０８）との接触抵抗低減のため、チタン（Ｔｉ）を、またタングステン（Ｗ）との密着を強化するためにＴｉＮが、境界部分に介挿された構成を有する（図示を省略）。

半導体基板６０１におけるゲート絶縁膜６０４側の主面から内方に向けての表層領域には、画素部毎に、接続ダイオード６７５、蓄積ダイオード６０６、フローティングディフュージョン６０７、およびリセットドレイン６０８が設けられ、また、転送ゲート６１０，６１１，６１３および増幅Ｔｒゲート６１２の各ゲート電極が設けられている。各ゲート電極は、例えば、Ｐｏｌｙ−Ｓｉにより形成されている。

また、接続ダイオード６７５および蓄積ダイオード６０６は、ピニング層６３０，６３１の形成により埋め込みダイオードになっている。また、本実施の形態においても図示を省略しているが、リセットドレイン６０８には、ドレイン電圧（Ｖ_ＤＤ）が接続されている。

一方、半導体基板６０１内のＺ軸方向上側の表層部分には、上記実施の形態１と同様に、画素部毎にフォトダイオード６０５が形成され、各々が対応する接続ダイオード６７５に接続されている。フォトダイオード６０５および半導体基板６０１のＺ軸方向上側には、ピニング層６４０、反射防止膜６４１および保護膜６４３が順に積層形成されており、さらに、その上に、平坦化膜６５０、カラーフィルタ層６５１、平坦化膜４５２、およびマイクロレンズ６５３が順に積層形成されている。

本実施の形態では、上記実施の形態２と同様に、反射防止膜６４１の上の保護膜６４３との境界部分であって、各画素分離部７００に対応する領域には、金属配線６４２が形成されている。金属配線６４２は、上記実施の形態１と同様に、画素アレイを平面視する場合に、隣接する画素部間を通るようにメッシュ状になっている。

ここで、画素分離部７００においては、隣接するフォトダイオード６０５同士の間に相当する箇所に、オーバーフロードレイン６４５が挿設されており、コンタクトプラグ６４４により金属配線６４２に接続されている。金属配線６４２には、正のバイアス電圧が印加可能となっている点も上記実施の形態２と同様である。本実施の形態に係る固体撮像装置３が上記実施の形態２に係る固体撮像装置２と異なるのは、各オーバーフロードレイン６４５に対応して、ｎ⁻型の不純物拡散層であるオーバーフロードレイン（ＯＦＤ）バリア層６４６が形成されている点にある。

本実施の形態に係る固体撮像装置３では、外部から金属配線６４２を介してオーバーフロードレイン６４５に対して、正のバイアス電圧を印加することにより、オーバーフロードレイン６４５の電位をコントロールし、ＯＦＤバリア層６４６を介して、フォトダイオード６０５の電荷をリセットすることが可能である。

２．効果
本実施の形態に係る固体撮像装置３も、上記実施の形態２に係る固体撮像装置２と同じ効果を奏する。これに加えて、本実施の形態に係る固体撮像装置３では、ＯＦＤバリア層６４６の形成により、より確実なフォトダイオード６０５の電荷のリセットが可能となり、グローバル電子シャッター機能を有し、且つ、さらに高い画質性能を有する。

３．固体撮像装置３の製造方法
本実施の形態に係る固体撮像装置３の製造方法は、概略、上記実施の形態２と同様であるが、その差異のみを説明する。具体的に、本実施の形態に係る固体撮像装置３の製造方法が上記実施の形態２に係る固体撮像装置２の製造方法と異なるところ、ＯＦＤバリア層６４６を形成するところである。

具体的には、画素分離部７００に相当する領域の半導体基板６０１に、レジスト開口マスクを介して、ｎ型の不純物であるリン（Ｐ）や砒素（Ａｓ）を、例えば、５０［ｋｅＶ］〜８０［ｋｅＶ］、１×１０^１４［ｃｍ^−２］〜２×１０^１５［ｃｍ^−２］で、イオン注入して、オーバーフロードレイン６４５を形成する。そして、オーバーフロードレイン６４５の注入条件より、不純物濃度が小さくし、注入深さが深い注入条件により、例えば、リン（Ｐ）や砒素（Ａｓ）を、６０［ｋｅＶ］〜９０［ｋｅＶ］、１×１０^１３［ｃｍ^−２］〜２×１０^１４［ｃｍ^−２］で、イオン注入して、ＯＦＤバリア層６４６を形成することができる。

なお、ＯＦＤバリア層６４６は、特段の処理を施すことなく形成される場合もあるが、それでも同様の機能をえることができる。上記工程以外は、実施の形態２と同じなので、説明を省略する。

［その他の事項］
上記実施の形態１，２，３に係る固体撮像装置１，２，３では、画素部１００，６００，・・毎にオーバーフロードレイン１０９，４４５，６４５を設ける構成としたが、二つの画素部、あるいはそれ以上の数の画素部で、一つのオーバーフロードレインを共有する構成とすることもできる。同様に、リセットドレイン１０８，４０８，６０８についても、一つの画素部あるいはそれ以上の数の画素部で、一つのリセットドレインを共有する構成とすることもできる。

また、上記実施の形態１，２，３に係る固体撮像装置では、画素アレイ１０，・・において、複数の画素部１００，６００，・・が行列（マトリクス）状に配されている構成としたが、画素部の配列構成はこれに限定されるものではなく、例えば、ハニカム状に配列されていてもよい。

また、上記実施の形態１，２，３に係る固体撮像装置１，２，３では、マイクロレンズ１５３，４５３，６５３が最もトップ側に各一つ設けられている構成としたが、凸レンズと凹レンズとの組み合わせ、あるいは、凸レンズと凸レンズの組み合わせ、さらには、凹レンズと凹レンズの組み合わせとすることも可能である。

本発明は、グローバル電子シャッター機能を有し、動きのある被写体に対しても高い画質での撮像が可能であり、且つ、高い感度での撮像が可能な固体撮像装置を実現するのに有用である。

１，２，３．固体撮像装置
１０．画素アレイ
２１．パルス発生回路
２２．水平シフトレジスタ
２３．垂直シフトレジスタ
１００，７００．画素部
１０１，４０１，６０１，１０１０．半導体基板
１０２，４０２，６０２．ＳＴＩ
１０３，４０３，６０３．チャネルストッパ
１０４，４０４，６０４，１０４０．ゲート酸化膜
１０５，４０５，６０５．フォトダイオード
１０６，４０６，６０６．蓄積ダイオード
１０７，４０７，６０７．フローティングディフュージョン
１０８，４０８，６０８．リセットドレイン
１０９，４４５，６４５．オーバーフロードレイン
１１０，１１１，１１３，１１４，４１０，４１１，４１３，６１０，６１１，６１３．転送ゲート
１１２，４１２，６１２．増幅Ｔｒゲート
１１５，４１５．増幅Ｔｒドレイン
１１６，４１６．増幅トランジスタ
１１７，４１７．ゲート酸化膜の開口
１１８，１１９，１２３，１２４，１２５，１３５，１３６，４１８，４２３，４２４，４２５，４３５，４４４，６２３，６２４，６２５，６４４．コンタクトプラグ
１２０，１２１，１２２，４２０，４２１，４２２，６２０，６２１，６２２．層間絶縁膜
１２６，１２７，１２８，４２６，４２７，６２６，６２７，６２８．配線
１３０，１３１，１４０，４３０，４３１，４４０，４４００，６３０，６３１，６４０．ピニング層
１４２，４４２，６４２．金属配線
１２９，１４３，４２９，４４３，６２９，６４３．保護膜
１４１，４４１，６４１．反射防止膜
１５０，１５２，４５０，４５２，６５０，６５２．平坦化膜
１５１，４５１，６５１．カラーフィルタ層
１５３，４５３，６５３．マイクロレンズ
１６０，４６０，６６０．支持基板
１７５，４７５，６７５．接続ダイオード
３００，５００，７００．画素分離部
６４６．ＯＦＤバリア層

Claims (6)

1. 半導体基板と、
   前記半導体基板内における第１の主面側に、当該第１の主面に沿う状態で、且つ、互いの間に間隔をあけた状態で二次元形成された複数の光電変換部と、
   前記半導体基板内における前記第１の主面とは反対側の第２の主面側に、前記複数の光電変換部の各々に対応して設けられ、且つ、対応する前記光電変換部に接続された接続ダイオードと、
   前記半導体基板内における前記第２の主面側に、前記接続ダイオードの各々に対応し、且つ、対応する前記接続ダイオードと第１ゲートを介して設けられた蓄積ダイオードと、
   前記半導体基板内における前記第２の主面側に、前記接続ダイオードの各々に対応し、且つ、対応する前記接続ダイオードと第２ゲートを介して設けられたオーバーフロードレインと、
   を有する
   ことを特徴とする固体撮像装置。
2. 半導体基板と、
   前記半導体基板内における第１の主面側に、当該第１の主面に沿う状態で、且つ、互いの間に間隔をあけた状態で二次元形成された複数の光電変換部と、
   前記半導体基板内における前記第１の主面とは反対側の第２の主面側に、前記複数の光電変換部の各々に対応して設けられ、且つ、対応する前記光電変換部に接続された接続ダイオードと、
   前記半導体基板内における前記第２の主面側に、前記接続ダイオードの各々に対応し、且つ、対応する前記接続ダイオードと第１ゲートを介して設けられた蓄積ダイオードと、
   前記半導体基板内における前記第１の主面側に、隣接する前記光電変換部同士の間に設けられたオーバーフロードレインと、
   を有する
   ことを特徴とする固体撮像装置。
3. さらに、
   前記半導体基板内における前記第２の主面側に、前記蓄積ダイオードの各々に対応し、且つ、対応する前記蓄積ダイオードと第３ゲートを介して設けられたフローティングディフュージョンを有する
   ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
4. 前記半導体基板の前記第２の主面の上方において、前記隣接する光電変換部同士の間に相当する箇所には、遮光性を有する金属膜が形成されており、
   前記フローティングディフュージョンは、前記半導体基板における前記第１の主面側上方の少なくとも一部が、前記金属膜で覆われている
   ことを特徴とする請求項３に記載の固体撮像装置。
5. 前記半導体基板の前記第２の主面の上方において、前記隣接する光電変換部同士の間に相当する箇所には、遮光性を有する金属膜が形成されており、
   前記蓄積ダイオードは、前記半導体基板における前記第１の主面側上方の少なくとも一部が、前記金属膜で覆われている
   ことを特徴とする請求項１から請求項３の何れかに記載の固体撮像装置。
6. 前記半導体基板の前記第２の主面の上方において、前記隣接する光電変換部同士の間に相当する箇所には、遮光性を有する金属膜が形成されており、
   前記オーバーフロードレインは、前記金属膜に接続されており、当該金属膜を介して前記バイアス電圧印加部からのバイアス電圧の印加を受ける
   ことを特徴とする請求項２に記載の固体撮像装置。

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