JP2012204537A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】耐圧確保に有利な構造を提供する。
【解決手段】実施形態の半導体記憶装置は、基板上で所定方向に平行に延伸した複数の素子分離領域と、隣接する素子分離領域に挟まれた素子領域上の第１絶縁膜と、素子領域上の所定方向に間隔を空けて形成され、第１絶縁膜の上に順に積層された電荷蓄積層、第２絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、その両側に１つずつ配置され所定方向の幅がワードラインより大きい選択トランジスタと、ワードライン及び選択トランジスタの上面を覆う層間絶縁膜と、ワードライン間に位置し上部を層間絶縁膜に覆われた第１空洞部と、選択トランジスタのワードラインとは反対側の側壁部に形成され上部が層間絶縁膜で覆われた第２空洞部を備える。実施形態の半導体記憶装置は、互いに隣接する選択トランジスタ間の基板表面に酸化膜が形成され、その下の所定方向に垂直方向の断面が凸型形状になっている。
【選択図】図９

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。

半導体記憶装置の開発において、大容量化・低コスト化を達成するため素子の微細化が年々進められている。例えばＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進行している。このような半導体記憶装置を製造する場合において、ビット線コンタクトのホールパターンを開口する加工を行う際には、リソグラフィ技術によりレジストを開口し、Reactive Ion Etching（以下、ＲＩＥと称する）法により加工する。その際、リソグラフィの合わせズレやＲＩＥ法での加工にバラツキが生じると、ビット線コンタクトとその隣接する素子領域との距離が短くなる。このように隣接距離が短くなると、動作電圧を印加した際に絶縁破壊が起こり、隣接するビット線が短絡するという問題を有している。

また、従来の不揮発性半導体記憶装置では、ワードライン間は酸化膜又は窒化膜により埋め込まれていた。しかし、素子の微細化に伴いワードライン間隔が短くなり、隣接するワードラインの浮遊ゲート電極間や浮遊ゲート−拡散層間に発生する寄生容量により書き込み速度が低下する、いわゆるＹｕｐｉｎ／Ｅｎｄａ効果が問題になっている。このような問題を解決するため、ワードライン及びワードライン間に埋め込み性の悪い酸化膜を堆積し、隣接する浮遊ゲート電極間にエアギャップ（空洞）を設けることで寄生容量を低減する手法が提案されている。

特開２００９−１９４３０５号公報

しかしながら、従来のエアギャップ形成手法を適用した場合、選択ゲートトランジスタの側壁部にエアギャップが形成される。この構造では選択ゲートトランジスタとビット線コンタクトとの距離を短くした場合、ビット線コンタクトホール加工時にビット線コンタクトホールとエアギャップが接触してしまい、ビット線コンタクトホールに導電材料を埋め込む際に、エアギャップに導電材料が埋め込まれ、ビット線コンタクトホールとその隣接するビット線コンタクトホールが、エアギャップを介して短絡するおそれがある。そのため、選択ゲート間距離を短くすることができず、半導体装置面積を小さくすることができないという問題を有している。また、微細化に伴い、隣接する素子領域とコンタクトホールの間の耐圧確保により有利な構造が求められていた。

本発明の一つの実施形態は、耐圧確保により有利な構造の半導体記憶装置およびその製造方法を提供することを目的とする。

本発明の一つの実施形態の半導体記憶装置は、半導体基板上に形成され所定方向にそれぞれ平行に延伸した複数の素子分離領域と、前記半導体基板上の隣接する前記素子分離領域に挟まれた素子領域上に形成された第１絶縁膜と、前記素子領域上の前記所定方向に所定間隔を空けて形成され、第１絶縁膜の上に順に積層された電荷蓄積層、第２絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、前記複数のワードラインの両側にそれぞれ１つずつ配置され、前記所定方向の幅が前記ワードラインより大きい選択トランジスタと、前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、前記ワードライン間に位置し、上部を前記層間絶縁膜に覆われた第１空洞部と、前記選択トランジスタの前記ワードラインとは反対側の側壁部に形成され、上部が前記層間絶縁膜で覆われた第２空洞部を備える。実施形態の半導体記憶装置は、互いに隣接する前記選択トランジスタ間の前記半導体基板表面に酸化膜が形成され、当該酸化膜下の前記所定方向に垂直方向の断面が凸型形状になっている。

図１は、第１および第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図２は、第１および第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図３は、第１および第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図４は、第１および第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図５は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図６は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図７は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図８は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図９は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１０は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１１は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１２は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１３は、第１の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１４は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１５は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１６は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１７は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１８は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図１９は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図２０は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図２１は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図２２は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。 図２３は、第２の実施形態にかかる半導体記憶装置の製造方法の一工程を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１〜図１３に本実施形態にかかる半導体記憶装置の製造方法の各工程を示す。図１、図２、図３（ａ）、図４〜図１３は、紙面垂直方向が不揮発性半導体記憶装置のワード線方向となる断面図である。

図１は、すでにワード線の加工を行った後の様子が示されている。ワード線の加工までは公知の方法で行うことができる。例えば、半導体基板１上にシリコン酸化膜からなるトンネル酸化膜２（第１絶縁膜）、ポリシリコン膜からなる浮遊ゲート電極３（電荷蓄積層）を形成する。

図１のワード線方向（紙面垂直方向）に所定間隔を空けて浮遊ゲート電極３、トンネル酸化膜２、及び半導体基板１を除去してビット線方向（所定方向）である紙面横方向に沿って溝を形成する（図示せず）。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（図示せず）を形成する。

浮遊ゲート電極３及び素子分離領域を覆うようにインターポリ絶縁膜４（第２絶縁膜）を形成する。さらにインターポリ絶縁膜４上に第１のポリシリコン膜を形成する。選択トランジスタ及び周辺トランジスタが形成される領域、例えば図１のＡ領域においては、所定箇所の第１のポリシリコン膜及びインターポリ絶縁膜４の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。

メモリセルアレイ部では制御ゲート電極５は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタ及び周辺トランジスタではインターポリ絶縁膜４の上のポリシリコン膜（制御ゲート電極５）と下のポリシリコン膜（浮遊ゲート電極３）が接続されたエッチングインターポリ構造になっている（例えば、Ａ領域）。

制御ゲート電極５上にシリコン窒化膜６を形成する。そして、ビット線方向（所定方向）に所定間隔を空けてワード線方向（紙面垂直方向）に沿ってシリコン窒化膜６、制御ゲート電極５、インターポリ絶縁膜４、浮遊ゲート電極３を除去することでワードラインを加工することができる。ここで、Ａ領域に示した選択トランジスタは複数のワードラインの両端にそれぞれ１つずつ配置される。一般に、選択トランジスタのビット線方向の幅はワードラインのビット線方向の幅より大きいが、ワードラインのビット線方向の幅の３倍以上であることが好ましい。

図１に示すように、ワードライン加工を行った後、スペーサ酸化膜７（シリコン酸化膜）を形成し、不純物注入を行い半導体基板表面部に拡散層（図示せず）を形成する。

そして、図２に示すようにスペーサ酸化膜７を覆い、ワードライン間を埋め込むように犠牲窒化膜８（シリコン窒化膜）を形成する。スペーサ酸化膜７及び犠牲窒化膜８はＡＬＤ（Atomic Layer Deposition）法で形成することが好適である。犠牲窒化膜８はＬＰ−ＣＶＤ法やプラズマＣＶＤ法で形成してもよい。

さらに、図２に示すように、犠牲窒化膜８をＲＩＥ（反応性イオンエッチング）によりエッチバックし、選択トランジスタの側壁部に側壁膜８０を形成する。側壁膜８０は犠牲窒化膜８及びスペーサ酸化膜７からなる。このエッチバックによりスペーサ酸化膜７およびトンネル酸化膜２も除去され、シリコン窒化膜６の上面、選択トランジスタ間の半導体基板１表面が露出される。

次に、図３（ａ）に示すように、選択トランジスタ間の素子領域であるシリコン基板１表面を、熱酸化させ酸化膜９を形成する。このときの図３（ａ）のａ部のワード線方向断面図を図３（ｂ）に、図３（ａ）のｂ部のワード線方向断面図を図３（ｃ）に示す。図３（ｃ）に示すように、素子領域のシリコン基板１の表面に酸化膜９が形成される。素子分離領域１０からまわりこむ酸化剤により、素子領域の形状はワード線方向断面に対し凸型形状となる。凸型形状とすることにより隣接素子領域およびコンタクトからの距離を離すことができる。

次に、図４に示すように、コンタクト加工ストッパ窒化膜１１（シリコン窒化膜）を形成する。

次に、図５に示すように、選択トランジスタ間を埋め込むように層間酸化膜１２を形成する。層間酸化膜１２はワード線間の犠牲窒化膜８とウェットエッチング選択性が得られるシリコン酸化膜が好ましい。そしてシリコン窒化膜６をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化処理を行う（図示せず）。

次に、図６に示すように、シリコン窒化膜６をＲＩＥにより除去し、制御ゲート電極５の上面を露出させる。シリコン窒化膜６の除去の際、スペーサ酸化膜７、コンタクト加工ストッパ窒化膜１１、及び層間酸化膜１２も多少除去される。

次に、図７に示すように、犠牲窒化膜８をウェットエッチング又はＣＤＥ（Chemical Dry Etching）で除去する。このとき、選択ゲートトランジスタ間の層間酸化膜１２下方以外のコンタクト加工ストッパ窒化膜１１も除去される。

次に、図８に示すように、制御ゲート電極５の一部又はすべてをシリサイド１３化する。シリサイド金属材料にはＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４〜１１属の金属を用いることができる。

次に、図９に示すように、プラズマＣＶＤ法によりシリコン酸化膜１４を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、犠牲窒化膜８及びコンタクト加工ストッパ窒化膜１１の除去された領域が埋め込まれず、その部分を空洞１５−１、１５−２（エアギャップ）にすることができる。このようにしてワードライン間の空洞１５−１、選択ゲートトランジスタの側壁部の空洞１５−２を形成することができる。

次に、図１０に示すように、ＣＭＰストッパ窒化膜１６（シリコン窒化膜）、層間絶縁膜１７（シリコン酸化膜）を形成する。そしてＣＭＰにより、層間絶縁膜１７を研磨し、シリコン窒化膜１６をストッパとして平坦化処理を行う。

次に、図１１に示すように、フォトレジスト膜１８を塗布し、通常のリソグラフィ技術によってフォトレジス膜１８を加工し、ビット線コンタクト形成用のホールパターン１９を形成する。さらに、図１２に示すように、フォトレジスト膜１８をマスクとしてＲＩＥにより、層間絶縁膜１７のＳｉＯ₂膜およびその下の層を貫通して半導体基板１に至るまでホールパターン１９を加工する。アッシング処理等によりフォトレジスト１８を除去する。

最後に、図１３に示すように、ビット線コンタクト部にタングステン等の配線金属２０をＣＶＤ法により成膜し、ビット線コンタクトを形成する。

図３の酸化膜９を形成する工程において、本実施形態とは異なりＣＶＤなどを用いて犠牲窒化膜８の上にも全面に酸化膜を形成すると、図７の犠牲窒化膜８およびコンタクト加工ストッパ窒化膜１１のエッチング除去において、支えのない酸化膜が残存することになる。この酸化膜が脱落したりすると、ゴミになって図８のシリサイド化における阻害要因となる。しかし以上説明した、本実施形態の半導体記憶装置の製造方法により、犠牲窒化膜８上を除いた選択ゲートトランジスタ間に熱酸化にて酸化膜９を形成することによりこの問題を解決することが可能となる。また、同時に本実施形態の半導体記憶装置は、隣接するワード線の間にエアギャップ１５を形成し、かつ選択トランジスタ間の素子領域と隣接するコンタクトホールとの間の距離を広げることで、隣接する素子領域とコンタクトホールの間の耐圧確保に有利な構造を有する。

（第２の実施形態）
本実施形態にかかる半導体記憶装置の製造方法は、図４までの工程は第１の実施形態と同じである。図１４〜図２３に図４に引き続く本実施形態にかかる半導体記憶装置の製造方法の各工程を示す。図１４〜図２３は、紙面垂直方向が不揮発性半導体記憶装置のワード線方向となる断面図である。

図４の後、図１４に示すように、選択トランジスタ間を埋め込むように層間犠牲膜２１を形成する。層間犠牲膜２１はウェットエッチングで容易に溶解する、カーボン系塗布膜、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜が好ましい。そしてシリコン窒化膜６をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化処理を行う（図示せず）。

次に、図１５に示すように、シリコン窒化膜６をＲＩＥにより除去し、制御ゲート電極５の上面を露出させる。シリコン窒化膜６の除去の際、スペーサ酸化膜７、コンタクト加工ストッパ窒化膜１１、及び層間犠牲膜２１も多少除去される。

次に、図１６に示すように、層間犠牲膜２１をウェットエッチングで除去する。このとき、層間犠牲膜２１がカーボン系塗布膜の場合は、アッシング処理等により除去する。ＢＰＳＧ膜の場合は、ウェットエッチングで除去する。

次に、図１７に示すように、犠牲窒化膜８をウェットエッチング又はＣＤＥ（Chemical Dry Etching）で除去する。このとき、選択ゲートトランジスタ間のコンタクト加工ストッパ窒化膜１１も除去される。

次に、図１８に示すように、制御ゲート電極５の一部又はすべてをシリサイド１３化する。シリサイド金属材料にはＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４〜１１属の金属を用いることができる。

次に、図１９に示すように、プラズマＣＶＤ法によりシリコン酸化膜１４を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、犠牲窒化膜８及びコンタクト加工ストッパ窒化膜１１の除去されたワードライン間の領域が埋め込まれず、その部分を空洞１５−１（エアギャップ）にすることができる。ただし本実施形態においては、図１９に示されるように選択トランジスタ間はシリコン酸化膜１４で埋め込まれる。このようにしてワードライン間のみに空洞１５を形成し、選択トランジスタの側壁部には空洞のない形状にすることができる。

次に、図２０に示すように、ＣＭＰストッパ窒化膜１６（シリコン窒化膜）、層間絶縁膜１７（シリコン酸化膜）を形成する。そしてＣＭＰにより、層間絶縁膜１７を研磨し、シリコン窒化膜１６をストッパとして平坦化処理を行う。

次に、図２１に示すように、フォトレジスト膜１８を塗布し、通常のリソグラフィ技術によってフォトレジス膜１８を加工し、ビット線コンタクト形成用のホールパターン１９を形成する。さらに、図２２に示すように、フォトレジスト膜１８をマスクとしてＲＩＥにより、層間絶縁膜１７のＳｉＯ₂膜およびその下の層を貫通して半導体基板１に至るまでホールパターン１９を加工する。アッシング処理等によりフォトレジスト１８を除去する。

最後に、図２３に示すように、ビット線コンタクト部にタングステン等の配線金属２０をＣＶＤ法により成膜し、ビット線コンタクトを形成する。

本実施形態によれば、第１の実施形態と同様にシリサイド化の阻害要因を回避した上で、ワードライン間にエアギャップを形成して耐圧確保に有利な構造を備え、かつ選択トランジスタ間にエアギャップを形成しないことで選択トランジスタ間距離を縮めることができる。従って、例えば、千鳥パターンでビット線コンタクト配置するなどしてビット線コンタクト間隔を狭くした場合にも隣接ビット線コンタクト間の短絡の危険を回避してメモリ領域面積の縮小を図ることが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体基板、２ トンネル酸化膜（第１絶縁膜）、３ 浮遊ゲート電極（電荷蓄積層）、４ インターポリ絶縁膜（第２絶縁膜）、５ 制御ゲート電極、６ シリコン窒化膜、７ スペーサ酸化膜。

Claims (5)

1. 半導体基板上に形成され所定方向にそれぞれ平行に延伸した複数の素子分離領域と、
   前記半導体基板上の隣接する前記素子分離領域に挟まれた素子領域上に形成された第１絶縁膜と、
   前記素子領域上の前記所定方向に所定間隔を空けて形成され、第１絶縁膜の上に順に積層された電荷蓄積層、第２絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、
   前記複数のワードラインの両側にそれぞれ１つずつ配置され、前記所定方向の幅が前記ワードラインより大きい選択トランジスタと、
   前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、
   前記ワードライン間に位置し、上部を前記層間絶縁膜に覆われた第１空洞部と、
   前記選択トランジスタの前記ワードラインとは反対側の側壁部に形成され、上部が前記層間絶縁膜で覆われた第２空洞部と、
   を備え、
   互いに隣接する前記選択トランジスタ間の前記半導体基板表面に酸化膜が形成され、当該酸化膜下の前記所定方向に垂直方向の断面が凸型形状になっている
   ことを特徴とする半導体記憶装置。
2. 第２空洞部が前記層間絶縁膜により閉塞されている
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ワードラインと前記選択トランジスタの間に位置し、上部を前記層間絶縁膜に覆われた第３空洞部をさらに備える
   ことを特徴とする請求項１または２に記載の半導体記憶装置。
4. 半導体基板上に、第１絶縁膜、電荷蓄積層を順に積層する工程と、
   前記電荷蓄積層、前記第１絶縁膜、前記半導体基板の一部を除去して所定方向にそれぞれ平行に延伸した複数の素子分離領域を形成する工程と、
   前記電荷蓄積層および前記素子分離領域の上に第２絶縁膜、制御ゲート電極を順に積層する工程と、
   隣接する前記素子分離領域に挟まれた前記制御ゲート電極、前記第２絶縁膜、前記電荷蓄積層を前記所定方向に間隔を空けて除去することにより、複数のワードラインおよび当該複数のワードラインの両側にそれぞれ１つずつ前記所定方向の幅が前記ワードラインより大きい選択トランジスタを形成する工程と、
   前記ワードライン、前記選択トランジスタ、及び前記第１絶縁膜を覆うようにスペーサ酸化膜を形成する工程と、
   前記ワードラインおよび前記選択トランジスタの間隙を埋め込むように前記スペーサ酸化膜上に窒化膜を形成する工程と、
   前記ワードラインを挟まずに互いに隣接する前記選択トランジスタの間の前記半導体基板表面が露出するように前記窒化膜及び前記スペーサ酸化膜の一部を除去して、前記選択トランジスタの前記ワードラインとは反対側の側壁部に、前記スペーサ酸化膜及び前記窒化膜を含む側壁膜を形成する工程と、
   前記選択トランジスタ間の露出した前記半導体基板表面を熱酸化することにより、形成された熱酸化膜の下の前記所定方向に垂直方向の断面を凸型形状にする工程と、
   前記ワードライン、前記選択トランジスタ、前記窒化膜、前記熱酸化膜、および前記素子分離領域上にストッパ窒化膜を形成する工程と、
   前記選択トランジスタ間を埋め込むように前記ストッパ窒化膜上に層間酸化膜を形成する工程と、
   前記制御ゲート電極上面を露出させ、前記層間酸化膜の一部を除去するエッチング工程と、
   前記エッチング工程の後、前記窒化膜および前記ストッパ窒化膜の一部を除去する工程と、
   前記窒化膜の除去後に、前記ワードライン間および前記側壁部に空洞を形成してその上部を覆うように酸化膜を形成する工程と、
   を備えたことを特徴とする半導体記憶装置の製造方法。
5. 半導体基板上に、第１絶縁膜、電荷蓄積層を順に積層する工程と、
   前記電荷蓄積層、前記第１絶縁膜、前記半導体基板の一部を除去して所定方向にそれぞれ平行に延伸した複数の素子分離領域を形成する工程と、
   前記電荷蓄積層および前記素子分離領域の上に第２絶縁膜、制御ゲート電極を順に積層する工程と、
   隣接する前記素子分離領域に挟まれた前記制御ゲート電極、前記第２絶縁膜、前記電荷蓄積層を前記所定方向に間隔を空けて除去することにより、複数のワードラインおよび当該複数のワードラインの両端にそれぞれ１つずつ前記所定方向の幅が前記ワードラインより大きい選択トランジスタを形成する工程と、
   前記ワードライン、前記選択トランジスタ、及び前記第１絶縁膜を覆うようにスペーサ酸化膜を形成する工程と、
   前記ワードラインおよび前記選択トランジスタの間隙を埋め込むように前記スペーサ酸化膜上に窒化膜を形成する工程と、
   前記ワードラインを挟まずに互いに隣接する前記選択トランジスタの間の前記半導体基板表面が露出するように前記窒化膜及び前記スペーサ酸化膜の一部を除去して、前記選択トランジスタの前記ワードラインとは反対側の側壁部に、前記スペーサ酸化膜及び前記窒化膜を含む側壁膜を形成する工程と、
   前記選択トランジスタ間の露出した前記半導体基板表面を熱酸化することにより、形成された熱酸化膜の下の前記所定方向に垂直方向の断面を凸型形状にする工程と、
   前記ワードライン、前記選択トランジスタ、前記窒化膜、前記熱酸化膜、および前記素子分離領域上にストッパ窒化膜を形成する工程と、
   前記選択トランジスタ間を埋め込むように前記ストッパ窒化膜上に層間犠牲膜を形成する工程と、
   前記制御ゲート電極上面を露出させ、前記層間犠牲膜の一部を除去するエッチング工程と、
   前記エッチング工程の後、前記層間犠牲膜を除去する工程と、
   前記層間犠牲膜の除去後に、前記ストッパ窒化膜および前記窒化膜を除去する工程と、
   前記窒化膜の除去後に、前記ワードライン間に空洞を形成してその上部および前記熱酸化膜を覆うように酸化膜を形成する工程と、
   を備えたことを特徴とする半導体記憶装置の製造方法。

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