JP2012204636A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】よりオン抵抗の低い半導体装置およびその製造方法を提供する。
【解決手段】実施形態の半導体装置は、ドリフト層と、ドリフト層の上に設けられたベース層と、ベース層の表面に選択的に設けられたソース層と、ソース層およびベース層を貫通し、ドリフト層に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、トレンチ内において、ゲート電極の下側に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、ドリフト層に電気的に接続されたドレイン電極と、ソース層に電気的に接続されたソース電極と、を備える。ベース層に含まれる第１導電型の不純物濃度は、ドリフト層に含まれる第１導電型の不純物濃度よりも低い。ドリフト層に含まれる第１導電型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上である。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

トレンチ型ゲート構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）においては、オン抵抗の中、チャネル抵抗の占める割合が高かったことから、微細化などによりチャネルの密度を増加させ、オン抵抗の低減を図ってきた。チャネル密度の増加による低オン抵抗化がある程度実現すると、次に、ドリフト層の低抵抗化が求められている。

ドリフト層の低抵抗化を実現するＭＯＳＦＥＴ構造として、フィールドプレート構造（以下、ＦＰ構造とも表記）、スーパージャンクション構造（以下、ＳＪ構造とも表記）等がある。いずれの構造でもドリフト層に形成される空乏層をより広く伸ばすことができるので、ドリフト層の不純物濃度を高くすることができ、さらに、高耐圧を得ることができる。また、この種のＭＯＳＦＥＴがｎチャネル型素子の場合、一般的に、ドリフト層にはｎ型不純物が含まれ、チャネルが形成されるベース層にはｐ型不純物が含まれている。

しかし、ドリフト層に含まれるｎ型の不純物濃度がある濃度以上になると、ドリフト層の移動度が急激に減少する場合がある。そして、この種のＭＯＳＦＥＴにおいては、ドリフト層の表面にｎ型不純物の量よりも多いｐ型不純物を注入して、ドリフト層とは導電型の異なるベース層をドリフト層の表面に形成する。このため、ベース層には、ドリフト層に含まれるｎ型不純物と略同じ量のｎ型不純物がもとから含まれている。従って、ｎチャネル型のＭＯＳＦＥＴの例では、ベース層に含まれるｎ型の不純物濃度がベース層に形成されるチャネルの抵抗に影響を与える可能性がある。

特開２００９−２５３１３９号公報

本発明が解決しようとする課題は、よりオン抵抗の低い半導体装置およびその製造方法を提供することである。

実施形態の半導体装置は、第１導電型のドリフト層と、前記ドリフト層の上に設けられた第２導電型のベース層と、前記ベース層の表面に選択的に設けられた第１導電型のソース層と、前記ソース層および前記ベース層を貫通し、前記ドリフト層に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記トレンチ内において、前記ゲート電極の下側に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、前記ソース層に隣接するように前記ベース層の表面に選択的に設けられた第２導電型のコンタクト層と、前記ドリフト層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備える。前記フィールドプレート電極は、前記ソース電極に電気的に接続されている。前記コンタクト層に含まれる第２導電型の不純物濃度は、前記ベース層に含まれる前記第２導電型の不純物濃度から前記ベース層に含まれる前記第１導電型の不純物濃度を差し引いた値よりも高い。前記コンタクト層は、前記ソース電極に接続されている。前記ベース層に含まれる前記第１導電型の不純物濃度は、前記ドリフト層に含まれる前記第１導電型の不純物濃度よりも低い。前記ドリフト層に含まれる前記第１導電型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上である。

第１実施形態に係る半導体装置の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｙ位置における断面模式図と、不純物濃度プロファイルである。 半導体装置の製造方法を説明するための断面模式図である。 半導体装置の製造方法を説明するための断面模式図である。 半導体装置の製造方法を説明するための断面模式図である。 参考例に係る半導体装置の模式図であり、（ａ）は、断面模式図および不純物濃度プロファイル、（ｂ）は、ベース層に含まれるｎ型の不純物濃度を変化させたときのチャネルにおける移動度の変化を示すグラフである。 第１実施形態におけるベース層に含まれるｎ型の不純物濃度を変化させたときのチャネルにおける移動度の変化を示すグラフである。 シリコン結晶層に含まれる不純物濃度と移動度の関係を説明するための図である。 第２実施形態に係る半導体装置の断面模式図と、不純物濃度プロファイルである。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｙ位置における断面模式図と、不純物濃度プロファイルである。

半導体装置の断面模式図の右横に示された不純物濃度プロファイルは、断面模式図のＡ−Ｂ線に沿ったベース層、ドリフト層、およびドレイン層におけるｎ型不純物の不純物濃度である。

第１実施形態に係る半導体装置１は、トレンチゲート型構造のＭＯＳＦＥＴである。ＭＯＳＦＥＴとしては、一例として、ｎチャネル型のＭＯＳＦＥＴが例示されている。

半導体装置１は、ｎ^＋型のドレイン層１０を有し、ドレイン層１０の上に、ｎ型のドリフト層１１が設けられている。ドリフト層１１の上には、ｐ型のベース層１２が設けられている。ベース層１２の表面には、ｎ^＋型のソース層１３が選択的に設けられている。ベース層１２の表面には、ソース層１３に隣接するようにｐ型のコンタクト層１５が選択的に設けられている。コンタクト層１５に含まれるｐ型の不純物濃度は、ベース層１２に含まれるｐ型の不純物濃度からｎ型の不純物濃度を差し引いた値よりも高い。コンタクト層１５は、例えば、高アバランシェ耐量が維持するためのホール抜き層として機能する。

半導体装置１においては、ソース層１３およびベース層１２を貫通し、ドリフト層１１に到達するトレンチ２０内に、ゲート絶縁膜２１を介してゲート電極２２が設けられている。トレンチ２０内においては、さらに、フィールドプレート絶縁膜２５を介してフィールドプレート電極（埋め込み電極）２６が設けられている。フィールドプレート電極２６は、ゲート電極２２の下側に位置している。

トレンチ２０、ソース層１３は、ドレイン層１０の主面に対して垂直な方向からみて、ストライプ状に配置されている。トレンチ２０がストライプ状に延在する方向に対して略垂直な方向（複数のトレンチ２０が周期的に配列された方向）におけるトレンチ２０のピッチは、例えば、１．５μｍ以下である。

半導体装置１においては、ドレイン層１０にドレイン電極５０が接続されている。これにより、ドリフト層１１にドレイン電極５０が電気的に接続されている。ソース層１３およびコンタクト層１５には、ソース電極５１が電気的に接続されている。フィールドプレート電極２６は、ソース電極５１に電気的に接続されている。

ベース層１２に含まれるｎ型の不純物濃度は、ドリフト層１１に含まれるｎ型の不純物濃度よりも低い。ドリフト層１１に含まれるｎ型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上である。実施形態では、ｎ^＋型、ｎ型を第１導電型、ｐ型を第２導電型としてもよい。第１導電型の不純物としては、砒素（Ａｓ）、リン（Ｐ）等が挙げられる。実施形態では、高温状態で拡散係数がより低い砒素（Ａｓ）が優先的に用いられている。第２導電型の不純物としては、ホウ素（Ｂ）等が挙げられる。

ドレイン層１０、ドリフト層１１、ベース層１２、およびソース層１３の主成分は、例えば、ケイ素（Ｓｉ）である。ゲート電極２２およびフィールドプレート電極２６の主成分は、例えば、ポリシリコン（poly−Ｓｉ）である。ゲート絶縁膜２１およびフィールドプレート絶縁膜２５の材質は、例えば、酸化ケイ素（ＳｉＯ_２）である。

半導体装置１は、ゲート電極２２の下側にフィールドプレート電極２６を設けたため、ゲート−ドレイン間容量が低減する。また、トレンチ２０の底部にも電界が集中し易くなるため、ベース層１２と、ドリフト層１１と、の界面における電界集中が緩和される。さらに、フィールドプレート電極２６を設けたことによって、ドリフト層１１内に形成される空乏層が広がり易くなる。これにより、半導体装置１は、高い耐圧を有する。半導体装置１では、ドリフト層１１に含まれるｎ型の不純物濃度を１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上にしても、ドリフト層１１全体を空乏化することが可能である。

このように、半導体装置１では、フィールドプレート電極２６を設け、ドリフト層１１に含まれるｎ型の不純物濃度を高く設定している。これにより、半導体装置１は、高耐圧を保持する。さらに、半導体装置１は、低抵抗のドリフト層１１を有する。

半導体装置１の製造方法について説明する。
図２〜図４は、半導体装置の製造方法を説明するための断面模式図である。

まず、図２（ａ）に示すように、ドレイン層１０と、ドリフト層１１と、低濃度のドリフト層１１ａと、を含む半導体積層体１９Ａを準備する。ドリフト層１１は、ドレイン層１０の上に設けられ、低濃度のドリフト層１１ａは、ドリフト層１１の上に設けられている。ドリフト層１１ａに含まれるｎ型の不純物濃度は、ドリフト層１１に含まれるｎ型の不純物濃度よりも低い。ドリフト層１１に含まれるｎ型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上である。

半導体積層体１９Ａにおいては、ドレイン層１０と、ドリフト層１１と、ドリフト層１１ａと、がエピタキシャル成長によって形成される。

次に、図２（ｂ）に示すように、ドリフト層１１ａに、ｐ型不純物をイオン注入する。これにより、ドレイン層１０と、ドレイン層１０の上に設けられたドリフト層１１と、ドリフト層１１の上に設けられたベース層１２と、を含む半導体積層体１９Ｂが準備される。

半導体積層体１９Ｂにおいては、ドリフト層１１ａに含まれるｎ型の不純物濃度がドリフト層１１に含まれるｎ型の不純物濃度よりも低いので、ベース層１２に含まれるｎ型の不純物濃度は、ドリフト層１１に含まれるｎ型の不純物濃度よりも低くなる。

次に、図２（ｃ）に示すように、マスク部材８０をベース層１２の表面に選択的に形成して、マスク部材８０から開口された半導体積層体１９Ｂにエッチング処理を施す。エッチングは、ＲＩＥ（Reactive Ion Etching）である。これにより、ベース層１２を貫通し、ドリフト層１１に到達するトレンチ２０が形成される。

次に、図３（ａ）に示すように、トレンチ２０内に、熱酸化によってフィールドプレート絶縁膜２５を形成する。続いて、トレンチ２０内に、フィールドプレート絶縁膜２５を介してフィールドプレート電極２６をＣＶＤ（Chemical Vapor Deposition）により形成する。フィールドプレート電極２６は、トレンチ２０内に埋め込まれるほか、ベース層１２の上にも形成される。

次に、図３（ｂ）に示すように、フィールドプレート電極２６にエッチバックを施す。これにより、フィールドプレート電極２６が所定の高さに調整される。また、エッチバックによって、フィールドプレート電極２６から上側のフィールドプレート絶縁膜２５が除去される。

次に、図４（ａ）に示すように、トレンチ２０内において、フィールドプレート電極２６の上に、ゲート絶縁膜２１を熱酸化により形成する。続いて、トレンチ２０内において、ゲート絶縁膜２１を介してゲート電極２２をＣＶＤにより形成する。ゲート電極２２には、必要に応じてエッチバックが施され、所定の高さに調整される。この後、ベース層１２の上に形成された余分なゲート絶縁膜２１は除去される。

次に、図４（ｂ）に示すように、ベース層１２およびゲート電極２２を覆うマスク部材８１を形成する。マスク部材８１からは、トレンチ２０に隣接するベース層１２の一部が開口されている。そして、マスク部材８１から開口されたベース層１２の表面に、ｎ型不純物をイオン注入する。これにより、ゲート絶縁膜２１に接するように、ベース層１２の表面に、ソース層１３が選択的に形成される。また、必要に応じて、イオン注入によってコンタクト層１５をベース層１２の表面に選択的に形成してもよい。続けて、ゲート電極２２上のマスク部材８１は層間絶縁膜として残し、それ以外の余分なマスク部材８１を除去する。

この後、図１（ｂ）に示すように、ソース層１３およびフィールドプレート電極２６に電気的に接続されるソース電極５１と、ドリフト層１１に電気的に接続されるドレイン電極５０と、を形成する。このような製造過程により半導体装置１が形成される。

半導体装置１の作用効果について、参考例に係る半導体装置を例示しながら説明する。

半導体装置１においては、例えば、トレンチ２０のピッチが１．５μｍのとき、ドリフト層１１に含まれるｎ型の不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）で３５Ｖ以上の耐圧を有する。トレンチ２０のピッチを１．５μｍより狭くした場合、さらにドリフト層１１に含まれるｎ型の不純物濃度を高くしても耐圧は維持される。

しかし、ドリフト層１１に含まれるｎ型の不純物濃度を１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上にすると、耐圧は維持されるものの、ドリフト層１１における移動度が下がり始める。この要因の１つに、ドリフト層１１の不純物濃度が過剰になると、キャリアが不純物によって散乱されづらくなることが考えられる。

図５は、参考例に係る半導体装置の模式図であり、（ａ）は、断面模式図および不純物濃度プロファイル、（ｂ）は、ベース層に含まれるｎ型の不純物濃度を変化させたときのチャネルにおける移動度の変化を示すグラフである。

半導体装置の断面模式図の右横に示された不純物濃度プロファイルは、断面模式図のＡ−Ｂ線に沿ったベース層１２、ドリフト層１１、およびドレイン層１０におけるｎ型不純物の不純物濃度である。

参考例に係る半導体装置１００は、トレンチゲート型構造のＭＯＳＦＥＴである。半導体装置１００は、ｎチャネル型のＭＯＳＦＥＴであり、フィールドプレート電極２６を備える。半導体装置１００においては、不純物濃度が均一なドリフト層１１の表面に、イオン注入をすることによってベース層１２０を形成している。ドリフト層１１は、エピタキシャル成長により形成されている。このため、図５（ａ）に示すように、ベース層１２０に含まれるｎ型の不純物濃度は、ドリフト層１１に含まれるｎ型の不純物濃度と略同じ量になっている。

ｎチャネル型のＭＯＳＦＥＴでは、一般的に、ドリフト層１１のオン抵抗は、移動度と、キャリア密度と、に反比例する。また、ドレイン層１０などの高濃度ｎ型半導体層では、キャリア密度と、ｎ型不純物量と、が同量と考えられるため、不純物濃度を増加させると、オン抵抗は下がる傾向にある。

しかし、ベース層１２に形成されるチャネル内のキャリアは、反転層中の少数キャリアである。少数キャリアの量は、ゲート絶縁膜２１の厚み、ゲート電極２２に印加される電圧等によって決定される。少数キャリアの量は、ベース層１２に含まれるｎ型の不純物濃度には依存しない。従って、ベース層１２に形成されるチャネルでは、ｎ型の不純物濃度が増加しても、キャリアの密度が変わらず、移動度だけが下がる場合がある。つまり、ベース層１２に含まれるｎ型の不純物濃度が高すぎると、ドリフト層１１だけではなく、チャネルの抵抗が増加する可能性がある。

図５（ｂ）に、ベース層に含まれるｎ型の不純物濃度を変化させたときのチャネルにおける移動度の変化を示す。図５（ｂ）は、シミュレーションにより得られたものである。

図５（ｂ）の横軸には、ベース層１２０内における横方向の距離（μｍ）が表されている。横方向の距離（μｍ）とは、トレンチ２０とドリフト層１１との境界Ａ’から、位置Ｂまでの距離である。図５（ｂ）の縦軸は、移動度（ｃｍ^２／Ｖ・ｓ）である。

ラインＡは、ｎ型の不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）のときの例である。ラインＢは、ｎ型の不純物濃度が８．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）のときの例である。ラインＣは、ｎ型の不純物濃度が２．０×１０^１７（ａｔｏｍｓ／ｃｍ^３）のときの例である。各ラインでのベース層１２０に含まれる不純物濃度は、閾値電圧が同じ値になるように設定されている。

図５（ｂ）から、ｎ型の不純物濃度が高くなるに従い、ベース層１２０に形成されるチャネルの移動度が低くなることが分かる。すなわち、ベース層１２０に含まれるｎ型の不純物濃度が過剰になると、チャネルの移動度が低くなる。

これに対して、図６は、第１実施形態におけるベース層に含まれるｎ型の不純物濃度を変化させたときのチャネルにおける移動度の変化を示すグラフである。図６は、シミュレーションにより得られたものである。

図６の横軸は、ベース層１２の横方向の距離（μｍ）である。横方向の距離（μｍ）とは、ベース層１２内におけるトレンチ２０とドリフト層１１との境界Ａ’から位置Ｂまでの距離である。図６（ｂ）の縦軸は、移動度（ｃｍ^２／Ｖ・ｓ）である。

図６中のラインＤは、ドリフト層１１に含まれるｎ型の不純物濃度が２．０×１０^１７（ａｔｏｍｓ／ｃｍ^３）、ベース層１２に含まれるｎ型の不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）のときの例である。ラインＥは、ドリフト層１１およびベース層１２に含まれるｎ型の不純物濃度がともに１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）の例である。ラインＦは、ドリフト層１１およびベース層１２に含まれるｎ型の不純物濃度がともに２．０×１０^１７（ａｔｏｍｓ／ｃｍ^３）の例である。

ラインＤと、ラインＥと、は、略重なっていることが分かる。これは、ベース層１２に含まれるｎ型の不純物濃度が同じであるためである。しかし、ベース層１２に含まれるｎ型の不純物濃度をラインＦのように増加させてしまうと、チャネルの移動度が低下してしまう。

一方、ベース層１２に含まれるｎ型の不純物濃度が同じでも、ドリフト層１１に含まれるｎ型の不純物濃度を増加させたラインＤでは、ラインＥに比べ、ドリフト層１１の抵抗が減少する。換言すれば、ラインＤのように、ドリフト層１１に含まれるｎ型の不純物濃度を増加させても、ベース層１２に含まれるｎ型の不純物濃度をドリフト層１１に含まれるｎ型の不純物濃度よりも低くすれば、ドリフト層１１からベース層１２までの不純物濃度がともに低いラインＥと同じ移動度となる。

実施形態では、ドリフト層１１に含まれるｎ型の不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上において、ドリフト層１１に含まれるｎ型の不純物濃度よりも、ベース層１２に含まれるｎ型の不純物濃度を低く設定している。これにより、チャネルの移動度が下がらず、チャネル抵抗の増加を抑制できる。

ドリフト層１１に含まれるｎ型の不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）より小さくなると、ドリフト層１１のオン抵抗が低下する場合がある。従って、ドリフト層１１に含まれるｎ型の不純物濃度は、１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上であることが望ましい。

図７は、シリコン結晶層に含まれる不純物濃度と移動度の関係を説明するための図である。図７には、シリコン結晶層に含まれる不純物濃度と移動度との関係の一例が示されている（E.F.Labuda and J.T.Clemens,“Integrated Ciruit Technology”,in R.E.Kirk and D.F.Othmer,Eds.,Encyclopedia of Chemical Technology, Wiley,New York,1980.参照）。

図７の横軸は、不純物濃度（ａｔｏｍｓ／ｃｍ^３）であり、右側の縦軸は、移動度（ｃｍ^２／Ｖ・ｓ）である。μ_ｎは、ｎ型の不純物濃度と移動度の関係であり、μ_ｐは、ｐ型の不純物濃度と移動度の関係である。図７から、不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）より小さい範囲では、移動度は略一定である。不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）〜１．０×１０^１９（ａｔｏｍｓ／ｃｍ^３）の範囲では、移動度が徐々に下がり始める。不純物濃度が１．０×１０^１９（ａｔｏｍｓ／ｃｍ^３）より大きくなると、移動度の減少が飽和する。

従って、実施形態では、ドリフト層１１に含まれるｎ型の不純物濃度を１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上、１．０×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下の範囲に設定してもよい。１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上、１．０×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下の範囲であるドリフト層１１に含まれるｎ型の不純物濃度よりも、ベース層１２に含まれるｎ型の不純物濃度を低く設定してもよい。

（第２実施形態）
図８は、第２実施形態に係る半導体装置の断面模式図と、不純物濃度プロファイルである。

半導体装置の断面模式図の右横に示された不純物濃度プロファイルは、断面模式図のＡ−Ｂ線に沿ったベース層、ドリフト層、およびドレイン層におけるｎ型不純物の不純物濃度である。

第２実施形態に係る半導体装置２は、トレンチゲート型構造のＭＯＳＦＥＴである。ＭＯＳＦＥＴとしては、一例として、ｎチャネル型のＭＯＳＦＥＴが例示されている。半導体装置２は、スーパージャンクション構造を備える。

半導体装置２は、ドレイン層１０を有し、ドレイン層１０の上には、ドリフト層１１が設けられている。ドリフト層１１の上には、ベース層１２が設けられている。ベース層１２の表面には、ソース層１３が選択的に設けられている。

ベース層１２に含まれるｎ型の不純物濃度は、ドリフト層１１に含まれるｎ型の不純物濃度よりも低い。ドリフト層１１に含まれるｎ型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上である。

半導体装置２においては、ソース層１３およびベース層１２を貫通し、ドリフト層１１に到達するトレンチ２０内にゲート絶縁膜２１を介してゲート電極２２が設けられている。

半導体装置２においては、ドリフト層１１の表面から内部にかけて、ｐ型の半導体層１２ｐが設けられている。半導体層１２ｐの上端は、ベース層１２に接続されている。半導体層１２ｐの形状は、ピラー状である。半導体層１２ｐの形状がピラー状であるため、半導体層１２ｐに隣接するドリフト層１１はピラー状になる。半導体装置２は、ドレイン層１０の上に、ピラー状のドリフト層１１とピラー状の半導体層１２ｐとが交互に周期的に配列されたスーパージャンクション構造を備える。

半導体装置２においては、ソース層１３に隣接するように、ベース層１２の表面にｐ型のコンタクト層１５が選択的に設けられている。コンタクト層１５は、半導体層１２ｐの上方に位置している。コンタクト層１５に含まれるｐ型の不純物濃度は、ベース層１２に含まれるｐ型の不純物濃度からベース層１２に含まれるｎ型の不純物濃度を差し引いた値よりも高い。

ドレイン層１０には、ドレイン電極５０が接続されている。ドリフト層１１には、ドレイン電極５０が電気的に接続されている。ソース層１３およびコンタクト層１５には、ソース電極５１が電気的に接続されている。

半導体装置２においては、スーパージャンクション構造が設けられたため、ｐ型の半導体層１２ｐとｎ型のドリフト層１１との界面からドレイン層１０の主面に対して略平行な方向に空乏層を延ばすことができる。これにより、ドリフト層１１内に形成される空乏層が広がり易くなる。その結果、半導体装置２は、高い耐圧を有する。

半導体装置２では、ドリフト層１１内に形成される空乏層が広がり易くなるため、ドリフト層１１に含まれるｎ型の不純物濃度を高く設定することができる。例えば、半導体装置２では、ドリフト層１１に含まれるｎ型の不純物濃度を１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上にしても、ドリフト層１１全体を空乏化することが可能である。ドリフト層１１が高濃度になるので、ドリフト層１１の抵抗は低下する。

このように、半導体装置２においては、半導体装置１と同様に、ドリフト層１１に含まれるｎ型の不純物濃度が１．０×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上において、ドリフト層１１に含まれるｎ型の不純物濃度よりも、ベース層１２に含まれるｎ型の不純物濃度を低く設定している。これにより、チャネルの移動度が下がらず、チャネル抵抗の増加を抑制できる。

実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。

また、実施形態では、スーパージャンクション構造の形成プロセスに関しては、イオン注入と埋め込み結晶成長を繰り返すプロセスや加速電圧を変化させるプロセスなどのいずれのプロセスを用いても実施可能である。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、１００ 半導体装置
１０ ドレイン層
１１、１１ａ ドリフト層
１２、１２０ ベース層
１２ｐ 半導体層
１３ ソース層
１５ コンタクト層
１９Ａ、１９Ｂ 半導体積層体
２０ トレンチ
２１ ゲート絶縁膜
２２ ゲート電極
２５ フィールドプレート絶縁膜
２６ フィールドプレート電極
５０ ドレイン電極
５１ ソース電極
８０、８１ マスク部材

Claims (5)

1. 第１導電型のドリフト層と、
   前記ドリフト層の上に設けられた第２導電型のベース層と、
   前記ベース層の表面に選択的に設けられた第１導電型のソース層と、
   前記ソース層および前記ベース層を貫通し、前記ドリフト層に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
   前記トレンチ内において、前記ゲート電極の下側に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、
   前記ソース層に隣接するように前記ベース層の表面に選択的に設けられた第２導電型のコンタクト層と、
   前記ドリフト層に電気的に接続されたドレイン電極と、
   前記ソース層に電気的に接続されたソース電極と、
   を備え、
   前記フィールドプレート電極は、前記ソース電極に電気的に接続され、
   前記コンタクト層に含まれる第２導電型の不純物濃度は、前記ベース層に含まれる前記第２導電型の不純物濃度から前記ベース層に含まれる前記第１導電型の不純物濃度を差し引いた値よりも高く、
   前記コンタクト層は、前記ソース電極に接続され、
   前記ベース層に含まれる前記第１導電型の不純物濃度は、前記ドリフト層に含まれる前記第１導電型の不純物濃度よりも低く、
   前記ドリフト層に含まれる前記第１導電型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上であることを特徴とする半導体装置。
2. 第１導電型のドリフト層と、
   前記ドリフト層の上に設けられた第２導電型のベース層と、
   前記ベース層の表面に選択的に設けられた第１導電型のソース層と、
   前記ソース層および前記ベース層を貫通し、前記ドリフト層に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
   前記トレンチ内において、前記ゲート電極の下側に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、
   前記ドリフト層に電気的に接続されたドレイン電極と、
   前記ソース層に電気的に接続されたソース電極と、
   を備え、
   前記フィールドプレート電極は、前記ソース電極に電気的に接続され、
   前記ベース層に含まれる前記第１導電型の不純物濃度は、前記ドリフト層に含まれる前記第１導電型の不純物濃度よりも低く、
   前記ドリフト層に含まれる前記第１導電型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上であることを特徴とする半導体装置。
3. 第１導電型のドリフト層と、
   前記ドリフト層の上に設けられた第２導電型のベース層と、
   前記ベース層の表面に選択的に設けられた第１導電型のソース層と、
   前記ソース層および前記ベース層を貫通し、前記ドリフト層に到達するトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
   前記ベース層に接続され、前記ドリフト層の表面から内部にかけて設けられたピラー状の第２導電型の半導体層と、
   前記ドリフト層に電気的に接続されたドレイン電極と、
   前記ソース層に電気的に接続されたソース電極と、
   を備え、
   前記ベース層に含まれる前記第１導電型の不純物濃度は、前記ドリフト層に含まれる前記第１導電型の不純物濃度よりも低く、
   前記ドリフト層に含まれる前記第１導電型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上であることを特徴とする半導体装置。
4. 前記ソース層に隣接するように、前記ベース層の表面に第２導電型のコンタクト層がさらに選択的に設けられ、
   前記コンタクト層に含まれる第２導電型の不純物濃度は、前記ベース層に含まれる前記第２導電型の不純物濃度から前記ベース層に含まれる前記第１導電型の不純物濃度を差し引いた値よりも高く、
   前記コンタクト層は、前記ソース電極に接続されていることを特徴とする請求項２または３に記載の半導体装置。
5. 第１導電型のドリフト層と、前記ドリフト層の上に設けられた第２導電型のベース層と、を有する半導体積層体を準備する工程と、
   前記ベース層を貫通し、前記ドリフト層に到達するトレンチを形成する工程と、
   前記トレンチ内において、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極を形成する工程と、
   前記トレンチ内において、前記フィールドプレート電極の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ベース層の表面に、前記ゲート絶縁膜に接するように、第１導電型のソース層を選択的に型成する工程と、
   前記ソース層および前記フィールドプレート電極に電気的に接続されるソース電極と、前記ドリフト層に電気的に接続されるドレイン電極と、を形成する工程と、
   を備え、
   前記ベース層に含まれる前記第１導電型の不純物濃度は、前記ドリフト層に含まれる前記第１導電型の不純物濃度よりも低く、
   前記ドリフト層に含まれる前記第１導電型の不純物濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）以上であることを特徴とする半導体装置の製造方法。

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