JP2012242944A - レギュレータ回路 - Google Patents

Abstract

【課題】検出閾値を設定するために別途の基準電圧源ＲＥＦを必要としたが、基準電圧源を必要とせず、かつ、回路規模の縮小と消費電流の低減を実現する。
【解決手段】レギュレータ回路１００は、入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続されたＰチャネル型の出力トランジスタ１０６と、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路（１１０及び１１１）と、エミッタ面積の異なるトランジスタ対（１０４及び１０５）の共通ベースで帰還電圧Ｖｆｂの入力を受けて各トランジスタに流れるコレクタ電流Ｉ１１及びＩ１２の大小関係に応じた電圧信号Ｖ１１を出力する増幅回路（１０１、１０２、１０４、１０５、１０７、１０８）と、エミッタ接地型の増幅段により電圧信号Ｖ１１を増幅して出力トランジスタ１０６の駆動信号Ｖ１２を生成する駆動信号生成回路（１０３、１０９、１１２）と、を有する。
【選択図】図２

Description

本明細書中に開示されている種々の技術的特徴は、基準電圧源を有しない半導体装置に関するものである。

従来より、半導体装置の多くは、外部電源電圧から所定の基準電圧を生成する基準電圧源（バンドギャップ電源回路など）を有しており、その出力を用いて半導体装置内部の動作設定（レギュレータ回路の出力目標値設定や異常保護回路の検出閾値設定など）が行われる。ただし、半導体装置の用途によっては、回路規模をできるだけ縮小するために、上記の基準電圧源を有しない機種も提案されている。

なお、本明細書中に開示されている種々の技術的特徴に関連する従来技術の一例としては、特許文献１〜特許文献６を挙げることができる。

特開平１０−２０１０８０号公報 特許２００６−３５１９４４号公報 特開平５−０８７８４０号公報 特許２００４−３０９１６４号公報 特開平５−２４３８５８号公報 特許平９−１３０１５７号公報

＜シリーズレギュレータ回路＞
図１０は、シリーズレギュレータ回路の一従来例を示す回路図である。本従来例のシリーズレギュレータ回路Ｘは、出力電圧Ｖｏｕｔの目標値を設定するために別途の基準電圧源を必要としない。しかしながら、本従来例のシリーズレギュレータ回路Ｘでは、出力トランジスタＸＣとしてｎｐｎ型バイポーラトランジスタが用いられているので、最大でも入力電圧Ｖｉｎから出力トランジスタＸＣのベース・エミッタ間電圧Ｖｆだけ低い出力電圧Ｖｏｕｔしか生成することができない、という課題があった。また、本従来例のシリーズレギュレータ回路Ｘでは、アンプＸＡのゲインを高めるためにブースタＸＢを必要とするのでチップ面積が大きくなる、という課題もあった。

なお、出力トランジスタＸＣとしてｐｎｐ型バイポーラトランジスタやＰチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタを用い、ブースタＸＢを取り除いてアンプＸＡと出力トランジスタＸＣを直接的に接続した構成であれば、上記の課題を容易に解消できるようにも思われる。しかしながら、このような構成では、出力電圧Ｖｏｕｔの未出力時にアンプＸＡが動作せず、シリーズレギュレータ回路Ｘを起動することができなくなるので、現実的な解決策とはなり得なかった。

本明細書中に開示されている第１の技術的特徴は、上記の課題に鑑み、出力目標値の設定に別途の基準電圧源を必要とせず、かつ、出力電圧範囲の拡大と回路規模の縮小を実現することのできるレギュレータ回路を提供することを第１の目的とする。

＜温度保護回路（温度検出回路）＞
図１１Ａ及び図１１Ｂは、それぞれ、温度保護回路の第１従来例及び第２従来例を示す回路図である。

第１従来例の温度保護回路Ｙ１は、ｎｐｎ型バイポーラトランジスタＹＡのベース・エミッタ間電圧Ｖｆが負の温度特性（−２ｍＶ／℃）を有することを利用して、簡易に温度保護信号ＴＳＤを生成することができる。しかしながら、第１従来例の温度保護回路Ｙ１では、検出閾値（閾値電圧Ｖｔｈ）を設定するために別途の基準電圧源ＲＥＦを必要とする、という課題があった。

第２従来例の温度保護回路Ｙ２は、検出閾値を設定するために別途の基準電圧源を必要としない。しかしながら、第２従来例の温度保護回路Ｙ２では、第１従来例と比べて回路を構成する素子数が多い上に、その消費電流（特にコンパレータＹＨ及びＹＬや論理回路ＬＯＧＩＣでの消費電流）が大きくなる、という課題があった。

本明細書中に開示されている第２の技術的特徴は、上記の課題に鑑み、検出閾値の設定に別途の基準電圧源を必要とせず、かつ、回路規模の縮小と消費電流の低減を実現することのできる温度検出回路を提供することを第２の目的とする。

＜過電圧保護回路（電圧検出回路）＞
図１２は、過電圧保護回路の一従来例を示す回路図である。本従来例の過電圧保護回路Ｚは、出力電圧Ｖｏｕｔに応じたモニタ電圧Ｖｍと所定の基準電圧ＶｔｈとをコンパレータＺＡで比較することにより、簡易に過電圧保護信号ＯＶＰを生成することができる。しかしながら、本従来例の過電圧保護回路Ｚでは、検出閾値（基準電圧Ｖｔｈ）を設定するために別途の基準電圧源を必要とする、という課題があった。

本明細書中に開示されている第３の技術的特徴は、上記の課題に鑑み、検出閾値の設定に別途の基準電圧源を必要としない電圧検出回路を提供することを第３の目的とする。

＜第１の技術的特徴＞
本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴に係るレギュレータ回路は、入力電圧の印加端と出力電圧の印加端との間に接続されたｐｎｐ型またはＰチャネル型の出力トランジスタと、前記出力電圧に応じた帰還電圧を生成する帰還電圧生成回路と、エミッタ面積の異なるトランジスタ対の共通ベースで前記帰還電圧の入力を受けて各トランジスタに流れるコレクタ電流の大小関係に応じた電圧信号を出力する増幅回路と、エミッタ接地型またはソース接地型の増幅段により前記電圧信号を増幅して前記出力トランジスタの駆動信号を生成する駆動信号生成回路と、を有する構成（第１−１の構成）とされている。

なお、上記第１−１の構成から成るレギュレータ回路において、前記駆動信号生成回路は、入力電圧の印加端と前記出力トランジスタの制御電極との間に接続されて、制御電極に前記電圧信号が印加されるｐｎｐ型またはＰチャネル型の増幅トランジスタと；前記出力トランジスタの制御電極と接地端との間に接続された電流源と；を含む構成（第１−２の構成）にするとよい。

また、上記第１−２の構成から成るレギュレータ回路において、前記駆動信号生成回路は、さらに、前記入力電圧の印加端と前記出力トランジスタの制御電極との間に接続されたプルアップ抵抗を含む構成（第１−３の構成）にするとよい。

また、上記第１−３の構成から成るレギュレータ回路において、前記増幅回路は、前記トランジスタ対として、ベースが前記帰還電圧の印加端に接続され、コレクタが第１負荷を介して前記入力電圧の印加端に接続されると共に前記電圧信号の印加端にも接続され、エミッタが第１抵抗を介して接地端に接続された第１トランジスタと；前記第１トランジスタよりもエミッタ面積が大きく、ベースが前記第１トランジスタのベースに接続され、コレクタが第２負荷を介して前記入力電圧の印加端に接続され、エミッタが前記第１抵抗よりも抵抗値の小さい第２抵抗を経由した後で前記第１抵抗を介して接地端に接続された第２トランジスタと；を含む構成（第１−４の構成）にするとよい。

また、上記第１−４の構成から成るレギュレータ回路において、前記増幅回路は、さらに、前記第１トランジスタよりも耐圧が高く、前記第１トランジスタと前記第１負荷との間に挿入された第３トランジスタと；前記第２トランジスタよりも耐圧が高く、前記第２トランジスタと前記第２負荷との間に挿入された第４トランジスタと；を含む構成（第１−５の構成）にするとよい。

また、上記第１−５の構成から成るレギュレータ回路において、前記第３トランジスタ及び前記第４トランジスタの制御電極は、いずれも前記出力電圧の印加端に接続されている構成（第１−６の構成）にするとよい。

また、本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴に係る半導体装置は、上記第１−１〜第１−６いずれかの構成から成るレギュレータ回路を有する構成（第１−７の構成）とされている。

＜第２の技術的特徴＞
本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴に係る温度検出回路は、基準電流を生成する基準電流生成部と、前記基準電流に応じて第１電流と第２電流を生成するカレントミラーと、前記カレントミラーの下流側で前記基準電流が流れる経路に挿入された第１抵抗と、前記カレントミラーの下流側で前記第１電流が流れる経路に挿入された第２抵抗と、前記カレントミラーの下流側で前記第２電流が流れる経路に挿入されたダイオードまたはダイオード接続型トランジスタと、前記第１電流と前記第２電流を比較して温度検出信号を生成する電流比較部と、を有する構成（第２−１の構成）とされている。

なお、上記第２−１の構成から成る温度検出回路において、前記第１抵抗と前記第２抵抗は、同一の抵抗値に設定されている構成（第２−２の構成）にするとよい。

また、上記第２−２の構成から成る温度検出回路は、前記第１抵抗及び前記第２抵抗と接地端との間に接続された第３抵抗と、前記温度検出信号に応じて前記第３抵抗の両端間を導通／遮断するスイッチと、をさらに有する構成（第２−３の構成）にするとよい。

また、上記第２−２または第２−３の構成から成る温度検出回路において、前記カレントミラーは、第１電極が前記第１抵抗を介して接地端に接続され、第２電極が前記基準電流生成部に接続され、制御電極が自身の第２電極に接続された第１トランジスタと；第１電極が前記第２抵抗を介して接地端に接続され、第２電極が前記電流比較部に接続され、制御電極が前記第１トランジスタの制御電極に接続された第２トランジスタと；第１電極が前記ダイオードまたは前記ダイオード接続型トランジスタを介して接地端に接続され、第２電極が前記電流比較部に接続され、制御電極が前記第１トランジスタの制御電極に接続された第３トランジスタと；を含む構成（第２−４の構成）にするとよい。

また、上記第２−４の構成から成る温度検出回路において、前記電流比較部は、第１電極が入力電圧の印加端に接続され、第２電極が前記第２トランジスタの第２電極に接続され、制御電極が自身の第２電極に接続された第４トランジスタと；第１電極が前記入力電圧の印加端に接続され、第２電極が前記第３トランジスタの第２電極に接続され、制御電極が前記第４トランジスタの制御電極に接続された第５トランジスタと；第１電極が前記入力電圧の印加端に接続され、第２電極が前記温度検出信号の出力端に接続され、制御電極が前記第５トランジスタの第２電極に接続された第６トランジスタと；前記温度検出信号の出力端と接地端との間に接続された第４抵抗と；を含む構成（第２−５の構成）にするとよい。

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴に係る半導体装置は、上記第２−１〜第２−５いずれかの構成から成る温度検出回路と、前記温度検出信号に基づいて動作可否が制御される内部回路とを有する構成（第２−６の構成）とされている。

＜第３の技術的特徴＞
本明細書中に開示されている種々の技術的特徴のうち、第３の技術的特徴に係る電圧検出回路は、監視対象電圧を分圧して第１電圧と第２電圧を生成する分圧回路と、エミッタ面積の異なるトランジスタ対に入力される前記第１電圧と前記第２電圧を比較して電圧検出信号を生成する比較回路と、を有する構成（第３−１の構成）とされている。

なお、上記第３−１の構成から成る電圧検出回路において、前記比較回路は、前記トランジスタ対として、ベースが前記第１電圧の印加端に接続された第１トランジスタと；前記第１トランジスタよりもエミッタ面積が大きく、ベースが前記第２電圧の印加端に接続され、エミッタが前記第１トランジスタのエミッタと共通に接続された第２トランジスタと；を含む構成（第３−２の構成）にするとよい。

また、上記第３−２の構成から成る電圧検出回路において、前記比較回路は、さらに、前記第１トランジスタ及び前記第２トランジスタのエミッタ電流を生成する電流源と；前記第１トランジスタまたは前記第２トランジスタのコレクタ電圧から前記電圧検出信号を生成する出力段と；を含む構成（第３−３の構成）にするとよい。

また、上記第３−１〜第３−３いずれかの構成から成る電圧検出回路において、前記分圧回路は、前記監視対象電圧と接地電圧との間で基準電圧を生成する第１分圧回路と、前記監視対象電圧と前記基準電圧との間または前記基準電圧と接地電圧との間で前記第１電圧と前記第２電圧を生成する第２分圧回路を含む構成（第３−４の構成）にするとよい。

また、上記第３−４の構成から成る電圧検出回路において、前記第２分圧回路は、制御電極が前記基準電圧の印加端に接続され、第２電極が接地端または前記監視対象電圧の印加端に接続された第３トランジスタと；前記第３トランジスタの第２電極と前記監視対象電圧の印加端または接地端との間に接続されて前記第１電圧及び前記第２電圧を生成する抵抗ラダーと；を含む構成（第３−５の構成）にするとよい。

また、本明細書中に開示されている種々の技術的特徴のうち、第３の技術的特徴に係る半導体装置は、上記第３−１〜第３−５いずれかの構成から成る電圧検出回路と、前記電圧検出信号に基づいて動作可否が制御される内部回路とを有する構成（第３−６の構成）とされている。

本明細書中に開示されている第１の技術的特徴によれば、出力目標値の設定に別途の基準電圧源を必要とせず、かつ、出力電圧範囲の拡大と回路規模の縮小を実現することが可能なレギュレータ回路を提供することが可能となる。

また、本明細書中に開示されている第２の技術的特徴によれば、検出閾値の設定に別途の基準電圧源を必要とせず、かつ、回路規模の縮小と消費電流の低減を実現することのできる温度検出回路を提供することが可能となる。

また、本明細書中に開示されている第３の技術的特徴によれば、検出閾値の設定に別途の基準電圧源を必要としない電圧検出回路を提供することが可能となる。

シリーズレギュレータＩＣの一構成例を示すブロック図 シリーズレギュレータ回路の第１構成例を示す回路図 シリーズレギュレータ回路の第２構成例を示す回路図 シリーズレギュレータ回路に含まれる異常保護部の一構成例を示す回路図 温度保護回路の第１構成例を示す回路図 温度保護回路の第２構成例を示す回路図 過電圧保護回路の第１構成例を示す回路図 過電圧保護回路の第２構成例を示す回路図 過電圧保護回路でシリーズレギュレータ回路の帰還抵抗を共用する際の留意点を説明するための図（第１構成例） 過電圧保護回路でシリーズレギュレータ回路の帰還抵抗を共用する際の留意点を説明するための図（第２構成例） シリーズレギュレータ回路の一従来例を示す回路図 温度保護回路の第１従来例を示す回路図 温度保護回路の第２従来例を示す回路図 過電圧保護回路の一従来例を示す回路図

＜全体構成＞
図１は、シリーズレギュレータＩＣの一構成例を示すブロック図である。本構成例のシリーズレギュレータＩＣ１は、シリーズレギュレータ回路１００と、温度保護回路２００と、過電圧保護回路３００と、を集積化したモノリシック半導体集積回路装置である。

シリーズレギュレータ回路１００は、入力電圧Ｖｉｎ（例えば１２Ｖ）から所望の出力電圧Ｖｏｕｔ（例えば５Ｖや３．３Ｖ）を生成する。なお、シリーズレギュレータ回路１００には、温度保護信号Ｓ１及び過電圧保護信号Ｓ２に基づいて出力動作の可否を制御する異常保護部が含まれている。シリーズレギュレータ回路１００の構成及び動作については、後ほど詳細に説明する。

温度保護回路２００は、シリーズレギュレータＩＣ１のチップ温度Ｔｊが所定の検出閾値を上回っているか否かを監視して温度保護信号Ｓ１を生成し、この温度保護信号Ｓ１をシリーズレギュレータ回路１００に出力する。温度保護回路２００の構成及び動作については後ほど詳細に説明する。

過電圧保護回路３００は、出力電圧Ｖｏｕｔが所定の検出閾値を上回っているか否かを監視して過電圧保護信号Ｓ２を生成し、この過電圧保護信号Ｓ２をシリーズレギュレータ回路１００に出力する。過電圧保護回路３００の構成及び動作については、後ほど詳細に説明する。

＜シリーズレギュレータ回路＞
図２は、シリーズレギュレータ回路１００の第１構成例を示す回路図である。本構成例のシリーズレギュレータ回路１００は、ｐｎｐ型バイポーラトランジスタ１０１〜１０３と、ｎｐｎ型バイポーラトランジスタ１０４及び１０５と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１０６と、抵抗１０７〜１１１と、電流源１１２と、を有する。

トランジスタ１０１及び１０２のエミッタは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタ１０１及び１０２のベースは、いずれもトランジスタ１０２のコレクタに接続されている。トランジスタ１０１のコレクタは、トランジスタ１０４のコレクタに接続されている。トランジスタ１０２のコレクタは、トランジスタ１０５のコレクタに接続されている。トランジスタ１０４及び１０５のベースは、いずれも帰還電圧Ｖｆｂの印加端（抵抗１１０と抵抗１１１との接続ノード）に接続されている。トランジスタ１０５のエミッタは、抵抗１０７及び１０８を介して接地端に接続されている。トランジスタ１０４のエミッタは、抵抗１０７と抵抗１０８との接続ノードに接続されている。トランジスタ１０４及び１０５のエミッタ面積比は１：Ｎに設計されている。

トランジスタ１０３のエミッタは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタ１０３のコレクタは、電流源１１２を介して接地端に接続されている。トランジスタ１０３のベースは、トランジスタ１０１のコレクタに接続されている。トランジスタ１０６のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタ１０６のドレインは、出力電圧Ｖｏｕｔの印加端に接続される一方、抵抗１１０及び１１１を介して接地端にも接続されている。トランジスタ１０６のゲートは、トランジスタ１０３のコレクタに接続される一方、抵抗１０９を介して入力電圧Ｖｉｎの印加端にも接続されている。

トランジスタ１０６は、入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間に接続された出力トランジスタに相当する。抵抗１１０及び１１１は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）を生成する帰還電圧生成回路に相当する。トランジスタ１０１及び１０２、トランジスタ１０４及び１０５、並びに、抵抗１０７及び１０８は、エミッタ面積の異なるトランジスタ対（トランジスタ１０４及び１０５）の共通ベースで帰還電圧Ｖｆｂの入力を受けて各トランジスタ１０４及び１０５に流れるコレクタ電流Ｉ１１及びＩ１２の大小関係に応じた電圧信号Ｖ１１を出力する増幅回路に相当する。トランジスタ１０３、抵抗１０９、及び、電流源１１２は、エミッタ接地型（トランジスタ１０３としてＰチャネル型ＭＯＳ電界効果トランジスタを用いた場合にはソース接地型）の増幅段により電圧信号Ｖ１１を増幅してトランジスタ１０６の駆動信号Ｖ１２（ゲート電圧）を生成する駆動信号生成回路に相当する。

上記構成から成るシリーズレギュレータ回路１００の動作について説明する。出力電圧Ｖｏｕｔの上昇に伴って帰還電圧Ｖｆｂが高くなると、トランジスタ１０４とトランジスタ１０５との間では、互いのエミッタ面積の差よりも互いのベース・エミッタ間電圧の差の方が優勢となる。その結果、コレクタ電流Ｉ１２よりもコレクタ電流Ｉ１１の方が大きくなり、電圧信号Ｖ１１が低下する。電圧信号Ｖ１１の低下に伴ってトランジスタ１０３の導通度が大きくなると、駆動信号Ｖ１２の電圧値が高くなる。その結果、トランジスタ１０６の導通度が小さくなり、出力電圧Ｖｏｕｔが低下する。

一方、出力電圧Ｖｏｕｔの低下に伴って帰還電圧Ｖｆｂが低くなると、トランジスタ１０４とトランジスタ１０５との間では、互いのベース・エミッタ間電圧の差よりも互いのエミッタ面積の差の方が優勢となる。その結果、コレクタ電流Ｉ１１よりもコレクタ電流Ｉ１２の方が大きくなり、電圧信号Ｖ１１が上昇する。電圧信号Ｖ１１の上昇に伴ってトランジスタ１０３の導通度が小さくなると、駆動信号Ｖ１２の電圧値が低くなる。その結果、トランジスタ１０６の導通度が大きくなり、出力電圧Ｖｏｕｔが上昇する。

このように、第１構成例のシリーズレギュレータ回路１００であれば、出力目標値設定に別途の基準電圧源を必要とせずに、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成することができる。なお、出力電圧Ｖｏｕｔの目標値は、抵抗１１０及び１１１の抵抗比に応じて任意に調整することが可能である。

また、第１構成例のシリーズレギュレータ回路１００であれば、図１０のブースタＸＢよりも回路規模の小さいエミッタ接地型（またはソース接地型）の増幅段を用いることができるので、回路規模の縮小や消費電流の低減を実現することが可能となる。

また、第１構成例のシリーズレギュレータ回路１００であれば、出力トランジスタとしてＰチャネル型（またはｐｎｐ型）のトランジスタ１０６を用いることができるので、出力電圧Ｖｏｕｔの出力範囲を入力電圧Ｖｉｎ近傍まで広げることが可能となる。

また、第１構成例のシリーズレギュレータ回路１００であれば、出力電圧Ｖｏｕｔの未出力時において、増幅回路（トランジスタ１０１及び１０２、トランジスタ１０４及び１０５、並びに、抵抗１０７及び１０８）が動作できない状況であっても、電流源１１２を介して駆動信号Ｖ１２がローレベルに引き下げられるので、トランジスタ１０６はオンとなる。その結果、出力電圧Ｖｏｕｔが上昇して、シリーズレギュレータ回路１００を正常に起動することが可能となる。

また、第１構成例のシリーズレギュレータ回路１００であれば、トランジスタ１０６のゲートが抵抗１０９を介して入力電圧Ｖｉｎの印加端にプルアップされている。従って、駆動信号Ｖ１２の論理レベルが不定となり得る状況下では、駆動信号Ｖ１２の論理レベルをハイレベルに固定して、トランジスタ１０６をオフ状態に維持することが可能となる。

なお、上記の構成を応用すれば、シリーズレギュレータ回路１００のみならず、その他の用途に供されるアンプやコンパレータを実現することも可能である。

図３は、シリーズレギュレータ回路１００の第２構成例を示す回路図である。第２構成例は、第１構成例とほぼ同様の構成であり、トランジスタ１０１とトランジスタ１０４との間にＮチャネル型ＭＯＳ電界効果トランジスタ１１３を挿入した点、及び、トランジスタ１０２とトランジスタ１０５との間にＮチャネル型ＭＯＳ電界効果トランジスタ１１４を挿入した点に特徴を有している。トランジスタ１１３及び１１４としては、トランジスタ１０４及び１０５よりも高耐圧（例えば５０Ｖ耐圧）の素子（例えばＮＤＭＯＳＦＥＴ）を用いればよい。

上記の接続関係について具体的に説明する。トランジスタ１１３のドレインは、トランジスタ１０１のコレクタに接続されている。トランジスタ１１３のソースは、トランジスタ１０４のコレクタに接続されている。トランジスタ１１４のドレインは、トランジスタ１０２のコレクタに接続されている。トランジスタ１１４のソースは、トランジスタ１０５のコレクタに接続されている。トランジスタ１１３及び１１４のゲートは、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。なお、トランジスタ１１３及び１１４のゲートは、増幅回路（トランジスタ１０１及び１０２、トランジスタ１０４及び１０５、抵抗１０７及び１０８、並びに、トランジスタ１１３及び１１４）の動作が可能である限り、出力電圧Ｖｏｕｔの印加端以外の低電圧印加端に接続しても構わない。

トランジスタ１１３及び１１４を挿入したことにより、トランジスタ１０４及び１０５のコレクタには、出力電圧Ｖｏｕｔよりもトランジスタ１１３及び１１４のゲート・ソース間電圧Ｖｇｓだけ低い電圧（＝Ｖｏｕｔ−Ｖｇｓ）しか印加されなくなる。従って、製造プロセス上、トランジスタ１０４及び１０５の高耐圧化が難しい場合であっても、シリーズレギュレータ回路１００全体の高耐圧化を実現することが可能となる。

図４はシリーズレギュレータ回路１００に含まれる異常保護部の一構成例を示す回路図である。本構成例の異常保護部は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１５と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１６と、否定論理和演算器１１７とを含む。

トランジスタ１１５のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタ１１５のドレインは、トランジスタ１０６のゲートに接続されている。トランジスタ１１５のゲートは、否定論理和演算器１１７の出力端に接続されている。否定論理和演算器１１７の第１入力端は、温度保護信号Ｓ１の印加端に接続されている。否定論理和演算器１１７の第２入力端は、過電圧保護信号Ｓ２の印加端に接続されている。トランジスタ１１６のドレインは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタ１１６のソースは、接地端に接続されている。トランジスタ１１６のゲートは、温度保護信号Ｓ１の印加端に接続されている。

温度保護信号Ｓ１と過電圧保護信号Ｓ２がいずれもローレベル（正常時の論理レベル）である場合、トランジスタ１１５及び１１６はいずれもオフされる。従って、出力電圧Ｖｏｕｔの生成動作には何ら影響がない。温度保護信号Ｓ１がハイレベル（異常温度検出時の論理レベル）である場合、トランジスタ１１５及び１１６はいずれもオンされる。従って、トランジスタ１０６は強制的にオフ状態となり、出力電圧Ｖｏｕｔは接地電圧まで引き下げられる。過電圧保護信号Ｓ２がハイレベル（過電圧検出時の論理レベル）である場合、トランジスタ１１６はオフのまま、トランジスタ１１５だけがオンされる。従って、出力電圧Ｖｏｕｔが接地電圧まで引き下げられることはなく、トランジスタ１０６の強制オフのみが実施される。

＜温度保護回路（温度検出回路）＞
図５は、温度保護回路２００の第１構成例を示す回路図である。第１構成例の温度保護回路２００は、ｐｎｐ型バイポーラトランジスタ２０１〜２０５と、ｎｐｎ型バイポーラトランジスタ２０６〜２１１と、抵抗２１２〜２１６と、を有する。

トランジスタ２０１及び２０２のエミッタは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタ２０１及び２０２のベースは、いずれもトランジスタ２０１のコレクタに接続されている。トランジスタ２０１のコレクタは、トランジスタ２０７のコレクタに接続されている。トランジスタ２０６及び２０７のベースは、いずれもトランジスタ２０６のコレクタに接続されている。トランジスタ２０６のコレクタは、抵抗２１２を介して入力電圧Ｖｉｎの印加端に接続されている。トランジスタ２０６のエミッタは、接地端に接続されている。トランジスタ２０７のエミッタは、抵抗２１３を介して接地端に接続されている。トランジスタ２０６及び２０７のエミッタ面積比は１：Ｎに設計されている。

トランジスタ２０２のコレクタは、トランジスタ２０８のコレクタに接続されている。トランジスタ２０８〜２１０のベースは、いずれもトランジスタ２０８のコレクタに接続されている。トランジスタ２０８のエミッタは、抵抗２１４を介して接地端に接続されている。トランジスタ２０９のエミッタは、抵抗２１５を介して接地端に接続されている。トランジスタ２１０のエミッタは、トランジスタ２１１のコレクタ及びベースに接続されている。トランジスタ２１１のエミッタは、接地端に接続されている。

トランジスタ２０９のコレクタは、トランジスタ２０３のコレクタに接続されている。トランジスタ２１０のコレクタは、トランジスタ２０４のコレクタとトランジスタ２０５のベースに接続されている。トランジスタ２０３及び２０４のエミッタは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタ２０３及び２０４のベースは、いずれもトランジスタ２０３のコレクタに接続されている。トランジスタ２０５のエミッタは入力電圧Ｖｉｎの印加端に接続されている。トランジスタ２０５のコレクタは、温度保護信号Ｓ１の出力端に接続されると共に、抵抗２１６を介して接地端にも接続されている。

トランジスタ２０１及び２０２、トランジスタ２０６及び２０７、並びに、抵抗２１２及び２１３は、基準電流Ｉ２０を生成する基準電流生成部に相当する。トランジスタ２０８〜２１０は、基準電流Ｉ２０に応じて第１電流Ｉ２１と第２電流Ｉ２２を生成するカレントミラーに相当する。抵抗２１４は、カレントミラーの下流側（接地端側）で基準電流Ｉ２０が流れる経路に挿入された第１抵抗に相当する。抵抗２１５は、カレントミラーの下流側で第１電流Ｉ２１が流れる経路に挿入された第２抵抗に相当する。トランジスタ２１１は、カレントミラーの下流側で第２電流Ｉ２１が流れる経路に挿入されたダイオード接続型トランジスタに相当する。なお、トランジスタ２１１をダイオードに置き換えることも可能である。トランジスタ２０３〜２０５、及び、抵抗２１６は、第１電流Ｉ２１と第２電流Ｉ２２を比較して温度検出信号Ｓ１を生成する電流比較部に相当する。

上記構成から成る温度保護回路２００の動作について説明する。抵抗２１３の抵抗値をＲ２１とし、抵抗２１４及び２１５の抵抗値をいずれもＲ２２とした場合、トランジスタ２０９のエミッタ電圧Ｖ２１は、次の（１）式で表される。なお、（１）式中の符号Ｖ_Ｔは熱電圧（＝ｋＴ／ｑ）である（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子電荷）。
Ｖ２１＝（Ｒ２２／Ｒ２１）Ｖ_ＴｌｎＮ …（１）

一方、トランジスタ２１０のエミッタ電圧Ｖ２２は、次の（２）式で表される。なお、（１）式中の符号Ｖｆは、ダイオード接続型トランジスタ２１１のベース・エミッタ間電圧であり、負の温度特性（−２ｍＶ／℃）を有する。
Ｖ２２＝Ｖｆ … （２）

上記のエミッタ電圧Ｖ２１及びＶ２２は、チップ温度Ｔｊに応じて互いの大小関係が逆転する。第１構成例の温度保護回路２００では、この特性を利用してチップ温度Ｔｊの検出が行われる。

チップ温度Ｔｊが温度異常の検出閾値よりも低く、トランジスタ２１０のエミッタ電圧Ｖ２２がトランジスタ２０９のエミッタ電圧Ｖ２１よりも高い場合には、トランジスタ２１０がオフとなり、第２電流Ｉ２２を流せなくなる。従って、トランジスタ２０５のベース電圧Ｖ２３はハイレベルとなり、トランジスタ２０５はオフとなる。その結果、温度保護信号Ｓ１は、抵抗２１６を介してローレベル（正常時の論理レベル）となる。

一方、チップ温度Ｔｊが上昇して、トランジスタ２１０のエミッタ電圧Ｖ２２がトランジスタ２０９のエミッタ電圧Ｖ２１よりも低くなった場合には、トランジスタ２１０がオンとなり、第２電流Ｉ２２を流すことができるようになる。従って、トランジスタ２０５のベース電圧Ｖ２３はローレベルとなり、トランジスタ２０５はオンとなる。その結果、温度保護信号Ｓ１は、トランジスタ２０５を介してハイレベル（温度異常検出時の論理レベル）となる。

このように、第１構成例の温度保護回路２００であれば、温度異常の検出閾値設定に別途の基準電圧源を必要とせずに、チップ温度Ｔｊを監視して温度保護信号Ｓ１を生成することができる。なお、温度異常の検出閾値は、トランジスタ２０６及び２０７のエミッタ面積比や、抵抗２１３と抵抗２１４及び２１５との抵抗比に応じて、任意に調整することが可能である。

また、第１構成例の温度保護回路２００であれば、図１１Ｂの従来構成に比べて、回路規模の縮小や消費電流の低減を実現することが可能となる。

なお、第１構成例の温度保護回路２００は、シリーズレギュレータＩＣ１のみならず、その他のパワー系ＩＣにも搭載することが可能である。

図６は、温度保護回路２００の第２構成例を示す回路図である。第２構成例は、第１構成例とほぼ同様の構成であり、抵抗２１７と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２１８と、インバータ２１９と、を追加した点に特徴を有している。

抵抗２１７の第１端は、抵抗２１４及び２１５に接続されている。抵抗２１７の第２端は接地端に接続されている。トランジスタ２１８のドレインは、抵抗２１７の第１端に接続されている。トランジスタ２１８のソースは、抵抗２１７の第２端に接続されている。トランジスタ２１８のゲートは、インバータ２１９の出力端に接続されている。インバータ２１９の入力端は、温度保護信号Ｓ１の出力端に接続されている。

トランジスタ２１８は、温度検出信号Ｓ１に応じて抵抗２１７の両端間を導通／遮断するスイッチに相当する。

温度保護信号Ｓ１がローレベル（正常時の論理レベル）であるときには、トランジスタ２１８がオンとなり、抵抗２１７の両端間がショートされる。一方、温度保護信号Ｓ１がハイレベル（温度異常検出時の論理レベル）であるときには、トランジスタ２１８がオフとなり、抵抗２１４及び２１５と接地端との間に抵抗２１７が挿入される。その結果、トランジスタ２０９のエミッタ電圧Ｖ２１が引き上げられるので、チップ温度Ｔｊが低下しても温度保護信号Ｓ１がローレベル（正常時の論理レベル）に戻り難くなる。

このように、第２構成例の温度保護回路２００であれば、非常に簡易な構成によって、温度保護信号Ｓ１にヒステリシス特性を付与することが可能となる。

＜過電圧保護回路（電圧検出回路）＞
図７は、過電圧保護回路３００の第１構成例を示す回路図である。第１構成例の過電圧保護回路３００は、ｐｎｐ型バイポーラトランジスタ３０１〜３０４と、ｎｐｎ型バイポーラトランジスタ３０５及び３０６と、抵抗３０７〜３１２と、電流源３１３を有する。

抵抗３０７の第１端は、出力電圧Ｖｏｕｔの印加端に接続されている。抵抗３０７の第２端は、抵抗３０８の第１端とトランジスタ３０３のベースに接続されている。抵抗３０８の第２端は、接地端に接続されている。抵抗３０９の第１端は、出力電圧Ｖｏｕｔの印加端に接続されている。抵抗３０９の第２端は、抵抗３１０の第１端とトランジスタ３０５のベースに接続されている。抵抗３１０の第２端は、抵抗３１１の第１端とトランジスタ３０６のベースに接続されている。抵抗３１１の第２端は、トランジスタ３０３のエミッタに接続されている。トランジスタ３０３のコレクタは、接地端に接続されている。

トランジスタ３０１及び３０２のエミッタは、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタ３０１及び３０２のベースは、いずれもトランジスタ３０２のコレクタに接続されている。トランジスタ３０１のコレクタは、トランジスタ３０５のコレクタとトランジスタ３０４のベースに接続されている。トランジスタ３０２のコレクタは、トランジスタ３０６のコレクタに接続されている。トランジスタ３０５及び３０６のエミッタは、いずれも電流源３１３を介して接地端に接続されている。トランジスタ３０４のエミッタは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタ３０４のコレクタは、過電圧保護信号Ｓ２の出力端に接続されると共に、抵抗３１２を介して接地端にも接続されている。トランジスタ３０５及び３０６のエミッタ面積比は１：Ｎに設計されている。

トランジスタ３０３、及び、抵抗３０７〜３１１は、監視対象電圧である出力電圧Ｖｏｕｔを分圧して第１電圧Ｖ３１と第２電圧Ｖ３２を生成する分圧回路に相当する。特に、抵抗３０７及び３０８は、出力電圧Ｖｏｕｔと接地電圧との間で基準電圧Ｖ３０を生成する第１分圧回路に相当する。トランジスタ３０３及び抵抗ラダー（抵抗３０９〜３１１）は、出力電圧Ｖｏｕｔと基準電圧Ｖ３０（正確には、基準電圧Ｖ３０よりもトランジスタ３０３のベース・エミッタ間電圧Ｖｆだけ高いトランジスタ３０３のエミッタ電圧Ｖ３３（＝Ｖ３０＋Ｖｆ））との間で第１電圧Ｖ３１と第２電圧Ｖ３２を生成する第２分圧回路に相当する。

トランジスタ３０１及び３０２、トランジスタ３０４〜３０６、抵抗３１２、並びに、電流源３１３は、エミッタ面積の異なるトランジスタ対（トランジスタ３０５、３０６）に入力される第１電圧Ｖ３１と第２電圧Ｖ３２を比較して過電圧保護信号Ｓ２を生成する比較回路に相当する。特に、トランジスタ３０４及び抵抗３１２は、トランジスタ３０１のコレクタ電圧Ｖ３４から過電圧保護信号Ｓ２を生成する出力段に相当する。

このように、第１構成例の過電圧保護回路３００は、比較回路の入力段を形成するトランジスタ３０５及び３０６のエミッタ面積に差を付けることにより、比較回路に入力オフセットを付与し、この入力オフセットを利用して出力電圧Ｖｏｕｔが過電圧状態であるか否かを検出する構成とされている。

上記構成から成る過電圧保護回路３００の動作について説明する。出力電圧Ｖｏｕｔが過電圧の検出閾値よりも低い場合には、出力電圧Ｖｏｕｔとエミッタ電圧Ｖ３３との電圧差が開かないので、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差も小さくなる。従って、トランジスタ３０５とトランジスタ３０６との間では、互いのベース・エミッタ間電圧の差（すなわち、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差）よりも互いのエミッタ面積の差の方が優勢となる。その結果、トランジスタ３０５のコレクタ電流Ｉ３１よりもトランジスタ３０６のコレクタ電流Ｉ３２の方が大きくなり、トランジスタ３０４のベース電圧Ｖ３４がハイレベルとなって、トランジスタ３０４がオフとなる。その結果、過電圧保護信号Ｓ２は、抵抗３１２を介してローレベル（正常時の論理レベル）となる。

一方、出力電圧Ｖｏｕｔが上昇して、出力電圧Ｖｏｕｔとエミッタ電圧Ｖ３３との電圧差が開くと、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差も大きくなる。従って、トランジスタ３０５とトランジスタ３０６との間では、互いのエミッタ面積の差よりも互いのベース・エミッタ間電圧の差（すなわち、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差）の方が優勢となる。その結果、トランジスタ３０５のコレクタ電流Ｉ３１よりもトランジスタ３０６のコレクタ電流Ｉ３２の方が小さくなり、トランジスタ３０４のベース電圧Ｖ３４がローレベルとなって、トランジスタ３０４がオンとなる。その結果、過電圧保護信号Ｓ２は、トランジスタ３０４を介してハイレベル（過電圧検出時の論理レベル）となる。

このように、第１構成例の過電圧保護回路３００であれば、過電圧の検出閾値設定に別途の基準電圧源を必要とせずに、出力電圧Ｖｏｕｔを監視して過電圧保護信号Ｓ２を生成することができる。なお、過電圧の検出閾値については、トランジスタ３０５及び３０６のエミッタ面積比や抵抗３０７〜３１１の分圧比（特に抵抗３０７及び３０８の分圧比）に応じて任意に調整することが可能である。

また、第１構成例の過電圧保護回路３００であれば、抵抗３０９〜３１１の抵抗値を適宜調整することにより、トランジスタ３０５及び３０６を入力段とする比較回路の入力オフセット（＝Ｖ_ＴｌｎＮ）と、前記比較回路の入力信号（Ｖ３１−Ｖ３２）との間で、互いの温度特性（いずれも正の温度特性）を相殺させることが可能となり、延いては過電圧保護信号Ｓ２の温度依存性を低減することが可能となる。

また、第１構成例の過電圧保護回路３００であれば、シリーズレギュレータ回路１００よりも応答性の高い比較回路を用いて出力電圧Ｖｏｕｔの監視を行い、過電圧保護信号Ｓ２を生成することができるので、入力電圧Ｖｉｎの急峻な変動に起因する出力電圧Ｖｏｕｔのオーバーシュートを適切に抑制することが可能となる。シリーズレギュレータＩＣ１の後段には、耐圧の低い部品（マイコンなど）が接続されることも多いので、出力電圧Ｖｏｕｔのオーバーシュート抑制を実現することにより、シリーズレギュレータＩＣ１が搭載されるセットの信頼性を高めることが可能となる。

また、第１構成例の過電圧保護回路３００であれば、図１２の従来構成に比べて、回路規模の縮小や消費電流の低減を実現することが可能となる。

なお、第１構成例の過電圧保護回路３００で生成される過電圧保護信号Ｓ２は、出力電圧Ｖｏｕｔのオーバーシュート抑制動作のみならず、過電圧異常時におけるシリーズレギュレータＩＣ１のリセット動作にも利用することが可能である。

図８は、過電圧保護回路３００の第２構成例を示す回路図である。第２構成例は、第１構成例とは極性を反転させた構成であり、ｎｐｎ型バイポーラトランジスタ３２１〜３２４と、ｐｎｐ型バイポーラトランジスタ３２５及び３２６と、抵抗３２７〜３３２と、電流源３３３と、インバータ３３４と、を有する。

抵抗３２７の第１端は、接地端に接続されている。抵抗３２７の第２端は、抵抗３２８の第１端とトランジスタ３２３のベースに接続されている。抵抗３２８の第２端は、出力電圧Ｖｏｕｔの印加端に接続されている。抵抗３２９の第１端は、接地端に接続されている。抵抗３２９の第２端は、抵抗３３０の第１端とトランジスタ３２５のベースに接続されている。抵抗３３０の第２端は、抵抗３３１の第１端とトランジスタ３２６のベースに接続されている。抵抗３３１の第２端は、トランジスタ３２３のエミッタに接続されている。トランジスタ３２３のコレクタは、出力電圧Ｖｏｕｔの印加端に接続されている。

トランジスタ３２１及び３２２のエミッタは、いずれも接地端に接続されている。トランジスタ３２１及び３２２のベースは、いずれもトランジスタ３２２のコレクタに接続されている。トランジスタ３２１のコレクタは、トランジスタ３２５のコレクタとトランジスタ３２４のベースに接続されている。トランジスタ３２２のコレクタは、トランジスタ３２６のコレクタに接続されている。トランジスタ３２５及び３２６のエミッタは、いずれも電流源３３３を介して出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタ３２４のエミッタは、接地端に接続されている。トランジスタ３２４のコレクタは、インバータ３３４を介して過電圧保護信号Ｓ２の出力端に接続されると共に、抵抗３３２を介して出力電圧Ｖｏｕｔの印加端にも接続されている。トランジスタ３２５及び３２６のエミッタ面積比は１：Ｎに設計されている。

トランジスタ３２３、及び、抵抗３２７〜３３１は、監視対象電圧である出力電圧Ｖｏｕｔを分圧して第１電圧Ｖ３１と第２電圧Ｖ３２を生成する分圧回路に相当する。特に、抵抗３２７及び３２８は、出力電圧Ｖｏｕｔと接地電圧との間で基準電圧Ｖ３０を生成する第１分圧回路に相当する。トランジスタ３２３及び抵抗ラダー（抵抗３２９〜３３１）は、基準電圧Ｖ３０（正確には基準電圧Ｖ３０よりもトランジスタ３２３のベース・エミッタ間電圧Ｖｆだけ低いトランジスタ３２３のエミッタ電圧Ｖ３３（＝Ｖ３０−Ｖｆ））と接地電圧の間で第１電圧Ｖ３１と第２電圧Ｖ３２を生成する第２分圧回路に相当する。

トランジスタ３２１及び３２２、トランジスタ３２４〜３２６、抵抗３３２、電流源３３３、並びに、インバータ３３４は、エミッタ面積の異なるトランジスタ対（トランジスタ３２５及び３２６）に入力される第１電圧Ｖ３１と第２電圧Ｖ３２を比較して過電圧保護信号Ｓ２を生成する比較回路に相当する。特に、トランジスタ３２４、抵抗３３２、及び、インバータ３３４は、トランジスタ３２１のコレクタ電圧Ｖ３４から過電圧保護信号Ｓ２を生成する出力段に相当する。

このように、第２構成例の過電圧保護回路３００は、比較回路の入力段を形成するトランジスタ３２５及び３２６のエミッタ面積に差を付けることにより、比較回路に入力オフセットを付与し、この入力オフセットを利用して出力電圧Ｖｏｕｔが過電圧状態であるか否かを検出する構成とされている。

上記構成から成る過電圧保護回路３００の動作について説明する。出力電圧Ｖｏｕｔが過電圧の検出閾値よりも低い場合には、エミッタ電圧Ｖ３３と接地電圧との電圧差が開かないので、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差も小さくなる。従って、トランジスタ３２５とトランジスタ３２６との間では、互いのベース・エミッタ間電圧の差（すなわち、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差）よりも互いのエミッタ面積の差の方が優勢となる。その結果、トランジスタ３２５のコレクタ電流Ｉ３１よりもトランジスタ３２６のコレクタ電流Ｉ３２の方が大きくなり、トランジスタ３２４のベース電圧Ｖ３４がローレベルとなって、トランジスタ３２４がオフとなる。その結果、インバータ３３４への入力信号は、抵抗３１２を介してハイレベルとなり、この入力信号を論理反転させた過電圧検出信号Ｓ２は、ローレベル（正常時の論理レベル）となる。

一方、出力電圧Ｖｏｕｔが上昇して、エミッタ電圧Ｖ３３と接地電圧との電圧差が開くと、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差も大きくなる。従って、トランジスタ３２５とトランジスタ３２６との間では、互いのエミッタ面積の差よりも互いのベース・エミッタ間電圧の差（すなわち、第１電圧Ｖ３１と第２電圧Ｖ３２との電圧差）の方が優勢となる。その結果、トランジスタ３２５のコレクタ電流Ｉ３１よりもトランジスタ３２６のコレクタ電流Ｉ３２の方が小さくなり、トランジスタ３２４のベース電圧Ｖ３４がハイレベルとなって、トランジスタ３２４がオンとなる。その結果、インバータ３３４への入力信号は、トランジスタ３２４を介してローレベルとなり、この入力信号を論理反転させた過電圧保護信号Ｓ２は、ハイレベル（過電圧検出時の論理レベル）となる。

このように、第２構成例の過電圧保護回路３００であれば、先述の第１構成例と同様の効果を奏することが可能である。なお、過電圧の検出閾値については、トランジスタ３２５及び３２６のエミッタ面積比や抵抗３２７〜３３１の分圧比（特に抵抗３２７及び３２８の分圧比）に応じて任意に調整することが可能である。

図９Ａ及び図９Ｂは、それぞれ、過電圧保護回路３００でシリーズレギュレータ回路１００の帰還抵抗１１０及び１１１を共用する際の留意点を説明するための図である。なお、図９Ａでは、第１構成例の過電圧保護回路３００において、出力電圧Ｖｏｕｔから基準電圧Ｖ３０を生成するための抵抗３０７及び３０８として、シリーズレギュレータ回路１００の帰還抵抗１１０及び１１１を共用した構成が描写されている。また、図９Ｂでは、第２構成例の過電圧保護回路３００において、出力電圧Ｖｏｕｔから基準電圧Ｖ３０を生成するための抵抗３２７及び３２８として、シリーズレギュレータ回路１００の帰還抵抗１１０及び１１１を共用した構成が描写されている。

なお、図２及び図３で示した抵抗１１０は、図９Ａ及び図９Ｂで示した抵抗Ｒ１及びＲ２に相当する。図２及び図３で示した抵抗１１１は、図９Ａ及び図９Ｂで示した抵抗Ｒ３に相当する。図７で示した抵抗３０７は、図９Ａで示した抵抗Ｒ１に相当する。図７で示した抵抗３０８は、図９Ａで示した抵抗Ｒ２及びＲ３に相当する。図８で示した抵抗３２８は、図９Ｂで示した抵抗Ｒ１に相当する。図８で示した抵抗３２７は、図９Ｂで示した抵抗Ｒ２及びＲ３に相当する。

シリーズレギュレータ回路１００では、抵抗Ｒ２と抵抗Ｒ３との接続ノードにｎｐｎ型バイポーラトランジスタ１０４及び１０５のベースが接続されている。従って、抵抗Ｒ２と抵抗Ｒ３との接続ノードからは、トランジスタ１０４及び１０５のベース電流ＩＢ１が引き抜かれる。このベース電流ＩＢ１の引き抜きにより、抵抗Ｒ１〜Ｒ３の抵抗分圧比には多少のずれが生じる。また、抵抗Ｒ１〜Ｒ３の抵抗値が大きいときには、ベース電流ＩＢ１の引き抜きによって温度特性の悪化が生じるおそれもある。

このような状況下において、抵抗Ｒ１と抵抗Ｒ２との接続ノードにｐｎｐ型バイポーラトランジスタ３０３のベースを接続する構成（図９Ａを参照）を採用した場合には、抵抗Ｒ１と抵抗Ｒ２との接続ノードにトランジスタ３０３のベース電流ＩＢ２を供給することになるので、ベース電流ＩＢ１の引き抜きに伴う上記の不具合を緩和することができる。

一方、抵抗Ｒ１と抵抗Ｒ２との接続ノードにｎｐｎ型バイポーラトランジスタ３０３のベースを接続する構成（図９Ｂを参照）を採用した場合には、抵抗Ｒ１と抵抗Ｒ２との接続ノードからさらにトランジスタ３２３のベース電流ＩＢ２を引き抜くことになるので、上記の不具合を助長してしまう。

従って、過電圧保護回路３００でシリーズレギュレータ回路１００の帰還抵抗１１０及び１１１を共用する際には、図７の第１構成例を採用することが望ましいと言える。

＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態で説明した動作や機能を実現し得る範囲内において、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている種々の技術的特徴は、例えば、基準電圧源を有しない半導体装置を実現するための技術として利用することができる。

１ シリーズレギュレータＩＣ
１００ シリーズレギュレータ回路
１０１〜１０３ ｐｎｐ型バイポーラトランジスタ
１０４、１０５ ｎｐｎ型バイポーラトランジスタ
１０６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１０７〜１１１ 抵抗
１１２ 電流源
１１３、１１４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１５ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１７ 否定論理和演算器
２００ 温度保護回路
２０１〜２０５ ｐｎｐ型バイポーラトランジスタ
２０６〜２１１ ｎｐｎ型バイポーラトランジスタ
２１２〜２１７ 抵抗
２１８ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２１９ インバータ
３００ 過電圧保護回路
３０１〜３０４ ｐｎｐ型バイポーラトランジスタ
３０５、３０６ ｎｐｎ型バイポーラトランジスタ
３０７〜３１２ 抵抗
３１３ 電流源
３２１〜３２４ ｎｐｎ型バイポーラトランジスタ
３２５、３２６ ｐｎｐ型バイポーラトランジスタ
３２７〜３３２ 抵抗
３３３ 電流源
３３４ インバータ

Claims (7)

1. 入力電圧の印加端と出力電圧の印加端との間に接続されたｐｎｐ型またはＰチャネル型の出力トランジスタと、
   前記出力電圧に応じた帰還電圧を生成する帰還電圧生成回路と、
   エミッタ面積の異なるトランジスタ対の共通ベースで前記帰還電圧の入力を受けて各トランジスタに流れるコレクタ電流の大小関係に応じた電圧信号を出力する増幅回路と、
   エミッタ接地型またはソース接地型の増幅段により前記電圧信号を増幅して前記出力トランジスタの駆動信号を生成する駆動信号生成回路と、
   を有することを特徴とするレギュレータ回路。
2. 前記駆動信号生成回路は、
   入力電圧の印加端と前記出力トランジスタの制御電極との間に接続されて、制御電極に前記電圧信号が印加されるｐｎｐ型またはＰチャネル型の増幅トランジスタと；
   前記出力トランジスタの制御電極と接地端との間に接続された電流源と；
   を含むことを特徴とする請求項１に記載のレギュレータ回路。
3. 前記駆動信号生成回路は、さらに、
   前記入力電圧の印加端と前記出力トランジスタの制御電極との間に接続されたプルアップ抵抗を含むことを特徴とする請求項２に記載のレギュレータ回路。
4. 前記増幅回路は、前記トランジスタ対として、
   ベースが前記帰還電圧の印加端に接続され、コレクタが第１負荷を介して前記入力電圧の印加端に接続されると共に前記電圧信号の印加端にも接続され、エミッタが第１抵抗を介して接地端に接続された第１トランジスタと；
   前記第１トランジスタよりもエミッタ面積が大きく、ベースが前記第１トランジスタのベースに接続され、コレクタが第２負荷を介して前記入力電圧の印加端に接続され、エミッタが前記第１抵抗よりも抵抗値の小さい第２抵抗を経由した後で前記第１抵抗を介して接地端に接続された第２トランジスタと；
   を含むことを特徴とする請求項３に記載のレギュレータ回路。
5. 前記増幅回路は、さらに、
   前記第１トランジスタよりも耐圧が高く、前記第１トランジスタと前記第１負荷との間に挿入された第３トランジスタと；
   前記第２トランジスタよりも耐圧が高く、前記第２トランジスタと前記第２負荷との間に挿入された第４トランジスタと；
   を含むことを特徴とする請求項４に記載のレギュレータ回路。
6. 前記第３トランジスタ及び前記第４トランジスタの制御電極は、いずれも前記出力電圧の印加端に接続されていることを特徴とする請求項５に記載のレギュレータ回路。
7. 請求項１〜請求項６のいずれか一項に記載のレギュレータ回路を有することを特徴とする半導体装置。

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