JP2012244389A - グリッジ処理回路 - Google Patents

Abstract

【課題】グリッジのパルス幅を十分に伸張させて後段回路で貫通電流が発生しないようにする。
【解決手段】単相の入力信号から差動信号をノードＮ１，Ｎ２に生成する単相／差動変換回路１０と、ノードＮ１の信号をノードＮ３の信号でマスキシグしてノードＮ４に出力し、ノードＮ２の信号をノードＮ５の信号でマスキングしてノードＮ６に出力するマスキング回路３０と、ノードＮ４，Ｎ６の信号を入力しノードＮ７，Ｎ８に出力信号を出力するラッチ回路３０と、ノードＮ７の信号を時間Ｔ０だけ遅延させてノードＮ５に出力し、ノードＮ８の信号を時間Ｔ０だけ遅延させてノードＮ３に出力する遅延回路４０とを具備し、ノードＮ８の信号を出力信号とする。
【選択図】図１

Description

本発明は、信号に混入したグリッジのパルス幅を伸張させるグリッジ処理回路に関する。

図９にＤ級増幅器におけるプリドライバ回路２００を示す。このプリドライバ回路２００は、オア回路ＯＲ１、アンド回路ＡＮＤ１、遅延素子ＤＬ３，ＤＬ４、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１から構成される。オア回路ＯＲ１、アンド回路ＡＮＤ１、遅延素子ＤＬ３，ＤＬ４は、トランジスタＭＰ１，ＭＮ１が同時にオンして貫通電流が流れないようにするためのマスキング回路を構成している。このマスキング回路のマスク時間は、遅延素子ＤＬ３，ＤＬ４の遅延時間Ｔ１によって設定される。

よって、このプリドライバ回路２００では、入力信号のパルス幅が遅延素子ＤＬ３，ＤＬ４の遅延時間Ｔ１より長い場合には、図１０（ａ）に示すように、時間Ｔ１のオフ期間が形成され、トランジスタＭＰ１，ＭＮ１間に貫通電流が流れることはないが、入力信号が遅延時間Ｔ１より短いグリッジの場合は、正常なマスキング動作が行われず、図１０（ｂ）に示すようにトランジスタＭＰ１，ＭＮ１が同時にオンして貫通電流が流れ、そのトランジスタＭＰ１，ＭＮ１に大きなダメージが生じる場合がある。

そこで、このようなグリッジによる問題を防止する方法として、特許文献１に見られるように、遅延回路と比較回路とラッチ回路でグリッジ除去回路を構成する方法がある。この例では、信号が変化すると比較回路が反応してラッチ回路がデータを取り込む動作を行う。ラッチ回路でのホールド時間は、遅延回路の遅延時間で決まるので、この時間を、ノイズによって信号が影響する時間よりも長くすることで、ノイズの影響を除去することができる。

また、特許文献２〜４にみられるように、信号経路にローパスフィルタを設けて、ノイズによって発生する周波数の高い成分を除去するものもあり、更に、特許文献５に見られるように、非同期の信号を、クロックにてＤＦＦに取り込み直した後で、同一論理の信号の時間幅をカウンタで数えて、ノイズを除去するものもある。

特開２００２−２０８８４４号公報（図１０、図１１） 特開平８−２３７０８７号公報（図１２） 特開平７−３３６２０１号公報（図１３） 特開２００７−７４２９４号公報（図１４） 米国特許第６３３７６４９号明細書（ＦＩＧ.２）

しかし、上記のような特許文献１に記載のものでは、遅延素子に取り込むタイミングを誤ると、誤ったデータをホールドする欠点があった。また、特許文献２〜４に記載のものでは、信号線にローパスフィルタが入ることで、伝搬遅延が生じる欠点があった。特に負帰還の経路に入れる場合には、位相余裕度を損なう欠点となっていた。更に、特許文献５に記載のものは、信号よりも十分に高い周波数のクロックが必要となる欠点があった。

本発明の目的は、上記したようなグリッジを除去するのではなく、そのパルス幅を十分に伸張させて後段回路で貫通電流が発生しないようにしたグリッジ処理回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のグリッジ処理回路は、入力信号の反転信号を第１のノードに出力し、前記入力信号の非反転信号を第２のノードに出力する単相／差動変換回路と、前記第１のノードの信号を第３のノードの信号でマスキングして第４のノードに出力し、前記第２のノードの信号を第５のノードの信号でマスキングして第６のノードに出力するマスキング回路と、前記第４のノードの信号の変化又は前記第６のノードの信号の変化によって第７のノードの信号と第８のノードの信号を変化させるＳＲＦＦからなるラッチ回路と、前記第７のノードの信号を第１の時間だけ遅延させて前記第５ノードに出力し、且つ前記第８ノード信号を前記第１の時間だけ遅延させて前記第３のノードに出力する遅延回路とを具備し、前記第８のノード又は前記第７のノードの信号を出力信号としたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のグリッジ処理回路において、前記遅延回路の前記第１の時間は、前記出力信号が入力する後段回路の貫通電流防止用のマスク時間と同じかそれより長いことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のグリッジ処理回路において、前記マスキング回路は、前記第５のノードの信号が第１の論理のとき前記第２のノードの信号の如何に拘わらず第６のノードの信号を第２の論理にし、前記第３のノードの信号が第１の論理のとき前記第１のノードの信号の如何に拘わらず第４のノードの信号を第２の論理にすることを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のグリッジ処理回路において、前記ラッチ回路は、前記第４のノードが第２の論理から第１の論理に変化するとき前記第７のノードを第２の論理にするとともに前記第８のノードを第１の論理にし、前記第６のノードが第２の論理から第１の論理に変化するとき前記第７のノードを第１の論理にするとともに前記第８のノードを第２の論理にすることを特徴とする。
請求項５にかかる発明は、請求項１、２、３又は４に記載のグリッジ処理回路において、前記第７および第８のノードの一方にインピーダンス変換回路を接続し、他方に該インピーダンス変換回路の入力インピーダンスと等しい負荷容量発生回路を接続したことを特徴とする。

本発明のグリッジ処理回路によれば、グリッジのパルス幅を遅延回路の遅延時間だけ伸張できるので、そのグリッジ処理回路の出力信号を後段のプリドライバ回路に出力しても、そのプリドライバ回路での貫通電流発生を防止可能となる。また、信号線路内にローパスフィルタを必要としないため、負帰還の回路に入れた場合でも系を安定化できる。更に、クロックが不要であるため、別途発振回路を設ける必要もない。

本発明の原理説明用のグリッジ処理回路の回路図である。 本発明の第１の実施例のグリッジ処理回路の回路図である。 本発明の第２の実施例のグリッジ処理回路の回路図である。 本発明の第３の実施例のグリッジ処理回路の回路図である。 本発明の第４の実施例のグリッジ処理回路の回路図である。 本発明の第５の実施例のグリッジ処理回路の回路図である。 本発明の第６の実施例のグリッジ処理回路の回路図である。 本発明の第１の実施例のグリッジ処理回路の動作波形図である。 従来のＤ級増幅器のプリドライバ回路の回路図である。 図９のプリドライバ回路の動作波形図である。

＜本発明の原理＞
図１に本発明のグリッジ処理回路１００の原理構成を示す。本発明のグリッジ処理回路１００は、単相／差動変換回路１０、マスキング回路２０、ラッチ回路３０、および遅延回路４０を備える。

単相／差動変換回路１０は、入力端子ＩＮの入力信号を反転した反転信号をノードＮ１に出力し、非反転の信号をノードＮ２に出力する。マスキング回路２０は、ノードＮ１の信号をノードＮ３の信号によりマスキングしてノードＮ４に出力し、ノードＮ２の信号をノードＮ５の信号によりマスキングしてノードＮ６に出力する。ラッチ回路３０は、ノードＮ４の信号の変化又はノードＮ６の信号の変化によってノードＮ７の信号とノードＮ８の信号を変化させるＳＲＦＦ（セット・リセット・フリップフロップ）で構成されている。遅延回路４０は、ノードＮ７の信号を時間Ｔ０だけ遅延してノードＮ５に出力し、ノードＮ８の信号を時間Ｔ０だけ遅延してノードＮ３に出力する。この遅延時間Ｔ０は、図９で説明したプリドライバ回路２００の遅延素子ＤＬ３，ＤＬ４の遅延時間Ｔ１と同じか又はそれより長く設定されている。

このグリッジ処理回路１００では、入力端子ＩＮに遅延回路４０における遅延時間Ｔ０よりも長い時間幅のパルスが入力したときは、ラッチ回路３０のホールド期間中に信号が変化せず、ノードＮ８の出力信号は入力端子ＩＮの入力信号と同じ波形になり、ノードＮ７の出力信号の波形は入力端子ＩＮの入力信号を反転した波形となる。しかし、入力端子ＩＮに遅延回路４０における遅延時間Ｔ０よりも短い時間幅のパルスが入力したときは、ラッチ回路３０でホールドされた信号が出力するため、ノードＮ７，Ｎ８の出力信号の波形は遅延時間Ｔ０のパルス幅に整形されて出力する。これにより、遅延時間Ｔ０よりも短いパルス幅のグリッジが入力されても、そのグリッジはパルス幅が時間Ｔ０（≧Ｔ１）に伸張されて出力されることになるため、ノードＮ８の信号をプリドライバ回路に入力しても、そこで貫通電流を発生させる恐れはない。

＜第１の実施例＞
図２に本発明の第１の実施例のグリッジ処理回路１００を示す。単相／差動変換回路１０は、インバータＩＮＶ１，ＩＮＶ２からなり、入力端子１１に入力した信号がインバータＩＮＶ１で反転され反転信号としてノードＮ１に出力し、インバータＩＮＶ２で更に反転され非反転信号としてノードＮ２に出力する。このとき、入力信号ＩＮは、インバータＩＮＶ１，ＩＮＶ２によってインピーダンス変換されてノードＮ１，Ｎ２に出力する。

マスキング回路２０は、ノードＮ２の信号をノードＮ５の信号でマスキングしてノードＮ６に出力するナンド回路ＮＡＮＤ１と、ノードＮ１の信号をノードＮ３の信号でマスキングしてノードＮ４に出力するナンド回路ＮＡＮＤ２とを備える。すなわち、ナンド回路ＮＡＮＤ１はノードＮ５の信号が“Ｌ”のときはノードＮ２の信号如何に拘わらず“Ｈ”の信号をノードＮ６に出力するが、ノードＮ５の信号が“Ｈ”のときはノードＮ２の信号を反転させてノードＮ６に出力する。また、ナンド回路ＮＡＮＤ２はノードＮ３の信号が“Ｌ”のときはノードＮ１の信号如何に拘わらず“Ｈ”の信号をノードＮ４に出力するが、ノードＮ３の信号が“Ｈ”のときはノードＮ１の信号を反転させてノードＮ４に出力する。

ラッチ回路３０は、ナンド回路ＮＡＮＤ３，ＮＡＮＤ４からなるＳＲＦＦで構成され、ノードＮ４の信号が“Ｈ”→“Ｌ”に変化するとき、ノードＮ７の信号を“Ｈ”に、ノードＮ８の信号を“Ｌ”に変化させる。また、ノード６の信号が“Ｈ”→“Ｌ”に変化するとき、ノードＮ７の信号を“Ｌ”に、ノードＮ８の信号を“Ｈ”に変化させる。

遅延回路４０は、ノードＮ８の信号を時間Ｔ０だけ遅延してノードＮ３に出力する遅延素子ＤＬ２と、ノードＮ７の信号を時間Ｔ０だけ遅延してノードＮ５に出力する遅延素子ＤＬ１とを備える。

次に図８の波形図を使用して動作を説明する。
（１）ノードの論理が、Ｎ７≠Ｎ５、Ｎ８≠Ｎ３の条件のとき、
（１−１）Ｎ７＝“Ｈ”、Ｎ８＝“Ｌ”の場合はＮ５＝“Ｌ”、Ｎ３＝“Ｈ”であり、マスキング回路２０はノードＮ２がいずれの論理になってもＮ６＝“Ｈ”に固定され、ノードＮ４はノードＮ１の信号の反転信号となるが、ラッチ回路３０は、ノードＮ４が“Ｌ”、“Ｈ”のいずれになっても、Ｎ７＝“Ｈ”、Ｎ８＝“Ｌ”を保持する。
（１−２）Ｎ７＝“Ｌ”、Ｎ８＝“Ｈ”の場合はＮ５＝“Ｈ”、Ｎ３＝“Ｌ”であり、マスキング回路２０はノードＮ１がいずれの論理になってもＮ４＝“Ｈ”に固定され、ノードＮ６はノードＮ２の信号の反転信号となるが、ラッチ回路３０は、ノードＮ６が“Ｌ”、“Ｈ”のいずれになっても、Ｎ７＝“Ｌ”、Ｎ８＝“Ｈ”を保持する。
（１−３）この結果、ノードＮ１，Ｎ２に信号を生成する入力端子１１の信号が“Ｈ”，“Ｌ”のいずれに変化しても、ラッチ回路３０のノードＮ７，Ｎ８はその論理が保持される。

（２）ノードの論理が、Ｎ７＝Ｎ５、Ｎ８＝Ｎ３の条件のとき、
（２−１）Ｎ７＝“Ｈ”、Ｎ８＝“Ｌ”の場合は、Ｎ５＝“Ｈ”、Ｎ３＝“Ｌ”であり、マスキング回路２０はノードＮ１がいずれの論理であってもＮ４＝“Ｈ”に固定され、ノードＮ６は入力端子１１の論理の反転信号となり、ラッチ回路３０に書き込み可能となる。このときは、Ｎ６＝“Ｈ”になってもＮ８＝“Ｌ”→“Ｌ”であるが、Ｎ６＝“Ｌ”になればＮ８＝“Ｌ”→“Ｈ”に変化する。
（２−２）Ｎ７＝“Ｌ”、Ｎ８＝“Ｈ”の場合は、Ｎ５＝“Ｌ”、Ｎ３＝“Ｈ”であり、マスキング回路２０はノードＮ２がいずれの論理であってもＮ６＝“Ｈ”に固定され、ノードＮ４は入力端子１１の論理の反転信号となり、ラッチ回路３０に書き込み可能となる。このときは、Ｎ４＝“Ｈ”になってもＮ７＝“Ｌ”→“Ｌ”であるが、Ｎ４＝“Ｌ”になればＮ７＝“Ｌ”→“Ｈ”に変化する。
（２−３）この結果、ノードＮ１，Ｎ２に信号を生成する入力端子１１の信号を、ラッチ回路３０に書き込む動作が行われる。

以上により、ノードＮ７，Ｎ８には、図８に示すように、入力端子１１に入力する入力信号のパルス幅が遅延素子ＤＬ１，ＤＬ２の遅延時間Ｔ０よりも長いパルス幅Ｔａの信号はそのパルス幅Ｔａで出力するが、遅延時間Ｔ０よりも短いパルス幅Ｔｂの信号はその遅延時間Ｔ０にまで伸張されてから、出力する。

＜第２の実施例＞
図３に第２の実施例のグリッジ処理回路１００Ａを示す。ここでは、図２におけるグリッジ処理回路１００のナンド回路ＮＡＮＤ１〜ＮＡＮＤ４を、ノア回路ＮＯＲ１〜ＮＯＲ４に置き換えて、マスキング回路２０Ａ、ラッチ回路３０Ａを構成している。全体の動作は、図２で説明したものと同じである。

＜第３の実施例＞
図４に、図２のグリッジ処理回路１００のノードＮ８にインピーダンス変換回路５０を接続して出力信号を取り出すようにした第３の実施例を示す。インピーダンス変換回路５０は、インバータＩＮＶ３と、マスキング回路２０やラッチ回路３０のナンド回路ＮＡＮＤ１〜４と同じナンド回路ＮＡＮＤ５とで構成されていて、これにより立ち上がりと立ち下がりの伝播遅延を同一に近づけることができる。また、大きな容量の負荷を駆動可能となる。
＜第４の実施例＞

図５に、図３のグリッジ処理回路１００ＡのノードＮ８にインピーダンス変換回路５０Ａを接続して出力信号を取り出すようにした第４の実施例を示す。インピーダンス変換回路５０Ａは、インバータＩＮＶ４と、マスキング回路２０Ａやラッチ回路３０Ａのノア回路ＮＯＲ１〜４と同じノア回路ＮＯＲ５とで構成されていて、これにより立ち上がりと立ち下がりの伝播遅延を同一に近づけることができる。また、大きな容量の負荷を駆動可能となる。
＜第５の実施例＞

図６に、図４のグリッジ処理回路１００のノードＮ７に負荷容量発生回路６０を接続して、ノードＮ７，Ｎ８の負荷容量をバランスさせた第６の実施例を示す。負荷容量発生回路６０は、ナンド回路ＮＡＮＤ６で構成されている。
＜第６の実施例＞

図７に、図５のグリッジ処理回路１００ＡのノードＮ７に負荷容量発生回路６０Ａを接続して、ノードＮ７，Ｎ８の負荷容量をバランスさせた第７の実施例を示す。負荷容量発生回路６０Ａは、ノア回路ＮＯＲ６で構成されている。

１００，１００Ａ：グリッジ処理回路
２００：プリドライバ回路
１０：単相／差動変換回路
２０，２０Ａ：マスキング回路
３０，３０Ａ：ラッチ回路
４０：遅延回路
５０，５０Ａ：インピーダンス変換回路
６０，６０Ａ：負荷容量発生回路

Claims (5)

1. 入力信号の反転信号を第１のノードに出力し、前記入力信号の非反転信号を第２のノードに出力する単相／差動変換回路と、
   前記第１のノードの信号を第３のノードの信号でマスキングして第４のノードに出力し、前記第２のノードの信号を第５のノードの信号でマスキングして第６のノードに出力するマスキング回路と、
   前記第４のノードの信号の変化又は前記第６のノードの信号の変化によって第７のノードの信号と第８のノードの信号を変化させるＳＲＦＦからなるラッチ回路と、
   前記第７のノードの信号を第１の時間だけ遅延させて前記第５ノードに出力し、且つ前記第８ノード信号を前記第１の時間だけ遅延させて前記第３のノードに出力する遅延回路とを具備し、
   前記第８のノード又は前記第７のノードの信号を出力信号としたことを特徴とするグリッジ処理回路。
2. 請求項１に記載のグリッジ処理回路において、
   前記遅延回路の前記第１の時間は、前記出力信号が入力する後段回路の貫通電流防止用のマスク時間と同じかそれより長いことを特徴とするグリッジ処理回路。
3. 請求項１又は２に記載のグリッジ処理回路において、
   前記マスキング回路は、前記第５のノードの信号が第１の論理のとき前記第２のノードの信号の如何に拘わらず第６のノードの信号を第２の論理にし、前記第３のノードの信号が第１の論理のとき前記第１のノードの信号の如何に拘わらず第４のノードの信号を第２の論理にすることを特徴とするグリッジ処理回路。
4. 請求項１、２又は３に記載のグリッジ処理回路において、
   前記ラッチ回路は、前記第４のノードが第２の論理から第１の論理に変化するとき前記第７のノードを第２の論理にするとともに前記第８のノードを第１の論理にし、前記第６のノードが第２の論理から第１の論理に変化するとき前記第７のノードを第１の論理にするとともに前記第８のノードを第２の論理にすることを特徴とするグリッジ処理回路。
5. 請求項１、２、３又は４に記載のグリッジ処理回路において、
   前記第７および第８のノードの一方にインピーダンス変換回路を接続し、他方に該インピーダンス変換回路の入力インピーダンスと等しい負荷容量発生回路を接続したことを特徴とするグリッジ処理回路。

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