JP2012247316A - 試験装置および試験方法 - Google Patents

Abstract

【課題】確実にデータを取り込んで試験する。
【解決手段】データ信号とデータ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、被試験デバイスが出力するデータ信号をクロック信号に応じたタイミングで取得する取得部と、複数のエントリを有し、クロック信号に応じたタイミングにおいて取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、バッファ部から出力されたデータ信号を期待値と比較する判定部とを備える試験装置を提供する。
【選択図】図３

Description

本発明は、試験装置および試験方法に関する。

ソース・シンクロナスと呼ばれる、データ信号とともに同期用のクロック信号を並行して出力するインターフェイスが知られている。特許文献１には、このようなインターフェイスを採用する被試験デバイスを試験する試験装置が記載されている。特許文献１に記載された試験装置は、被試験デバイスから出力されたクロック信号によりデータ信号をサンプリングし、サンプリングしたデータ信号を期待値と比較する。

特許文献１ 米国特許第７６４４３２４号明細書

ところで、ソース・シンクロナスインターフェイスを採用するデバイスは、データ信号を出力し続けるのではなく、リードイネーブル信号が与えられてから一定時間経過した後に有効なデータ信号を出力する。従って、試験装置は、ソース・シンクロナスインターフェイスを採用する被試験デバイスを試験する場合、被試験デバイスから有効なデータ信号が出力されたタイミングにおいて精度良くデータ信号を取り込まなければならなかった。

上記課題を解決するために、本発明の第１の態様においては、データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得する取得部と、複数のエントリを有し、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、前記バッファ部から出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する判定部とを備える試験装置、および、試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

被試験デバイス２００、および、被試験デバイス２００を試験する本実施形態に係る試験装置１０を示す。 被試験デバイス２００から出力されるデータ信号およびクロック信号のタイミングを示す。 本実施形態に係る試験装置１０の構成を示す。 クロック生成部３６の構成の一例、および、データ取得部３８の構成の一例を示す。 データ信号、クロック信号、遅延信号、第１ストローブ信号、第２ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。 メモリデバイスである被試験デバイス２００の機能試験をする場合のタイミングチャートを示す。 読み出し処理時において、試験装置１０から被試験デバイス２００へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス２００から試験装置１０へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部５４から判定部４２へと転送されるデータのタイミングの一例を示す。 本実施形態の変形例に係る試験装置１０の構成を示す。 変形例に係る試験装置１０のクロック取得タイミングの一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、被試験デバイス２００、および、被試験デバイス２００を試験する本実施形態に係る試験装置１０を示す。図２は、被試験デバイス２００から出力されるデータ信号およびクロック信号のタイミングを示す。

本実施形態に係る試験装置１０は、被試験デバイス２００を試験する。本実施形態において、被試験デバイス２００は、双方向バスであるＤＤＲ（Double Data Rate）インターフェイスを介して、他のデバイスとデータを授受する。

ＤＤＲインターフェイスは、複数本のデータ信号ＤＱと、データ信号ＤＱをサンプルするタイミングを示すクロック信号ＤＱＳとを並行して転送する。本例において、ＤＤＲインターフェイスは、例えば図２に示されるように、４本のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に対して１本のクロック信号ＤＱＳを転送する。また、ＤＤＲインターフェイスは、クロック信号ＤＱＳのレートに対して、クロック信号ＤＱＳに同期した２倍のレートのデータ信号ＤＱを転送する。

本実施形態において、被試験デバイス２００は、例えば不揮発性のメモリデバイスであって、ＤＤＲインターフェイスを介して、他の制御用デバイスからデータの書き込みおよび読み出しがされる。本実施形態に係る試験装置１０は、このような双方向バスであるＤＤＲインターフェイスを介して被試験デバイス２００とデータ信号ＤＱおよびクロック信号ＤＱＳを授受して、被試験デバイス２００を試験する。さらに、試験装置１０は、ライトイネーブル信号およびリードイネーブル信号等の制御用信号も被試験デバイス２００との間で授受する。

図３は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、複数のデータ端子１２と、クロック端子１４と、タイミング発生部２２と、パターン発生部２４と、複数のデータ用コンパレータ３２と、クロック用コンパレータ３４と、クロック生成部３６と、複数のデータ取得部３８と、判定部４２と、試験信号供給部４４と、マスク部５０とを備える。

複数のデータ端子１２のそれぞれは、双方向バスであるＤＤＲインターフェイスを介して、被試験デバイス２００におけるデータ信号の入出力端子に接続される。本例においては、試験装置１０は、４つのデータ端子１２を備える。４つのデータ端子１２のぞれぞれは、被試験デバイス２００における４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれの入出力端子に、ＤＤＲインターフェイスを介して接続される。クロック端子１４は、ＤＤＲインターフェイスを介して被試験デバイス２００におけるクロック信号ＤＱＳの入出力端子に接続される。

タイミング発生部２２は、当該試験装置１０の内部において発生される基準クロックに基づき、当該試験装置１０の試験周期に応じたタイミング信号を発生する。タイミング発生部２２は、一例として、試験周期に同期したタイミング信号を発生する。

パターン発生部２４は、被試験デバイス２００から出力されるデータ信号の期待値を表す期待値パターンを発生する。また、パターン発生部２４は、被試験デバイス２００に供給する試験信号の波形を表す試験パターンを発生する。パターン発生部２４は、一例として、プログラムの実行に応じて期待値パターンおよび試験パターンを発生する。

複数のデータ用コンパレータ３２は、ＤＤＲインターフェイスを介して被試験デバイス２００との間で授受する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置１０は、４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれに対応する４つのデータ用コンパレータ３２を備える。複数のデータ用コンパレータ３２のそれぞれは、被試験デバイス２００から出力された対応するデータ信号を、対応するデータ端子１２を介して受信する。複数のデータ用コンパレータ３２のそれぞれは、受信したデータ信号を予め定められた閾値レベルと比較して論理値化し、論理値化したデータ信号を出力する。

クロック用コンパレータ３４は、ＤＤＲインターフェイスを介して被試験デバイス２００との間で授受するクロック信号ＤＱＳに対応して設けられる。クロック用コンパレータ３４は、被試験デバイス２００から出力された対応するクロック信号を、対応するクロック端子１４を介して受信する。そして、クロック用コンパレータ３４は、受信したクロック信号を予め定められた閾値レベルと比較して論理値化し、論理値化したクロック信号を出力する。

クロック生成部３６は、クロック用コンパレータ３４により論理値化されたクロック信号に基づき、被試験デバイス２００から出力されたデータ信号をサンプルするためのサンプリングクロックを生成する。本例においては、クロック生成部３６は、クロック信号の２倍のレートのサンプリングクロックを生成する。

複数のデータ取得部３８は、被試験デバイス２００がＤＤＲインターフェイスを介して出力する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置１０は、４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれに対応する４つのデータ取得部３８を備える。

複数のデータ取得部３８のそれぞれは、被試験デバイス２００が出力するデータ信号を、クロック信号に応じたサンプリングクロックのタイミングで取得する。本実施形態においては、複数のデータ取得部３８のそれぞれは、クロック生成部３６により生成されたサンプリングクロックのタイミングにおいて、対応するデータ信号のデータ値を取得する。

そして、複数のデータ取得部３８のそれぞれは、取得したデータ信号を当該試験装置１０の内部で発生されるタイミング信号のタイミングで出力する。本実施形態においては、複数のデータ取得部３８のそれぞれは、タイミング発生部２２により生成されたタイミング信号のタイミングで取得したデータ信号の各データ値を出力する。

これにより、複数のデータ取得部３８のそれぞれは、被試験デバイス２００から出力されたデータ信号を被試験デバイス２００から出力されたクロック信号に応じたタイミングで取り込み、取り込んだクロックを当該試験装置１０の内部の基準クロックに同期したタイミングで出力することができる。即ち、複数のデータ取得部３８のそれぞれは、データ信号のクロックを、被試験デバイス２００から出力されたクロック信号から、当該試験装置１０の内部で発生される基準クロックに乗せ替えることができる。

判定部４２は、複数のデータ取得部３８のそれぞれが取得したデータ信号を期待値と比較した結果に基づいて、被試験デバイス２００の良否を判定する。本実施形態においては、判定部４２は、複数のデータ取得部３８のそれぞれか出力されたデータ信号のデータ値と、判定部４２から発生された期待値パターンに示された期待値とを比較する。そして、本実施形態においては、判定部４２は、複数のデータ取得部３８が取得したデータ信号のデータ値のそれぞれと期待値とが一致したことに応じて、被試験デバイス２００が正常であると判定する。

試験信号供給部４４は、パターン発生部２４が発生した試験パターンに応じて被試験デバイス２００に対して試験信号を供給する。本実施形態において、試験信号供給部４４は、試験信号として、複数のデータ信号をＤＤＲインターフェイスを介して被試験デバイス２００に出力するとともに、出力したデータ信号のサンプルタイミングを示すクロック信号をＤＤＲインターフェイスを介して被試験デバイス２００に出力する。即ち、試験信号供給部４４は、複数のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を複数のデータ端子１２を介して被試験デバイス２００に出力するとともに、クロック信号ＤＱＳをクロック端子１４を介して被試験デバイス２００に出力する。

さらに、試験信号供給部４４は、データの出力を許可するリードイネーブル信号を、制御用信号として被試験デバイス２００に供給する。これにより、試験信号供給部４４は、被試験デバイス２００から内部に記憶したデータを含むデータ信号ＤＱをＤＤＲインターフェイスを介して出力させることができる。

マスク部５０は、被試験デバイス２００がクロック信号を出力しない期間において、複数のデータ取得部３８のそれぞれによるデータ取得をマスクする。即ち、マスク部５０は、被試験デバイス２００がクロック信号を出力しない期間において、複数のデータ取得部３８のそれぞれにおけるデータ取得動作を停止させる。

また、マスク部５０は、一例として、試験プログラムに応じて動作するパターン発生部２４により、被試験デバイス２００がクロック信号を出力しない期間が指定される。即ち、マスク部５０は、パターン発生部２４から発生される試験パターンに応じて、複数のデータ取得部３８のデータ取得動作をマスクするか、動作を許可するかを切り替える。

本実施形態においては、マスク部５０は、被試験デバイス２００がクロック信号を出力しない期間において、複数のデータ取得部３８に供給されるサンプリングクロックをマスクする。即ち、本実施形態においては、マスク部５０は、被試験デバイス２００がクロック信号を出力する期間においてサンプリングクロックをデータ取得部３８に供給し、被試験デバイス２００がクロック信号を出力しない期間においてサンプリングクロックを固定値にマスクする。

例えば、マスク部５０は、クロック生成部３６の入力段においてクロック信号をマスク回路によりマスクすることにより、データ取得部３８に供給されるサンプリングクロックをマスクしてもよい。また、例えば、マスク部５０は、クロック生成部３６の出力段においてサンプリングクロックをマスク回路によりマスクすることにより、データ取得部３８に供給されるサンプリングクロックをマスクしてもよい。

また、マスク部５０は、バッファ部５４の内部においてサンプリングクロックまたはデータ信号をマスクしてもよい。マスク部５０は、一例として、バッファ部５４の内部におけるＦＩＦＯ等のバッファの前段において、サンプリングクロックまたはデータ信号をマスクしてもよい。

図４は、クロック生成部３６の構成の一例、および、データ取得部３８の構成の一例を示す。図５は、データ信号、クロック信号、遅延信号、第１ストローブ信号、第２ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。

データ取得部３８は、図５の（Ａ）に示されるような、予め定められたデータレートで伝送されるデータ値を含むデータ信号ＤＱを入力する。そして、データ取得部３８は、データ信号ＤＱに含まれる各データ値を、クロック生成部３６により生成されるサンプリングクロックのタイミングで順次にサンプルする。

クロック生成部３６は、一例として、遅延器６２と、ストローブ発生部６４と、合成部６６とを有する。遅延器６２は、一例として、図５の（Ｂ）に示されるような、被試験デバイス２００から出力された、データ信号ＤＱの２倍のレートのクロック信号ＤＱＳを入力する。そして、遅延器６２は、図５の（Ｃ）に示すような、入力したクロック信号ＤＱＳを当該クロック信号ＤＱＳの１／４の周期分の時間遅延した遅延信号を出力する。

ストローブ発生部６４は、図５の（Ｄ）に示されるように、遅延信号の立ち上がりエッジにおいて微小時間幅のパルスを有する第１ストローブ信号を発生する。これにより、クロック生成部３６は、データ信号ＤＱにおける奇数番目のデータ値をサンプルするタイミングを示す第１ストローブ信号を出力することができる。

また、ストローブ発生部６４は、図５の（Ｅ）に示されるような、遅延信号の立下りエッジにおいて微小時間幅のパルスを有する第２ストローブ信号を発生する。これにより、クロック生成部３６は、データ信号ＤＱにおける偶数番目のデータ値をサンプルするタイミングを示す第２ストローブ信号を出力することができる。なお、第１ストローブ信号がデータ信号ＤＱにおける偶数番目のデータをサンプルするタイミングを示し、第２ストローブ信号がデータ信号ＤＱにおける奇数番目のデータをサンプルするタイミングを示してもよい。

合成部６６は、図５の（Ｆ）に示されるような、第１ストローブ信号および第２ストローブ信号を合成したサンプリングクロックを出力する。合成部６６は、一例として、第１ストローブ信号および第２ストローブ信号を論理和演算したサンプリングクロックを出力する。これにより、合成部６６は、データ信号ＤＱに含まれる各データ値におけるアイ開口の略中心のタイミングを示すサンプリングクロックを出力することができる。

また、データ取得部３８は、取得部５２と、バッファ部５４と、オーバーフロー検出部５６とを有する。取得部５２は、図５の（Ａ）に示されるデータ信号ＤＱの各データ値を、図５の（Ｆ）のサンプリングクロックのタイミングにおいて取得する。取得部５２は、一例として、奇数側フリップフロップ７２と、偶数側フリップフロップ７４と、マルチプレクサ７６とを含む。

奇数側フリップフロップ７２は、被試験デバイス２００から出力されたデータ信号ＤＱのデータ値を第１ストローブ信号のタイミングにおいて取得して内部に保持する。偶数側フリップフロップ７４は、被試験デバイス２００から出力されたデータ信号ＤＱのデータ値を第２ストローブ信号のタイミングにおいて取得して内部に保持する。

マルチプレクサ７６は、奇数側フリップフロップ７２が保持するデータ信号ＤＱのデータ値と、偶数側フリップフロップ７４が保持するデータ信号ＤＱのデータ値とを、サンプリングクロックのタイミングにおいて交互に選択して、バッファ部５４へと供給する。これにより、取得部５２は、クロック生成部３６により生成されたサンプリングクロックに応じたタイミングでデータ信号ＤＱのデータ値を取得することができる。

バッファ部５４は、複数のエントリを有する。バッファ部５４は、取得部５２のマルチプレクサ７６から順次に出力されるデータ信号ＤＱのデータ値を、クロック生成部３６により生成されたサンプリングクロックのタイミングで順次に各エントリにバッファリングする。さらに、バッファ部５４は、各エントリにバッファリングしたデータ信号ＤＱのデータ値を、入力順に、当該試験装置１０の試験周期に応じて発生されるタイミング信号のタイミングで各エントリから出力する。

そして、バッファ部５４は、出力したデータ信号ＤＱのデータ値を判定部４２に供給する。このようなクロック生成部３６およびデータ取得部３８は、被試験デバイス２００から出力されたデータ信号ＤＱをクロック信号ＤＱＳに応じたタイミングで取得するとともに、取得したデータ信号ＤＱの各データ値を、当該試験装置１０の内部で発生されたタイミング信号のタイミングに乗せ替えて判定部４２に供給することができる。

オーバーフロー検出部５６は、バッファ部５４がオーバーフローしたか否かを検出する。オーバーフロー検出部５６は、バッファ部５４がオーバーフローしたことに応じて、オーバーフローの発生を示す情報を例えば内部のレジスタに記憶する。そして、オーバーフローの発生を示す情報は、例えば試験終了において、試験制御部等に読み出される。試験制御部は、オーバーフローの発生を示す情報が読みされた場合には、試験が正常に実行されなかったと判断して、例えば対応する被試験デバイス２００を不良であると判断したり、対応する被試験デバイス２００の再試験を実行したりする。

図６は、メモリデバイスである被試験デバイス２００の機能試験をする場合のタイミングチャートを示す。被試験デバイス２００は、双方向バスであるＤＤＲインターフェイスを介して他のデバイスとデータを授受するメモリデバイスである。メモリデバイスである被試験デバイス２００を試験する場合、試験装置１０は次のような動作をする。

まず、ステップＳ１１において、試験装置１０は、被試験デバイス２００における試験対象となるアドレス領域に対して、予め定められたデータを書き込む。続いて、ステップＳ１２において、試験装置１０は、被試験デバイス２００における試験対象となるアドレス領域に書き込まれたデータを読み出す。そして、ステップＳ１３において、試験装置１０は、読み出したデータを期待値と比較して、被試験デバイス２００における試験対象となるアドレス領域が正常に動作しているか否かを判定する。試験装置１０は、このような処理を被試験デバイス２００における全てのアドレス領域に対して実行することにより、被試験デバイス２００の良否を判定することができる。

ここで、マスク部５０は、当該試験装置１０が被試験デバイス２００へと書込データを送信している期間において、データ取得部３８におけるデータ取得をマスクする。即ち、マスク部５０は、当該試験装置１０が被試験デバイス２００へ書き込み処理をしている期間において、データ取得部３８におけるデータ取得をマスクする。

また、マスク部５０は、ステップＳ１１の書き込み処理およびステップＳ１２の読み出し処理以外の期間において、データ取得部３８におけるデータ取得をマスクする。また、さらに、マスク部５０は、ステップＳ１２の読み出し処理中であっても、被試験デバイス２００がデータ信号を出力していない期間において、データ取得部３８におけるデータ取得をマスクする。

マスク部５０は、このような期間においてデータ取得部３８におけるデータ取得をマスクすることにより、被試験デバイス２００がクロック信号を出力していない期間において、データ取得部３８におけるデータ取得をマスクすることができる。そして、マスク部５０は、読み出し処理中における、被試験デバイス２００が当該試験装置１０へと読出データを送信している期間において、データ取得部３８のマスク状態を解除して、データ取得部３８にデータを取得させることができる。

図７は、読み出し処理時において、試験装置１０から被試験デバイス２００へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス２００から試験装置１０へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部５４から判定部４２へと転送されるデータのタイミングの一例を示す。メモリデバイスである被試験デバイス２００からＤＤＲインターフェイスを介してデータを読み出す場合、試験装置１０は次のような動作をする。

まず、試験装置１０の試験信号供給部４４は、被試験デバイス２００に対してデータ信号の出力を指示するコマンド（例えばリードコマンド）を表すデータ信号およびクロック信号を、ＤＤＲインターフェイスを介して被試験デバイス２００に出力する（時刻ｔ３１）。続いて、試験信号供給部４４は、被試験デバイス２００に対して、データの出力を許可するリードイネーブル信号を供給する（時刻ｔ３２）。

続いて、リードコマンドが与えられた被試験デバイス２００は、リードコマンドが与えられてから一定時間経過後、リードコマンドに示されたアドレスに記憶されたデータ値を含んだデータ信号ＤＱを、ＤＤＲインターフェイスを介して出力する（時刻ｔ３５）。これとともに、被試験デバイス２００は、データ信号ＤＱのサンプルタイミングを示すクロック信号ＤＱＳをＤＤＲインターフェイスを介して出力する（時刻ｔ３５）。そして、被試験デバイス２００は、一定のデータ数のデータ信号ＤＱを出力すると、データ信号ＤＱおよびクロック信号ＤＱＳの出力を終了する（時刻ｔ３７）。

なお、被試験デバイス２００は、データ信号ＤＱの出力期間（時刻ｔ３５〜ｔ３７の間）以外の期間においては、データ信号ＤＱの入出力端子をドライブせず、ハイインピーダンス（ＨｉＺ）としている。また、被試験デバイス２００は、データ信号ＤＱの出力期間（時刻ｔ３５〜ｔ３７の間）より前の一定期間（時刻ｔ３３〜時刻ｔ３５）においては、クロック信号ＤＱＳを予め定められた信号レベル、例えばロー論理レベルに固定する。また、被試験デバイス２００は、クロック信号ＤＱＳを予め定められた信号レベルに固定している期間より前（時刻ｔ３３より前）、および、データ信号ＤＱの出力期間より後（時刻ｔ３７より後）においては、クロック信号ＤＱＳの入出力端子をドライブせず、ハイインピーダンス（ＨｉＺ）としている。

そして、試験装置１０のデータ取得部３８は、被試験デバイス２００がデータ信号を出力している期間（時刻ｔ３５〜ｔ３７の間）において、被試験デバイス２００から出力されたクロック信号ＤＱＳのタイミングで、データ信号ＤＱの各データ値を順次に取り込む。データ取得部３８は、取り込んだデータを各エントリに順次にバッファリングする。

ここで、マスク部５０は、当該試験装置１０の試験信号供給部４４が被試験デバイス２００へとコマンドを送信している期間において、サンプリングクロックをマスクして固定値とする。これにより、マスク部５０は、試験装置１０から被試験デバイス２００へ信号を供給している期間において、データ取得をマスクすることができる。

さらに、マスク部５０は、当該試験装置１０の試験信号供給部４４がコマンドを出力してから予め定められた基準遅延時間Ｔｘ経過までの間において、サンプリングクロックをマスクして固定値とする。予め定められた基準遅延時間Ｔｘは、被試験デバイス２００がクロック信号を出力しない期間であって、例えば、被試験デバイス２００の仕様および実験結果等に応じて設定される。これにより、マスク部５０は、被試験デバイス２００がクロック信号を出力しない期間において、データ取得をマスクすることができる。

そして、マスク部５０は、試験信号供給部４４がコマンドを出力してから予め定められた基準遅延時間経過した後において、サンプリングクロックをマスクしている状態を解除して、サンプリングクロックをデータ取得部３８に供給する。これにより、マスク部５０は、クロック信号が出力される期間において、データ取得部３８に確実にデータ取得をさせることができる。

また、マスク部５０は、試験信号供給部４４がコマンドを出力してから基準遅延時間Ｔｘを経過した後において、クロック信号ＤＱＳが予め定められた信号レベルであることを条件として、被試験デバイス２００から出力されたクロック信号ＤＱＳに応じたサンプリングクロックをデータ取得部３８に供給してもよい。ソース・シンクロナスインターフェイスにおいては、データ信号ＤＱが出力する直前において、クロック信号ＤＱＳが予め定められた信号レベル（例えばロー論理レベル）に一定期間固定される。従って、マスク部５０は、クロック信号が出力される前に、確実にデータ取得部３８をデータ取得が可能な状態とすることができる。

また、マスク部５０は、試験信号供給部４４がコマンドを出力してから基準遅延時間Ｔｘを経過した後において、クロック信号ＤＱＳが予め定められた信号レベルであることを条件として、被試験デバイス２００から出力されたクロック信号ＤＱＳに応じたサンプリングクロックをデータ取得部３８に供給してもよい。これにより、マスク部５０は、被試験デバイス２００がクロック信号ＤＱＳを予め定められた信号レベルとした後に、マスク状態からデータ取得状態へと切り替えることができる。

また、被試験デバイス２００から出力される読出データのビット数は、コマンド内容等によって決定される。従って、１回のコマンドを与えたことに応じて被試験デバイス２００から出力されるクロック信号ＤＱＳのクロック数は、被試験デバイス２００に与えたコマンドの内容に応じて決定される。そこで、マスク部５０は、被試験デバイス２００から出力されたクロック信号ＤＱＳに応じたサンプリングクロックの出力を開始してから、クロック信号ＤＱＳのクロック数が基準クロック数に達した場合に、サンプリングクロックを固定値にマスクして、サンプリングクロックのデータ取得部３８への供給を停止する。これにより、マスク部５０は、サンプリングクロックを供給している状態からサンプリングクロックを固定値としてマスクする状態へと、正確なタイミングで切り替えることができる。

以上のように本実施形態に係る試験装置１０は、被試験デバイス２００がデータ信号およびクロック信号を出力していない期間において、被試験デバイス２００から出力されたデータを取り込ませないようにできる。即ち、試験装置１０は、被試験デバイス２００がデータ信号およびクロック信号の入出力端子をドライブせずにハイインピーダンス状態としている場合において、データを取り込ませないようにできる。これにより、試験装置１０によれば、不確定なデータ値を取り込まずに精度良く試験することができる。

また、さらに、試験装置１０の判定部４２は、試験信号供給部４４がリードイネーブル信号を出力してから、予め定められた時間Ｔｙ経過後において、バッファ部５４から出力されたデータ信号を受信して、期待値と比較する。本例においては、判定部４２は、時刻ｔ３２から、少なくとも一定時間Ｔｙを経過した後の時刻ｔ３６において、バッファ部５４からデータ信号の転送を受ける。

判定部４２は、一例として、試験信号供給部４４がリードイネーブル信号を出力してから、被試験デバイス２００の仕様により定められたリードイネーブル信号を受け取ってからデータ信号を出力するまでの最大遅延時間以上経過した後において、バッファ部５４からデータ信号を受信する。これにより、判定部４２は、被試験デバイス２００から出力されたデータ信号がバッファ部５４にバッファリングされる前に、バッファ部５４から無効なデータを読み出してして判定することを回避できる。従って、試験装置１０によれば、被試験デバイス２００から出力されたデータ信号を確実に取り込んで試験することができる。

なお、取得部５２がデータ信号を取得してからバッファ部５４がデータ信号を取得するまでの時間に遅延が生じる場合には、判定部４２は、取得部５２における遅延時間と、リードイネーブル信号が与えられてからデータ信号を出力するまでの最大遅延時間とに加えた時間以上経過した後において、バッファ部５４からデータ信号を受信する。また、バッファ部５４は、被試験デバイス２００における最大遅延時間に相当する時間の間に、被試験デバイス２００が出力可能なデータ数以上のエントリ数を有することが好ましい。これにより、バッファ部５４は、被試験デバイス２００から出力されるデータ信号が、リードイネーブル信号が与えられてから最大遅延時間分遅延した場合であっても、オーバーフローさせずにデータ信号をバッファリングすることができる。

以上のように、本実施形態に係る試験装置１０は、被試験デバイス２００にリードイネーブル信号を与えてから、予め定められた時間経過後において、バッファ部５４にバッファリングされたデータ信号を期待値と比較する。これにより、試験装置１０によれば、被試験デバイス２００から出力されたデータ信号がバッファ部５４にバッファリングされる前において判定を開始することを回避して、被試験デバイス２００から出力されたデータ信号を確実に取り込んで試験することができる。

図８は、本実施形態の変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、図３に示される本実施形態に係る試験装置１０と略同一の構成および機能を採るので、図３に示される本実施形態に係る試験装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

試験装置１０は、トレーニング部８２と、クロック取得部８４とを更に備える。トレーニング部８２は、被試験デバイス２００の試験に先立って、被試験デバイス２００にコマンドを出力してから被試験デバイス２００から有効なクロック信号を受け取るまでの遅延時間を測定する。より具体的には、トレーニング部８２は、試験信号供給部４４を制御して、試験信号供給部４４から被試験デバイス２００に対してデータ信号の出力を指示するコマンド例えばリードコマンドを送信させる。そして、トレーニング部８２は、試験信号供給部４４からコマンドを送信してから、被試験デバイス２００から有効なクロック信号を受けとまでの遅延時間を測定する。

クロック取得部８４は、被試験デバイス２００が出力するクロック信号を取得する。そして、クロック取得部８４は、被試験デバイス２００から出力されたクロック信号が取得されたか否かを検出する。

図９は、変形例に係る試験装置１０のクロック取得タイミングの一例を示す。トレーニング部８２は、被試験デバイス２００の試験に先立って、被試験デバイス２００に対してデータ信号の出力を指示するコマンド（例えばリードコマンド）を試験信号供給部４４から複数回繰り返して出力させる。これにより、試験信号供給部４４は、被試験デバイス２００に対して例えばリードコマンドを複数回送信する。

さらに、トレーニング部８２は、試験信号供給部４４からリードコマンドを出力させる毎に、クロック取得部８４にクロック信号を取得させる。この場合において、トレーニング部８２は、クロック取得部８４がクロック信号を取得するタイミングを、リードコマンド毎に変化させる。そして、トレーニング部８２は、複数のコマンドに対するクロック信号を取得させた結果に基づいて、リードコマンドが与えられてからクロック信号を出力するまでの遅延時間を測定する。

例えば、トレーニング部８２は、リードコマンド毎に、クロック信号が出力されているか否かを判断するための時間幅を規定する検出ウィンドウを、クロック取得部８４に対して設定する。この場合において、トレーニング部８２は、リードコマンド毎に検出ウィンドウの位置を移動させる。そして、クロック取得部８４は、リードコマンド毎に、設定された検出ウィンドウ内においてクロック信号を取得できたか否かを判断する。クロック取得部８４は、一例として、検出ウィンドウ内において、論理レベルが反転するパルス信号が取得できたか否かを検出する。

このような検出をした場合、クロック取得部８４がクロック信号を取得できた最も早い時間の検出ウィンドウの位置が、被試験デバイス２００から有効なクロック信号を受けとまでの遅延時間となる。これにより、トレーニング部８２は、被試験デバイス２００がリードコマンドが与えられてからクロック信号を出力するまでの遅延時間を測定することができる。

トレーニング部８２は、測定した遅延時間に応じた基準遅延時間をマスク部５０に設定する。そして、マスク部５０は、試験時において、トレーニング部８２が測定した遅延時間に応じた基準遅延時間を使用して被試験デバイス２００からのクロック信号に応じたサンプリングクロックを出力する。

以上により、試験装置１０は、コマンドを受けてからデータ信号を出力するまでの時間が被試験デバイス２００毎に個体差がある場合であっても、それぞれの個体に応じた正確な基準遅延時間を測定することができる。これにより、試験装置１０によれば、被試験デバイス２００が読出データの出力を開始するタイミングにおいて精度良くサンプリングクロックの出力を、マスク状態からイネーブル状態へと切り替えることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置
１２ データ端子
１４ クロック端子
２２ タイミング発生部
２４ パターン発生部
３２ データ用コンパレータ
３４ クロック用コンパレータ
３６ クロック生成部
３８ データ取得部
４２ 判定部
４４ 試験信号供給部
５０ マスク部
５２ 取得部
５４ バッファ部
５６ オーバーフロー検出部
６２ 遅延器
６４ ストローブ発生部
６６ 合成部
７２ 奇数側フリップフロップ
７４ 偶数側フリップフロップ
７６ マルチプレクサ
８２ トレーニング部
８４ クロック取得部
２００ 被試験デバイス

Claims (9)

1. データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、
   前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得する取得部と、
   複数のエントリを有し、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、
   前記バッファ部から出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する判定部と
   を備える試験装置。
2. 当該試験装置の内部クロックに基づき前記試験周期に応じた前記タイミング信号を発生するタイミング発生部を更に備える
   請求項１に記載の試験装置。
3. 前記バッファ部がオーバーフローしたことに応じて、オーバーフローの発生を示す情報を記憶するオーバーフロー検出部を更に備える
   請求項１または２に記載の試験装置。
4. 当該試験装置は、
   前記被試験デバイスに対して試験信号を供給する試験信号供給部を更に備え、
   前記試験信号供給部は、前記データ信号を前記被試験デバイスから出力させるコマンドおよびデータの出力を許可するリードイネーブル信号を前記試験信号として出力し、
   前記判定部は、前記試験信号供給部が前記リードイネーブル信号を出力してから、予め定められた時間経過後において、前記バッファ部から出力された前記データ信号を受信して期待値と比較する
   請求項１から３の何れか１項に記載の試験装置。
5. 前記判定部は、前記試験信号供給部が前記リードイネーブル信号を出力してから、前記被試験デバイスの仕様により定められた前記リードイネーブル信号を受け取ってから前記データ信号を出力するまでの最大遅延時間以上経過した後において、前記バッファ部から前記データ信号を受信する
   請求項４に記載の試験装置。
6. 前記バッファ部は、前記最大遅延時間に相当する時間の間に、前記被試験デバイスが出力可能なデータ数以上のエントリ数を有する
   請求項５に記載の試験装置。
7. 当該試験装置は、双方向バスを介して前記被試験デバイスとデータ信号およびクロック信号を授受する
   請求項１から６の何れか１項に記載の試験装置。
8. 前記被試験デバイスは、双方向バスを介してデータ信号およびクロック信号を授受するメモリデバイスである
   請求項１から７の何れか１項に記載の試験装置。
9. データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置における試験方法であって、
   取得部が、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得し、
   複数のエントリを有するバッファ部が、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、
   前記バッファ部が、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力し、
   前記バッファ部から出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する
   試験方法。

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