JP2012248613A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】コンタクトホール内に良好にＡｌ膜が埋設されたコンタクトプラグを有する半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板の層間絶縁膜内にコンタクトホールを形成する工程と、基板を加熱した状態でコンタクトプラグを形成する工程を有する。コンタクトプラグを形成する工程では、スパッタ装置のチャンバー内のステージ上に、チャックを介して基板を保持し、チャックに印加するＥＳＣ電圧を第一の電圧、第二の電圧、第三の電圧と、この順に３段階のステップ状に増加させる。チャンバー内のターゲットに対して第一のターゲット電力を印加してコンタクトホール内に第一のＡｌ膜を成膜する。次に、チャンバー内のターゲットに対して第一のターゲット電力よりも高い第二のターゲット電力を印加して第一のＡｌ膜上に第二のＡｌ膜を成膜する。
【選択図】図１１

Description

本発明は、半導体装置の製造方法に関する。
従来から、コンタクトホール等の微細な構造へ導電材料を埋設する際に、コンタクトホール内にボイドが発生するなどの問題点が指摘されていた。そこで、微細なコンタクトホールへの導電材料の埋設性を確保するために、Ａｌリフロースパッタ法を用いた方法が提案されている。Ａｌリフロースパッタ法は、Ａｌ膜を堆積させると共に高温加熱により堆積させたＡｌ膜を流動化させることにより、埋設性・平坦性に優れたＡｌ膜を形成できるという特徴を有する。
例えば、特許文献１（特開平７−２９８５３号公報）、および特許文献２（特開平１１−２４３０７０号公報）には、窒化チタン膜を用いることにより、微細コンタクトホールへのＡｌリフロースパッタ法を用いたＡｌの埋設性を確保している。
また、特許文献３（特開平７−１７６６１５号公報）では、高温スパッタＴｉを用いＡｌ表面モホロジーを確保している。
特開平７−２９８５３号公報 特開平１１−２４３０７０号公報 特開平７−１７６６１５号公報
図１及び２はそれぞれ、上記特許文献１〜３のような従来のＡｌリフロースパッタ法を実施した状況を表す概略図、及びスパッタ条件を表す図である。図２中のＡはチャンバー１４内を流すＡｒガスの温度、Ｂはターゲット１１に印加するターゲット電力、Ｃは静電チャック（図１中には図示していない）を介して基板に印加するＥＳＣ電圧、Ｄはステージ圧力を表す。
図１及び２に示すように、従来のＡｌリフロースパッタ法では、スパッタ装置１０のチャンバー１４内のステージ１２上に静電チャックにより、基板１３を配置する。ステージ１２と基板１３間に高温のＡｒガスを流すことにより、基板の温度を高温に保つ。この状態でＥＳＣ電圧Ｃを一定値に設定した後、ステージ圧力（ウェハとステージの間に流すガスの圧力）Ｄを一定値まで上昇させる。次に、チャンバー内のターゲットに対して一定のターゲット電力Ｂを印加することで、Ａｌ膜の成膜を行う。
上記のような従来のＡｌリフロースパッタ法では、ＥＳＣ電圧Ｃを１段階で一定値に設定すると、ステージ１２上で基板１３が割れる、という現象が発生していた。この結果、Ａｌリフロースパッタの生産性が低下することとなっていた。また、従来のＡｌリフロースパッタ法では、ターゲット電力を高く設定しＡｌ成膜の温度を高温にすることでＡｌ膜の埋設性を確保していたが、ウェハ割れにより生産性が低下する、という問題点があった。
本発明は上記課題に鑑みてなされたものであり、ＥＳＣ電圧を３段階にステップ状に増加させ、低レートと高レートの２種類のＡｌリフロースパッタ法を行うことで、微細なコンタクトホールへのＡｌ材料の埋設性を高めるものである。
一実施形態は、
基 基板の層間絶縁膜内にコンタクトホールを形成する工程と、
前記コンタクトホールの内壁上に順に、バリアメタル膜及びシードＡｌ膜を形成する工程と、
前記基板を加熱した状態で、下記（１）〜（３）の工程を順に行うことにより、コンタクトプラグを形成する工程と、
（１）スパッタ装置のチャンバー内のステージ上に、チャックを介して前記基板を保持し、前記チャックに印加するＥＳＣ電圧を第一の電圧、第二の電圧、第三の電圧と、この順に３段階のステップ状に増加させる工程、
（２）前記チャンバー内のターゲットに対して第一のターゲット電力を印加して前記コンタクトホール内を埋め込むように第一のＡｌ膜を成膜する工程、
（３）前記チャンバー内のターゲットに対して第一のターゲット電力よりも高い第二のターゲット電力を印加して前記第一のＡｌ膜上に第二のＡｌ膜を成膜する工程、
を有する半導体装置の製造方法に関する。
高い生産性で、コンタクトホール内にＡｌ膜が良好に埋設されたコンタクトプラグを有する半導体装置を提供する。
従来のＡｌリフロースパッタ法を使用する場合の問題点を表す図である。 従来のＡｌリフロースパッタ法によるスパッタ条件を表す図である。 本発明の半導体装置の製造方法の一例を表すフローチャートである。 図３の各工程を実施する装置を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。
半導体装置の製造方法では、基板を加熱冷却後に、コンタクトホールの内壁上に順に、バリアメタル膜及びシードＡｌ膜を形成する。バリアメタル膜としては、Ｔｉ膜、Ｔｉ膜／ＴｉＮ膜、又は、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜（何れの積層膜もコンタクトホールの内壁側から順に記載）を挙げることができる。シードＡｌ膜等の埋設マージンを大幅に拡大することができるため、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の積層膜からなるバリアメタル膜が好ましい。バリアメタル膜の膜厚は５〜３０ｎｍであることが好ましく、シードＡｌ膜の膜厚は１５０〜３００ｎｍであることが好ましい。コンタクトホールのアスペクト比は３以下であることが好ましい。バリアメタル膜とシードＡｌ膜の膜厚、及びコンタクトホールのアスペクト比がこれらの範囲内にあることにより、後の工程（２）で、良好に第一のＡｌ膜の成膜を行うことができる。
この後、基板を加熱した状態で下記の３つの工程（１）〜（３）を順に行う。これにより、コンタクトプラグを形成する。なお、加熱により、下記工程（１）〜（３）の間、基板は一定温度に維持される。
工程（１）
Ａｌ成膜の前処理工程であり、チャンバー内のステージ上に静電チャックを介して基板を保持し、静電チャックを介して基板に印加するＥＳＣ電圧を第一の電圧、第二の電圧、第三の電圧と、この順に３段階のステップ状に増加させる。このように、段階的にステージ電圧を変化させることにより、基板に印加される電圧は徐々に増加していくため、基板内には内部応力が生じにくくなる。この結果、ステージ上での基板の反りによる割れが発生しなくなる。
第二の電圧は第一の電圧の１．５〜２．５倍であることが好ましく、第三の電圧は第一の電圧の３．５〜４．５倍であることが好ましい。また、第二の電圧は第一の電圧の２倍であり、第三の電圧は第一の電圧の４倍であることがより好ましい。第一、第二、及び第三の電圧をこれらの範囲内に設定することにより、ステージ上での基板の反りによる割れを効果的に防止することができる。
工程（２）
第一のＡｌの成膜工程であり、チャンバー内のターゲットに対して第一のターゲット電力を印加して、コンタクトホール内に第一のＡｌ膜を成膜する。第一のＡｌの成膜工程では、第一のターゲット電力を低めに制御することにより、低い成膜レートでＡｌ膜を成膜する。これにより、コンタクトホール内にボイドを発生させることなく、良好な埋設性でコンタクトホール内にＡｌ膜を埋設させることができる。第一のＡｌ膜の成膜レートは、５ｎｍ／ｓであることが好ましい。５ｎｍ／ｓとすることにより、コンタクトホールへＡｌ膜を良好な埋設性を確保することができる。
工程（３）
第二のＡｌの成膜工程であり、チャンバー内のターゲットに対して、第一のターゲット電力よりも高い第二のターゲット電力を印加して、第一のＡｌ膜上に第二のＡｌ膜を成膜する。第二のＡｌの成膜工程では、チャンバー内に高めのターゲット電力を印加することにより、高い成膜レートでＡｌを成膜する。工程（２）において、コンタクトホール内は既に埋設性に優れた第一のＡｌ膜で埋設されている。このため、工程（３）では、高い成膜レートにして短時間で効率よく第一のＡｌ膜上に第二のＡｌ膜を形成することができる。さらに、ＥＳＣ電圧及びターゲット電力を制御することで、従来よりも工程（２）及び（３）の温度を低温で処理することができ、ウェハ割れの発生やパーツ寿命を改善することができる。この結果、半導体装置の生産性を高めることができます。
第二のＡｌ膜の成膜レートは、１７ｎｍ／ｓであることが好ましい。１７ｎｍ／ｓとすることにより、短時間でＡｌ膜を成膜することができ、生産性を向上させることができる。
第二のターゲット電力は、第一のターゲット電力の４〜５倍であることが好ましく、４．８倍であることがより好ましい。第一及び第二のターゲット電力がこれらの範囲内であることによって、コンタクトホール内の埋設性を確保しつつ、Ａｌの成膜時間を短縮して生産性をより向上させることができる。
工程（１）〜（３）における、チャンバー内のステージ温度は４００〜４５０℃であることが好ましく、４３０℃であることがより好ましい。
以下、図３〜１８を参照して、半導体装置の製造方法の一例を説明する。図３は、半導体装置の製造方法の各工程を表すフローチャートである。図４は、半導体装置の製造装置を表す概略図である。図５〜１８は、半導体装置の製造方法における各工程を表す図である。
まず、シリコン基板２０上に、Ｔｉ膜２１、ＴｉＮ膜２２、Ａｌ膜２３及びＴｉＮ膜２４が積層された配線層を有する層間絶縁膜２５を形成する。ＲＩＥ工程を実施することにより、層間絶縁膜２５内にコンタクトホール２６を形成する（図５）。
このシリコン基板を図４のロードポートＡ ５０からロードロックチャンバー５１に搬送する。シリコン基板を、第一の移動領域５２を経由して、脱ガスチャンバー５３に搬入する（図３のＳ１）。脱ガスチャンバー５３内では、温度４５０℃、圧力８Ｔｏｒｒ、時間９０ｓの条件で、シリコン基板に対して脱ガス処理を行う（図３のＳ２、図６）。脱ガス条件はこれに限定されるわけではなく、例えば、温度４００〜５００℃の範囲、圧力３〜１０Ｔｏｒｒの範囲、時間２０〜１２０ｓの範囲とすることができる。
シリコン基板を、図４の脱ガスチャンバー５３から第一の移動領域５２を経由して、ＲＦエッチングチャンバー５４内に搬入する。ＲＦエッチングチャンバー５４内では、Ａｒスパッタエッチングを行う（図３のＳ３、図７）。これにより、コンタクトホールの底部に露出している配線層の表面酸化膜を除去すると共に、コンタクトホールの開口径を拡大させて、後の工程で良好なＡｌ埋設性を確保することができる。この時のＡｒスパッタエッチングのエッチング量を酸化膜換算で２０ｎｍとしたが、エッチング量はこれに限定されるわけではなく、５ｎｍから４０ｎｍの範囲としても良い。
シリコン基板を、図４のＲＦエッチングチャンバー５４から第一の移動領域５２を経由して、クールチャンバー５５内に搬入する。クールチャンバー５５内では、シリコン基板を１００℃まで冷却する（図３のＳ４、図８）。
シリコン基板を、図４のクールチャンバー５５から第二の移動領域５６を経由して、Ｔｉ成膜チャンバー５７内の、静電チャック機能を有するステージに搬送し、静電チャックを介してステージ上にシリコン基板を保持する。Ｔｉ成膜チャンバー５７のステージとシリコン基板間の隙間にＡｒガスを流しながら、ガス伝導によりシリコン基板を２３℃付近に維持する。このときのＡｒガスの供給圧力は３〜１０Ｔｏｒｒの間で加圧調整することが好ましい。続いて、コンタクトホール内及び層間絶縁膜上の全面に、成膜条件を膜厚２０ｎｍ、成膜温度２３℃、ターゲット電力３５ｋＷ（電力密度：２９．６Ｗ／ｃｍ2）として、スパッタリングによりＴｉ膜を成膜する（図３のＳ５、図９）。Ｔｉの成膜条件はこれに限定されるわけではなく、膜厚５〜３０ｎｍの範囲、成膜温度０〜１００℃の範囲、ターゲット電力５〜４０ｋＷ（電力密度：４．２〜３３．８Ｗ／ｃｍ2）の範囲とすることができる。
シリコン基板を、図４のＴｉ成膜チャンバー５７から第二の移動領域５６を経由して、シードＡｌ膜成膜チャンバー５８に搬送する（図３のＳ６、図１０）。このときの成膜条件は、膜厚３００ｎｍ、成膜温度２３℃、ターゲット電力３５ｋＷ（電力密度２３．３Ｗ／ｃｍ2）とした。シードＡｌ膜の成膜条件はこれに限定されるわけではなく、膜厚は１５０ｎｍから４００ｎｍの範囲、成膜温度は０℃から１００℃の範囲、ターゲット電力は３０ｋＷから４０ｋＷ（電力密度：２０Ｗ／ｃｍ２から３３．８Ｗ／ｃｍ2）の範囲とすることができる。
シリコン基板を、図４のシードＡｌ膜成膜チャンバー５８から第二の移動領域５６を経由して、静電チャック機能と加熱機能を有するＡｌリフロースパッタ用チャンバー５９のステージ上に搬送する。静電チャックにより、ステージ上にシリコン基板を保持する。
次に、同一のチャンバー５９内でシリコン基板の加熱、リフロースパッタ法による第一のＡｌ膜と第二のＡｌ膜の成膜を順に行う。以下、図１１〜１４を参照して、各工程を説明する。
図１１は、第一及び第二のＡｌ膜の成膜のリフロースパッタ条件を表す図である。図１１のＡはステージの温度、Ｂはターゲットに対して印加するターゲット電力、Ｃは静電チャックを介してシリコン基板に印加するＥＳＣ電圧、Ｄはステージ圧力（シリコン基板とステージの間に流すＡｒガスの圧力）を表す。
まず、加熱条件を加熱温度４３０℃で、ＥＳＣ電圧を第一の電圧Ｅ1、第二の電圧Ｅ2、第三の電圧Ｅ3と、この順に３段階のステップ状に増加させる（工程（１））。ＥＳＣ電圧が第三の電圧Ｅ3となった後に、ステージとシリコン基板間の隙間にＡｒガスを流しガス伝導により、シリコン基板を加熱する（図３のＳ７、図１１及び１２）させる。加熱時間約６０ｓで、チャンバー内のこの際、Ａｌ膜の一部と先に成膜したＴｉ膜とが反応して、ＴｉＡｌ3２８が形成される。このシリコン基板の加熱中にシリコン基板の加熱条件はこれに限定されるわけではなく、温度は４００〜４５０℃の範囲、加熱時間は３０〜９０ｓの範囲としても良い。
加熱により４３０℃に維持した状態で、ターゲットに対して第一のターゲット電力を印加することにより、第一のＡｌ膜の成膜として、低レートのＡｌリフロースパッタリングによるＡｌ膜の成膜を行う（第一のＡｌリフロースパッタリング；工程（２）；図３のＳ８、図１１及び１３）。これにより、コンタクトホール内は第一のＡｌ膜で埋め込まれる。第一のＡｌ膜の成膜条件は、膜厚２００ｎｍ、温度４３０℃、ターゲット電力は５ｋＷで成膜とする。第一のＡｌ膜の成膜条件はこれに限定されるわけではなく、例えば、１回目の成膜条件は膜厚１００〜３００ｎｍ、温度４００〜４５０℃の範囲、第一のターゲット電力２〜８ｋＷ（電力密度：１．３３〜５．３２Ｗ／ｃｍ2）の範囲とすることができる。
続いて、加熱により４３０℃に維持した状態で、ターゲットに対して第一のターゲット電力よりも大きな第二のターゲット電力を印加することにより、第二のＡｌ膜の成膜として、高レートのＡｌリフロースパッタリングによるＡｌ膜の成膜を行う（第二のＡｌリフロースパッタリング；工程（３）；図３のＳ９、図１１及び１４）。この成膜条件は、膜厚４００ｎｍ、温度４３０℃、ターゲット電力２０ｋＷ（電力密度１３．３Ｗ／ｃｍ2）とする。第二のＡｌ膜の成膜条件はこれに限定されるわけではなく、例えば、膜厚２００〜６００ｎｍの範囲、温度４００〜４５０℃の範囲、第二のターゲット電力１５〜２５ｋＷ（電力密度：９．９８〜１６．６Ｗ／ｃｍ2）の範囲とすることができる。
シリコン基板を、図４のＡｌリフロースパッタ用チャンバー５９から第二の移動領域５６を経由して、クーリングチャンバー６０に搬送する。冷却条件を温度２３℃、ステージ圧力３Ｔｏｒｒ、時間３０秒に設定して、シリコン基板を２００℃以下まで冷却する（図３のＳ１０、図１５）。冷却条件はこれに限定されるわけではなく、ステージ圧力は１〜５Ｔｏｒｒの間、時間５〜３０秒とすることができる。
シリコン基板を、図４のクーリングチャンバー６０から第一の移動領域５２を経由して、ＴｉＮ成膜チャンバー６１に搬送する。シリコン基板を、ＴｉＮ成膜チャンバー６１のステージに搬送し、静電チャックによりステージ上にシリコン基板を保持する。成膜条件を膜厚３０ｎｍ、成膜温度２３℃、ターゲット電力１５ｋＷ（電力密度：１１．６Ｗ／ｃｍ2）として、反射防止膜であるＴｉＮ膜を成膜する（図３のＳ１１、図１６）。成膜条件はこれに限定されるわけではなく、膜厚２０〜７０ｎｍの範囲、成膜温度０〜２００℃の範囲、ターゲット電力：１０〜２０ｋＷ（電力密度：７．７０〜１５．４Ｗ／ｃｍ2）の範囲とすることができる。
シリコン基板を、図４のＴｉＮ成膜チャンバー６１から第一の移動領域５２を経由して、ロードロックチャンバー６２に搬送する。冷却条件を温度２３℃、ステージ圧力４Ｔｏｒｒ、時間１０ｓとして、シリコン基板を冷却する（図３のＳ１２、図１７）。冷却条件はこれに限定されるわけではなく、ステージ圧力は２〜１０Ｔｏｒｒの範囲、時間は５〜３０ｓの範囲とすることができる。
冷却後のシリコン基板を、図４のロードロックチャンバー６２からロードポートＢ ６３に搬送した後、半導体製造装置から外部に搬送する（図３のＳ１３）。
図１８に示すように、積層した各材料に対してリソグラフィー技術を用いたエッチングすることにより、コンタクトプラグを形成する。
１０ スパッタ装置
１２ ステージ
１３ 基板
１４ チャンバー
１５ ポンプ
１６ ＤＣ電源
１７ マグネット
２０ シリコン基板
２１ Ｔｉ膜
２２ ＴｉＮ膜
２３ Ａｌ膜
２４ ＴｉＮ膜
２５ 層間絶縁膜
２６ コンタクトホール
５０ ロードポートＡ
５１ ロードロックチャンバー
５２ 第一の移動領域
５３ 脱ガスチャンバー
５４ ＲＦ エッチングチャンバー
５５ クールチャンバー
５６ 第二の移動領域
５７ Ｔｉ成膜チャンバー
５８ シードＡｌ膜成膜チャンバー
５９ Ａｌリフロースパッタ用チャンバー
６０ クーリングチャンバー
６１ ＴｉＮ成膜チャンバー
６２ ロードロックチャンバー
６３ ロードポートＢ

Claims (16)

  1. 基板の層間絶縁膜内にコンタクトホールを形成する工程と、
    前記コンタクトホールの内壁上に順に、バリアメタル膜及びシードＡｌ膜を形成する工程と、
    前記基板を加熱した状態で、下記（１）〜（３）の工程を順に行うことにより、コンタクトプラグを形成する工程と、
    （１）スパッタ装置のチャンバー内のステージ上に、チャックを介して前記基板を保持し、前記チャックに印加するＥＳＣ電圧を第一の電圧、第二の電圧、第三の電圧と、この順に３段階のステップ状に増加させる工程、
    （２）前記チャンバー内のターゲットに対して第一のターゲット電力を印加して前記コンタクトホール内を埋め込むように第一のＡｌ膜を成膜する工程、
    （３）前記チャンバー内のターゲットに対して第一のターゲット電力よりも高い第二のターゲット電力を印加して前記第一のＡｌ膜上に第二のＡｌ膜を成膜する工程、
    を有する半導体装置の製造方法。
  2. 前記工程（１）において、
    第二の電圧は、第一の電圧の１．５〜２．５倍である、請求項１に記載の半導体装置の製造方法。
  3. 前記工程（１）において、
    第三の電圧は、第一の電圧の３．５〜４．５倍である、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記工程（１）において、
    第二の電圧は、第一の電圧の２倍であり、
    第三の電圧は、第一の電圧の４倍である、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 前記工程（３）において、
    第二のターゲット電力は、第一のターゲット電力の４〜５倍である、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 前記工程（３）において、
    第二のターゲット電力は、第一のターゲット電力の４．８倍である、請求項５に記載の半導体装置の製造方法。
  7. 前記工程（２）において、
    前記第一のＡｌ膜の成膜レートは、５ｎｍ／ｓである、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
  8. 前記工程（３）において、
    前記第二のＡｌ膜の成膜レートは、１７ｎｍ／ｓである、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
  9. 前記工程（１）〜（３）において、前記チャンバー内のステージ温度は４００〜４５０℃である、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
  10. 前記工程（１）〜（３）において、前記チャンバー内のステージ温度は４３０℃である、請求項９に記載の半導体装置の製造方法。
  11. 前記コンタクトホールを形成する工程の前に、
    配線層を形成する工程と、
    前記配線層上に前記層間絶縁膜を形成する工程と、
    を有し、
    前記コンタクトホールを形成する工程において、
    前記層間絶縁膜内に、前記配線層を露出させるように前記コンタクトホールを形成する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
  12. 前記配線層は、前記コンタクトホール側から順に、ＴｉＮ膜、第三のＡｌ膜、及びＴｉ膜を有する、請求項１１に記載の半導体装置の製造方法。
  13. 前記コンタクトプラグを形成する工程の後に、
    前記第二のＡｌ膜上に、スパッタ法により、ＴｉＮ膜を形成する工程を有する、請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
  14. 前記Ｔｉ膜の膜厚は５〜３０ｎｍである、請求項１２に記載の半導体装置の製造方法。
  15. 前記シードＡｌ膜の膜厚は１５０〜３００ｎｍである、請求項１〜１４の何れか１項に記載の半導体装置の製造方法。
  16. 前記コンタクトホールのアスペクト比は３以下である、請求項１〜１５の何れか１項に記載の半導体装置の製造方法。
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