JP2012249491A - 電力変換装置、半導体装置および電力変換装置の製造方法 - Google Patents

電力変換装置、半導体装置および電力変換装置の製造方法 Download PDF

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Abstract

【課題】小型化を図ることが可能な電力変換装置を提供する。
【解決手段】この電力変換装置（パワーモジュール１００）は、第１基板１および第１基板１に対向して配置される第２基板２と、第１基板１と第２基板２との間に実装されるＭＯＳＦＥＴ３ａ〜３ｆと、第１基板１および第２基板２を取り囲むように設けられるケース部４とを備え、ケース部４は、第１基板１の導電パターン１３ａ〜１３ｅに接続されるＰ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅと、第２基板２の２３ａ〜２３ｆに接続されるゲート接続端子６ａ〜６ｆとを含む。
【選択図】図３

Description

本発明は、電力変換装置、半導体装置および電力変換装置の製造方法に関し、特に、接続端子を備える電力変換装置、半導体装置および電力変換装置の製造方法に関する。
従来、接続端子を備える電力変換装置が知られている（たとえば、特許文献１参照）。
上記特許文献１には、絶縁基板と、絶縁基板の表面上に取り付けられる半導体素子（ＩＧＢＴ、パワーＭＯＳＦＥＴなどの電力変換素子）と、半導体素子の主電極に電気的に接続される外部接続用端子（接続端子）とを備える半導体装置（電力変換装置）が開示されている。この半導体装置では、半導体素子の主電極と外部接続用端子とは、水平方向に延びるボンディングワイヤを介して電気的に接続されている。
特開２０１０−９８０３６号公報
しかしながら、上記特許文献１に記載の半導体装置では、半導体素子の主電極と外部接続用端子とが水平方向に延びるボンディングワイヤを介して接続されている。ボンディングワイヤが水平方向に延びると、ボンディングワイヤ同士が干渉する恐れがあるので、それを回避すると半導体装置（電力変換装置）が大型となってしまう場合がある。その結果、電力変換装置の小型化を図ることが困難であるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、小型化を図ることが可能な電力変換装置、半導体装置および電力変換装置の製造方法を提供することである。
課題を解決するための手段および発明の効果
上記目的を達成するために、この発明の第１の局面による電力変換装置は、第１基板と、第１基板に対向して配置される第２基板と、第１基板と第２基板との間に実装される電力変換素子と、第１基板および第２基板を取り囲むように設けられるケース部とを備え、ケース部は、第１基板の電力変換素子側に配設された第１導体パターンに接続される第１接続端子と、第２基板の電力変換素子と反対側に配設された第２導体パターンに接続される第２接続端子とを含む。
この第１の局面による電力変換装置では、ケース部が、第１基板の電力変換素子側に配設された第１導体パターンに接続される第１接続端子と、第２基板の電力変換素子と反対側に配設された第２導体パターンに接続される第２接続端子とを含むことによって、第１接続端子および第２接続端子と、第１基板と第２基板との間に実装される電力変換素子とを、たとえば水平方向に延びるボンディングワイヤを介さずに電気的に接続することができるので、電力変換装置の小型化を図ることができる。
この発明の第２の局面による半導体装置は、第１基板と、第１基板に対向して配置される第２基板と、第１基板と第２基板との間に実装される電力変換素子と、第１基板および第２基板を取り囲むように設けられるケース部とを備え、ケース部は、第１基板の電力変換素子側に配設された第１導体パターンに接続される第１接続端子と、第２基板の電力変換素子と反対側に配設された第２導体パターンに接続される第２接続端子とを含む。
この第２の局面による半導体装置では、ケース部が、第１基板の電力変換素子側に配設された第１導体パターンに接続される第１接続端子と、第２基板の電力変換素子と反対側に配設された第２導体パターンに接続される第２接続端子とを含むことによって、第１接続端子および第２接続端子と、第１基板と第２基板との間に実装される電力変換素子とを、たとえば水平方向に延びるボンディングワイヤを介さずに電気的に接続することができるので、半導体装置の小型化を図ることができる。
この発明の第３の局面による電力変換装置の製造方法は、電力変換素子を第１基板と第２基板との間に実装するステップと、電力変換素子が実装された第１基板および第２基板を、第２基板側から、ケース部の内方に挿入して装着するステップと、ケース部が有する第１接続端子と、第１基板に配設された第１導体パターンの接続部とを接合するステップと、ケース部が有する第２接続端子と、第２基板に配設された第２導体パターンの接合部とを接合するステップと、を備える。
この第３の局面による電力変換装置の製造方法では、ケース部が有する第１接続端子と、第１基板に配設された第１導体パターンの接続部とを接合するステップと、ケース部が有する第２接続端子と、第２基板に配設された第２導体パターンの接合部とを接合するステップとを備えることによって、第１接続端子および第２接続端子と、第１基板と第２基板との間に実装される電力変換素子とを、たとえば水平方向に延びるボンディングワイヤを介さずに電気的に接続することができるので、小型化を図ることが可能な電力変換装置の製造方法を提供することができる。
本発明の第１実施形態によるパワーモジュールの回路図である。 本発明の第１実施形態によるパワーモジュールの平面図である。 図２の３００−３００線に沿った断面図である。 図２の４００−４００線に沿った断面図である。 本発明の第１実施形態によるパワーモジュールの第１基板の上面図である。 本発明の第１実施形態によるパワーモジュールの第１基板の下面図である。 本発明の第１実施形態によるパワーモジュールの第２基板の下面図である。 本発明の第１実施形態によるパワーモジュールの第２基板の上面図である。 本発明の第１実施形態によるパワーモジュールの第１基板に導電パターンを形成する工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールの第１基板の導電パターンに導電部材を取り付ける工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールの第２基板に導電パターンを形成する工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールの第２基板の導電パターンにＭＯＳＦＥＴを取り付ける工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールの第１基板と第２基板とを重ねる工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールのＰ側（Ｎ側、Ｕ相、Ｖ相、Ｗ相）接続端子を形成する工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールのゲート接続端子を形成する工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールのケース部を形成する工程を説明するための図である。 本発明の第１実施形態によるパワーモジュールのケース部内に第１基板および第２基板を挿入する工程を説明するための図である。 本発明の第２実施形態によるパワーモジュールの平面図である。 本発明の第２実施形態によるパワーモジュールの第２基板の上面図である。
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１の回路図に示すように、本発明の第１実施形態のパワーモジュール１００は、モータ２００などに接続される３相のインバータ回路を構成している。パワーモジュール１００は、６つのＭＯＳＦＥＴ３ａ〜３ｆを含む。なお、ＭＯＳＦＥＴ３ａ〜３ｆは、ここでは、ｎ型の電界効果トランジスタを示す。また、パワーモジュール１００は、本発明の「電力変換装置」および「半導体装置」の一例である。また、ＭＯＳＦＥＴ３ａ、３ｃ、３ｅは、パワーモジュール１００の上アームを構成しており、本発明の「電力変換素子」、「第１電力変換素子」の一例である。また、ＭＯＳＦＥＴ３ｂ、３ｄ、および３ｆは、パワーモジュール１００の下アームを構成しており、本発明の「電力変換素子」、「第２電力変換素子」の一例である。
ＭＯＳＦＥＴ３ａ、３ｃおよび３ｅのドレイン（Ｄ）は、Ｐ側接続端子５ａに接続されている。ＭＯＳＦＥＴ３ｂのソース（Ｓ）は、Ｎ側接続端子５ｂに接続されている。また、ＭＯＳＦＥＴ３ｄのソース（Ｓ）は、Ｎ側接続端子５ｂに接続されている。また、ＭＯＳＦＥＴ３ｆのソース（Ｓ）は、Ｎ側接続端子５ｂに接続されている。また、ＭＯＳＦＥＴ３ａのソース（Ｓ）とＭＯＳＦＥＴ３ｂのドレイン（Ｄ）とは、モータ２００の電源のＵ相接続端子５ｃに接続されている。また、ＭＯＳＦＥＴ３ｃのソース（Ｓ）とＭＯＳＦＥＴ３ｄのドレイン（Ｄ）とは、モータ２００の電源のＶ相接続端子５ｄに接続されている。また、ＭＯＳＦＥＴ３ｅのソース（Ｓ）とＭＯＳＦＥＴ３ｆのドレイン（Ｄ）とは、モータ２００の電源のＷ相接続端子５ｅに接続されている。
次に、図２〜図５を参照して、パワーモジュール１００の構造について説明する。また、ここでは、パワーモジュール１００のＵ相の上アームおよび下アームを構成する部分（図１の破線で囲まれた部分）の断面構造（図３および図４参照）を中心に説明し、Ｖ相およびＷ相の上アームおよび下アームを構成する部分の断面構造は、Ｕ相の断面構造と同様であるので、その説明を省略する。
図２〜図４に示すように、ケース部４内には、第１基板１および第２基板２が配置されている。図３および図４に示すように、下側の第１基板１と上側の第２基板２とは、Ｚ方向（上下方向）に対向した状態でケース部４内に配置されている。第１基板１および第２基板２は、セラミックなどの絶縁材料を基材とする。ここで、第１実施形態では、上側の第２基板２の面積は、下側の第１基板１の面積よりも小さく形成されている。具体的には、上側の第２基板２のＸ方向の幅Ｗ１およびＹ方向の幅Ｗ２（図７参照）は、それぞれ、下側の第１基板１のＸ方向の幅Ｗ３およびＹ方向の幅Ｗ４（図５参照）よりも小さくなるように構成されている。これにより、第１基板１および第２基板２が下方からケース部４の内部に挿入される際に、ケース部４の内面から第１基板１側に突出するＰ側接続端子５ａ（５１ａ）およびＮ側接続端子５ｂ（５１ｂ）（図３参照）に干渉することなく上側の第２基板２が上方に通過可能になる。
下側の第１基板１の下面（Ｚ１方向）には、放熱板１２ａおよび１２ｂが形成されている。なお、放熱板１２ａおよび１２ｂは、たとえば銅箔やアルミニウム箔からなり、約１００μｍ以上約５００μｍ以下の厚みを有する。放熱板１２ａは、平面的に見て（Ｘ−Ｙ方向において）、第１基板１の上面（Ｚ２方向）に設けられる後述する導電パターン１３ａとオーバーラップし、第１基板１を介して略対向する位置に設けられている。また、放熱板１２ｂは、平面的に見て（Ｘ−Ｙ方向において）、導電パターン１３ｂ（ＭＯＳＦＥＴ３ｂ）および導電パターン１３ｃとオーバーラップし、第１基板１を介して略対向する位置に設けられている。つまり、放熱板１２ａおよび１２ｂが、第１基板１を介して導電パターン１３ａ〜１３ｃと対称的な位置に設けられる。これにより、半田接合時あるいは稼動時の冷熱サイクルのストレスによって生じることが懸念される第１基板１の反りを抑制することが可能となる。なお、放熱板１２ａは、本発明の「第１放熱板」の一例である。また、放熱板１２ｂは、本発明の「第２放熱板」の一例である。
また、下側の第１基板１の上面（Ｚ２方向）には、導電パターン１３ａ、１３ｂおよび１３ｃが設けられている。導電パターン１３ａ〜１３ｃは、たとえば銅箔からなり、約１００μｍ以上約５００μｍ以下の厚みを有する。放熱板１２ａおよび１２ｂと同等の厚みにすることによって、冷熱サイクルのストレスによって生じることが懸念される第１基板１の反りを抑えることができる。ここで、第１実施形態では、導電パターン１３ａは、導電パターン１３ａのＸ１方向の端部の部分１３１ａ（図５参照）において、Ｐ側接続端子５ａと接続されるように構成されている。また、導電パターン１３ｂは、導電パターン１３ｂのＸ２方向の端部の部分１３１ｂ（図５参照）において、Ｕ相接続端子５ｃ（図４参照）と接続されるように構成されている。また、導電パターン１３ｃは、導電パターン１３ｃのＸ２方向の端部の部分１３１ｃ（図５参照）において、Ｎ側接続端子５ｂと接続されるように構成されている。すなわち、接続端子と接続される部分１３１ａ〜部分１３１ｃは、下側の第１基板１の縁部に設けられている。なお、導電パターン１３ａ〜１３ｃは、本発明の「第１導体パターン」の一例である。また、接続端子と接続される部分１３１ａ〜部分１３１ｃは、本発明の「接続部」の一例である。
上側の第２基板２の下面（Ｚ１方向）には、導電パターン２１ａおよび２１ｄが形成されている。また、図４に示すように、ＭＯＳＦＥＴ３ａ（３ｂ）のゲート（Ｇ）に対応する部分には、導電パターン２２ａ（２２ｄ）が形成されている。また、上側の第２基板２の上面（Ｚ２方向）には、導電パターン２３ａおよび２３ｂが形成されている。なお、導電パターン２３ａおよび２３ｂは、本発明の「第２導体パターン」の一例である。ここで、第１実施形態では、ケース部４に設けられるゲート接続端子６ａ（６ｂ）は、導電パターン２３ａ（２３ｂ）および導電パターン２２ａ（２２ｄ）を介して、ＭＯＳＦＥＴ３ａ（３ｂ）のゲート（Ｇ）に電気的に接続されるように構成されている。なお、導電パターン２３ａおよび２３ｂとゲート接続端子６ａおよび６ｂとが接続される部分２３１ａおよび２３１ｂ（図８参照）が、上側の第２基板２の端部近傍（縁部）に配置されるように、導電パターン２３ａおよび２３ｂが形成される。また、ゲート接続端子と接続される部分２３１ａおよび２３１ｂは、本発明の「接続部」の一例である。
また、図３に示すように、下側の第１基板１の導電パターン１３ａの表面上には、低温半田層３２を介してＭＯＳＦＥＴ３ａのドレイン（Ｄ）が取り付けられている。なお、低温半田層３２は、たとえば融解温度が１８３℃のＳｎ−３７Ｐｂからなる。また、ＭＯＳＦＥＴ３ａのソース（Ｓ）は、半田ボール３３を介して上側の第２基板２の導電パターン２１ａに接続されている。なお、半田ボール３３は、たとえば融解温度が２１７℃のＳｎ−３Ａｇ−０．５Ｃｕからなる。なお、ＭＯＳＦＥＴ３ａのソース（Ｓ）と上側の第２基板２の導電パターン２１ａとは、１５個の半田ボール３３（図２参照）により、接続されている。
また、図３に示すように、下側の第１基板１の導電パターン１３ｂの表面上には、高温半田層３４を介して柱状の導電部材１４ａが取り付けられている。なお、高温半田層３４は、たとえば融解温度が２１７℃のＳｎ−３Ａｇ−０．５Ｃｕからなる。また、導電部材１４ａは、低温半田層３２を介して第２基板２の導電パターン２１ａに接続されている。また、導電パターン１３ｂの表面上には、低温半田層３２を介してＭＯＳＦＥＴ３ｂのドレイン（Ｄ）が取り付けられている。また、ＭＯＳＦＥＴ３ｂのソース（Ｓ）は、半田ボール３３を介して上側の第２基板２の導電パターン２１ｄに接続されている。
また、図３に示すように、下側の第１基板１の導電パターン１３ｃの表面上には、高温半田層３４を介して柱状の導電部材１４ｂが取り付けられている。また、導電部材１４ｂは、低温半田層３２を介して上側の第２基板２の導電パターン２１ｄに接続されている。
ケース部４は、図２に示すように、第１基板１および第２基板２を取り囲むように設けられている。また、ケース部４は、平面的に見て（Ｘ−Ｙ方向において）、枠状に形成されている。ここで、第１実施形態では、ケース部４には、第１基板１に設けられる導電パターン１３ａおよび１３ｃに接続される金属製のＰ側接続端子５ａおよびＮ側接続端子５ｂが、樹脂製のケース部４に埋め込まれるように設けられている。また、ケース部４には、第２基板２に設けられる導電パターン２３ａおよび２３ｂに接続されるゲート接続端子６ａおよび６ｂがケース部４に埋め込まれるように設けられている。なお、Ｐ側接続端子５ａおよびＮ側接続端子５ｂは、ＭＯＳＦＥＴ３ａのソース（Ｓ）およびＭＯＳＦＥＴ３ｂのドレイン（Ｄ）に主電流（電力用電流）を供給するように構成されている。また、ゲート接続端子６ａおよび６ｂは、ＭＯＳＦＥＴ３ａおよび３ｂのゲート（Ｇ）にＭＯＳＦＥＴをオンオフさせる制御信号（制御信号用電流）を供給するように構成されている。なお、Ｐ側接続端子５ａおよびＮ側接続端子５ｂは、本発明の「第１接続端子」の一例である。また、ゲート接続端子６ａおよび６ｂは、本発明の「第２接続端子」の一例である。
また、図３に示すように、Ｐ側接続端子５ａの一方端５１ａは、ケース部４の内面から下側の第１基板１側に突出するように形成されている。また、Ｐ側接続端子５ａの他方端５２ａは、ケース部４の上面からＺ２方向に突出した後、略９０度折り曲げられて、第１基板１とは反対側（Ｘ１方向、ケース部４の外周方向）に延びるように形成されている。また、Ｐ側接続端子５ａの一方端５１ａおよび他方端５２ａ以外の部分は、ケース部４内に埋め込まれて構成されている。また、Ｐ側接続端子５ａの一方端５１ａは、第１基板１がケース部４内に配置された状態で、半田層３１を介して導電パターン１３ａに接続されるように構成されている。
図４に示すように、ゲート接続端子６ａの一方端６１ａは、ケース部４の内面から上側の第２基板２側に突出するように形成されている。また、ゲート接続端子６ａの他方端６２ａは、ケース部４の上面からＺ２方向に突出した後、略９０度折り曲げられて、第２基板２とは反対側（Ｘ１方向、ケース部４の外周方向）に延びるように形成されている。また、ゲート接続端子６ａの一方端６１ａおよび他方端６２ａ以外の部分は、ケース部４内に埋め込まれるように構成されている。また、ゲート接続端子６ａの一方端６１ａは、第２基板２がケース部４内に配置された状態で、半田層３１を介して導電パターン２３ａに接続されるように構成されている。
ここで、第１実施形態では、図３に示すように、Ｐ側接続端子５ａおよびＮ側接続端子５ｂのケース部４の内面から第１基板１側に突出する部分の突出長さＬ２は、第２基板２の外周端からケース部４の内面までの長さＬ１よりも小さくなる（Ｌ２＜Ｌ１）ように構成されている。これにより、第１基板１と第２基板２との間にＭＯＳＦＥＴが実装された状態において、第１基板１と第２基板２とが対向する領域にＰ側接続端子５ａおよびＮ側接続端子５ｂが侵入しないようにすることが可能となる。
また、第１実施形態では、Ｐ側接続端子５ａのケース部４の内面から第１基板１側に突出する部分の突出長さＬ２は、ゲート接続端子６ａおよび６ｂのケース部４の内面から第２基板２側に突出する部分の突出長さＬ３よりも小さくなるように構成されている。また、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ）の一方端５１ａの高さ位置と、ゲート接続端子６ａ（ゲート接続端子６ｂ）の一方端６１ａの高さ位置との差をＬ４とする。また、第１基板１のＰ側接続端子５ａ（Ｎ側接続端子５ｂ）が接続される部分（半田層３１の表面）の高さ位置と、第２基板２のゲート接続端子６ａ（６ｂ）が接続される部分（半田層３１の表面）の高さ位置との差をＬ５とする。このとき、Ｌ４とＬ５とは略等しくなるように構成されている。すなわち、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ）が、第１基板１の半田層３１と当接する際、ゲート接続端子６ａ（ゲート接続端子６ｂ）も第２基板２の半田層３１に当接するように構成されている。
また、図２に示すように、Ｐ側接続端子５ａおよびＮ側接続端子５ｂと、ゲート接続端子６ａおよび６ｂとは、平面的に見て（Ｘ−Ｙ方向において）、オーバーラップしないようにずらして配置されている。また、平面的に見て（Ｘ−Ｙ方向において）、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ）の幅Ｗ５は、ゲート接続端子６ａ（６ｂ）の幅Ｗ６よりも大きい（Ｗ５＞Ｗ６）。また、図３および図４に示すように、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ）の厚みｔ１は、ゲート接続端子６ａ（６ｂ）の厚みｔ２と略等しい。すなわち、第１実施形態では、主電流が流れるＰ側接続端子５ａおよびＮ側接続端子５ｂの断面積は、制御信号が流れるゲート接続端子６ａおよび６ｂの断面積よりも大きくなるように構成されている。なお、各接続端子の断面積は、各接続端子を流れる電流の大きさに応じて設定される。
また、図３および図４に示すように、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ）の他方端５２ａ（５２ｂ）の高さ位置と、ゲート接続端子６ａ（ゲート接続端子６ｂ）の他方端６２ａ（６２ｂ）の高さ位置とは、略等しくなるように構成されている。すなわち、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ）の他方端５２ａ（５２ｂ）のケース部４の上面からの突出高さＨ１（図３参照）と、ゲート接続端子６ａ（６ｂ）の他方端６２ａ（６２ｂ）のケース部４の上面からの突出高さＨ２（図４参照）とは、略等しい。
また、第１実施形態では、ケース部４の下部（Ｚ１方向側の端面）には、第１基板１および第２基板２がケース部４内に挿入された状態で、下側の第１基板１の外側面部と導電パターン１３ａおよび１３ｃの上面とが当接することにより、下側の第１基板１の位置決めを行うための逆Ｌ字形状の位置決め部４ａ（図３および図４参照）が設けられている。具体的には、位置決め部４ａは、第１基板１の外側面を位置決めするための側方位置決め部４１ａと、導電パターン１３ａおよび１３ｃの上面が当接する上下方向位置決め部４２ａとを含んでいる。この位置決め部４ａは、枠状のケース部４の下部の全周に渡って設けられている。
また、第１実施形態では、第１基板１、第２基板２、ＭＯＳＦＥＴ３ａおよび３ｂを覆い、かつ、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ）の他方端５２ａ（５２ｂ）、および、ゲート接続端子６ａ（６ｂ）の他方端６２ａ（６２ｂ）が露出するように、封止部材７が、ケース部４内に充填されている。なお、封止部材７は、液状のエポキシ樹脂などの絶縁性の部材からなる。
次に、図２および図５〜図８を参照して、パワーモジュール１００のＵ相、Ｖ相およびＷ相の平面的な構造について説明する。
図５に示すように、下側の第１基板１の上面（Ｚ２方向）上には、導電パターン１３ａ、１３ｂ、１３ｃ、１３ｄおよび１３ｅが設けられている。導電パターン１３ａは、ＭＯＳＦＥＴ３ａ、３ｃおよび３ｅのドレイン（Ｄ）に電気的に接続されるように構成されている。また、導電パターン１３ｂは、柱状の導電部材１４ａと、ＭＯＳＦＥＴ３ｂのドレイン（Ｄ）とに電気的に接続されるように構成されている。また、導電パターン１３ｃは、柱状の導電部材１４ｂ（図２参照）と電気的に接続されるように構成されている。また、導電パターン１３ｄは、柱状の導電部材１４ｃと、ＭＯＳＦＥＴ３ｄのドレイン（Ｄ）とに電気的に接続されるように構成されている。また、導電パターン１３ｄは、導電パターン１３ｄのＸ２方向の端部の部分１３１ｄにおいて、Ｖ相接続端子５ｄ（図２参照）と接続されるように構成されている。また、導電パターン１３ｅは、柱状の導電部材１４ｄと、ＭＯＳＦＥＴ３ｆのドレイン（Ｄ）とに電気的に接続されるように構成されている。また、導電パターン１３ｅは、導電パターン１３ｅのＸ２方向の端部の部分１３１ｅにおいて、Ｗ相接続端子５ｅ（図２参照）と接続されるように構成されている。なお、導電パターン１３ｄおよび１３ｅは、本発明の「第１導体パターン」の一例である。また、部分１３１ｄおよび１３１ｅは、本発明の「接続部」の一例である。
また、図６に示すように、下側の第１基板１の下面（Ｚ１方向、図３参照）上には、放熱板１２ａ〜１２ｄが形成されている。また、放熱板１２ｃは、平面的に見て（Ｘ−Ｙ方向において）、導電パターン１３ｄ（ＭＯＳＦＥＴ３ｄ）とオーバーラップするように設けられている。また、放熱板１２ｄは、平面的に見て（Ｘ−Ｙ方向において）、導電パターン１３ｅ（ＭＯＳＦＥＴ３ｆ）とオーバーラップするように設けられている。なお、放熱板１２ｃおよび１２ｄは、本発明の「第２放熱板」の一例である。
また、図７に示すように、上側の第２基板２の下面（Ｚ１方向）上には、導電パターン２１ａ、２１ｂ、２１ｃおよび２１ｄが形成されている。導電パターン２１ａは、ＭＯＳＦＥＴ３ａのソース（Ｓ）と導電部材１４ａとを電気的に接続するように形成されている。また、導電パターン２１ａに囲まれるように、ＭＯＳＦＥＴ３ａのゲート（Ｇ）とゲート接続端子６ａ（図２参照）とを電気的に接続するための導電パターン２２ａが設けられている。導電パターン２１ｂは、ＭＯＳＦＥＴ３ｃのソース（Ｓ）と導電部材１４ｃとを電気的に接続するように形成されている。また、導電パターン２１ｂに囲まれるように、ＭＯＳＦＥＴ３ｃのゲート（Ｇ）とゲート接続端子６ｃ（図２参照）とを電気的に接続するための導電パターン２２ｂが設けられている。導電パターン２１ｃは、ＭＯＳＦＥＴ３ｅのソース（Ｓ）と導電部材１４ｄとを電気的に接続するように形成されている。また、導電パターン２１ｃに囲まれるように、ＭＯＳＦＥＴ３ｅのゲート（Ｇ）とゲート接続端子６ｅ（図２参照）とを電気的に接続するための導電パターン２２ｃが設けられている。
導電パターン２１ｄは、ＭＯＳＦＥＴ３ｂ、３ｄおよび３ｆのソース（Ｓ）と、導電部材１４ｂとを電気的に接続するように形成されている。また、導電パターン２１ｄに囲まれるように、ＭＯＳＦＥＴ３ｂのゲート（Ｇ）とゲート接続端子６ｂ（図２参照）とを電気的に接続するための導電パターン２２ｄが設けられている。また、ＭＯＳＦＥＴ３ｄのゲート（Ｇ）とゲート接続端子６ｄ（図２参照）とを電気的に接続するための導電パターン２２ｅが、導電パターン２１ｄの近傍に形成されている。また、ＭＯＳＦＥＴ３ｆのゲート（Ｇ）とゲート接続端子６ｆ（図２参照）とを電気的に接続するための導電パターン２２ｆが、導電パターン２１ｄの近傍に形成されている。
また、図８に示すように、上側の第２基板２の上面（Ｚ２方向）上には、導電パターン２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅおよび２３ｆが形成されている。なお、導電パターン２３ａ〜２３ｆは、本発明の「第２導体パターン」の一例である。また、ケース部４に設けられるゲート接続端子６ａ〜６ｆ（図２参照）は、それぞれ、導電パターン２３ａ〜２３ｆおよび導電パターン２２ａ〜２２ｆ（図７参照）を介して、ＭＯＳＦＥＴ３ａ〜３ｆのゲート（Ｇ）に電気的に接続されるように構成されている。なお、導電パターン２３ａ〜２３ｆとゲート接続端子６ａ〜６ｆとが接続される部分２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ、２３１ｅおよび２３１ｆが、第２基板２の端部近傍（縁部）に配置されるように、導電パターン２３ａ〜２３ｆが形成される。また、部分２３１ａ〜２３１ｆは、本発明の「接続部」の一例である。
また、図２に示すように、ケース部４には、第１基板１に設けられる導電パターン１３ａ〜１３ｅに接続されるＰ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅが、ケース部４に埋め込まれるように設けられている。また、ケース部４には、第２基板２に設けられる導電パターン２３ａ〜２３ｆに接続されるゲート接続端子６ａ〜６ｆが、ケース部４に埋め込まれるように設けられている。なお、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、および、Ｗ相接続端子５ｅは、ＭＯＳＦＥＴ３ａ〜３ｆのソース（Ｓ）またはドレイン（Ｄ）に主電流を供給するように構成されている。また、ゲート接続端子６ａ〜６ｆは、ＭＯＳＦＥＴ３ａ〜３ｆのゲート（Ｇ）にＭＯＳＦＥＴをオンオフさせる制御信号を供給するように構成されている。なお、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅは、本発明の「第１接続端子」の一例である。また、ゲート接続端子６ａ〜６ｆは、本発明の「第２接続端子」の一例である。
次に、図３および図９〜図１７を参照して、第１実施形態のパワーモジュール１００の製造方法について説明する。なお、図３および図９〜図１７は、パワーモジュール１００のＵ相の上アームおよび下アームを構成する部分を示しているが、Ｖ相およびＷ相のアームについてもＵ相と同時に形成される。
図９に示すように、Ｚ２方向側の表面上（上面上）に、銅箔からなる導電パターン１３ａ〜１３ｅが形成されるとともに、Ｚ１方向側の表面上（下面上）に、銅箔またはアルミニウム箔からなる放熱板１２ａ〜１２ｄが形成されている第１基板１を準備する。
次に、図１０に示すように、導電パターン１３ｂおよび導電パターン１３ｃの表面上に、それぞれ、導電部材１４ａおよび導電部材１４ｂを、融解温度が２１７℃のＳｎ−３Ａｇ−０．５Ｃｕからなる高温半田層３４により取り付ける。同様に、導電パターン１３ｄおよび導電パターン１３ｅの表面上に、それぞれ、導電部材１４ｃおよび導電部材１４ｄを高温半田層３４により取り付ける。
次に、図１１に示すように、Ｚ１方向側の表面上（下面上）に、銅箔からなる導電パターン２１ａ〜２１ｄと導電パターン２２ａ〜２２ｆ（図７参照）とが形成されるとともに、Ｚ２方向側の表面上（上面上）に、銅箔からなる導電パターン２３ａ〜２３ｆが形成されている第２基板２を準備する。
次に、図１２に示すように、たとえば融解温度が２１７℃のＳｎ−３Ａｇ−０．５Ｃｕからなる半田ボール３３により、ＭＯＳＦＥＴ３ａ、３ｃおよび３ｅのソース（Ｓ）を、それぞれ、導電パターン２１ａ、２１ｂおよび２１ｃに取り付ける。なお、ＭＯＳＦＥＴ３ａ、３ｃおよび３ｅのゲートＧは、それぞれ、導電パターン２２ａ、２２ｂおよび２２ｃ（図７参照）に半田ボール３３により取り付けられる。また、半田ボール３３により、ＭＯＳＦＥＴ３ｂ、３ｄおよび３ｆのソース（Ｓ）を導電パターン２１ｄに取り付ける。なお、ＭＯＳＦＥＴ３ｂ、３ｄおよび３ｆのゲートＧは、それぞれ、導電パターン２２ｄ、２２ｅおよび２２ｆ（図７参照）に半田ボール３３により取り付けられる。
なお、ＭＯＳＦＥＴ３ａ〜３ｆを導電パターン２１ａ〜２１ｄに取り付けた状態で、ＭＯＳＦＥＴ３ａ〜３ｆと導電パターン２１ａ〜２１ｄとの間の隙間にアンダーフィル樹脂を充填してもよい。その結果、ＭＯＳＦＥＴ３ａ〜３ｆや導電パターン２１ａ〜２１ｄに対する短絡を抑制することが可能となる。また、ＭＯＳＦＥＴ３ａ〜３ｆの熱膨張係数と第２基板２の熱膨張係数との違いに起因する半田ボール３３への影響（応力）が緩和され、半田ボール３３とＭＯＳＦＥＴ３ａ〜３ｆ（導電パターン２１ａ〜２１ｄ）との接合が外れるのを抑制することが可能となる。
次に、図１３に示すように、下側の第１基板１と上側の第２基板２との間に、ＭＯＳＦＥＴ３ａ〜３ｆを実装する。具体的には、下側の第１基板１および上側の第２基板２を対向させた状態で、たとえば融解温度が１８３℃のＳｎ−３７Ｐｂからなる低温半田層３２により、ＭＯＳＦＥＴ３ａ、３ｃおよび３ｅのドレイン（Ｄ）を導電パターン１３ａに取り付ける。また、低温半田層３２により、ＭＯＳＦＥＴ３ｂ、３ｄおよび３ｆのドレイン（Ｄ）を、それぞれ、導電パターン１３ｂ、導電パターン１３ｄおよび導電パターン１３ｅに取り付ける。また、低温半田層３２により、導電部材１４ａおよび１４ｂ（１４ｃ、１４ｄ）を導電パターン２１ａおよび２１ｄ（２１ｂ、２１ｃ）に取り付ける。なお、低温半田層３２の代わりに半田シートを配置して、下側の第１基板１に上側の第２基板２を重ね合わせた後、リフロー処理を行うことにより、ＭＯＳＦＥＴ３ａ〜３ｆを導電パターン１３ａ〜１３ｅに一括して取り付けてもよい。これにより、容易に、ＭＯＳＦＥＴ３ａ〜３ｆを導電パターン１３ａ〜１３ｅに取り付けることが可能となる。また、融解温度の比較的高い半田（半田ボール３３、高温半田層３４）による接合を行った後に、融解温度の比較的低い半田（低温半田層３２）またはリフロー処理による接合を行う。これにより、融解温度の比較的低い半田またはリフロー処理による接合を先に行った後、融解温度の比較的高い半田による接合を行う場合と異なり、融解温度の比較的高い半田による接合の際の温度によって、融解温度の比較的低い半田が融解するのを抑制することが可能となる。
また、下側の第１基板１と上側の第２基板２とが対向された状態で、平面的に見て（Ｘ−Ｙ方向において）、Ｐ側接続端子５ａおよびＮ側接続端子５ｂのケース部４の内面から第１基板１側に突出する部分の突出長さＬ２（図２参照）が、第２基板２の外周端から第１基板１の外周端までの長さＬ１よりも小さくなるように、第１基板１に対して第２基板２を配置する。
次に、図１４に示す予めプレス加工などにより自動的に折り曲げられている金属製のＰ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅと、図１５に示す予めプレス加工などにより自動的に折り曲げられている金属製のゲート接続端子６ａ〜６ｆとが、たとえばインサート樹脂成形により埋め込まれた樹脂製のケース部４（図１６参照）を準備する。なお、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ、および、ゲート接続端子６ａ〜６ｆの折り曲げ加工の前または後に、めっき加工によってニッケル（Ｎｉ）／金（Ａｕ）層のコーティング膜を各々の接続端子の表面に形成してもよい。
次に、図１７に示すように、第１基板１と第２基板２とを対向させた状態で、第１基板１と第２基板２とをケース部４内に挿入する。なお、上記のように、第２基板２が第１基板１に対して小さくなるように形成されている。また、Ｐ側接続端子５ａおよびＮ側接続端子５ｂのケース部４の内面から第１基板１側に突出する部分の突出長さＬ２（図２参照）が、第２基板２の外縁部（外周端）から第１基板１の外縁部（外周端）までの長さＬ１よりも小さくなるように形成される。これにより、第２基板２が、Ｐ側接続端子５ａおよびＮ側接続端子５ｂ（Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅ）に干渉することなく、第２基板２がケース部４内に挿入される。そして、図３に示すように、第１基板１の導電パターン１３ａ〜１３ｅが、ケース部４の下部の位置決め部４ａに当接することにより、第１基板１の位置決めが行われる。その後、半田層３１により、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅを、それぞれ、導電パターン１３ａ、導電パターン１３ｃ、導電パターン１３ｂ、導電パターン１３ｄ、導電パターン１３ｅに接続する。また、半田層３１により、ゲート接続端子６ａ〜６ｆを、それぞれ、導電パターン２３ａ〜２３ｆに接続する。なお、半田層３１の代わりに半田シートを用いてリフロー処理を行うことにより、各接続端子を導電パターンに一括して接続してもよい。
最後に、第１基板１、第２基板２およびＭＯＳＦＥＴ３ａ〜３ｆを覆うとともに、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）の他方端５２ａ、および、ゲート接続端子６ａ（ゲート接続端子６ｂ〜６ｆ）の他方端６２ａを露出するように、封止部材７を、ケース部４内に充填する。これにより、パワーモジュール１００が完成される。
第１実施形態では、上記のように、ケース部４が第１基板１に接続されるＰ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）と、第２基板２に接続されるゲート接続端子６ａ〜６ｆとを含む。これにより、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）およびゲート接続端子６ａ〜６ｆと、ＭＯＳＦＥＴ３ａ〜３ｆとを、たとえば水平方向に延びるボンディングワイヤを介さずに電気的に接続することができる。その結果、ボンディングワイヤによる配線によって占有されていたスペースを縮小することができるようになるので、パワーモジュール１００の小型化を図ることができる。
また、水平方向に延びるボンディングワイヤを介して電気接続を行なうよりも配線の断面積を大きくすることができ、配線距離を短くすることができる。これにより、各接続端子の配線抵抗や配線インダクタンスを小さくすることができる。その結果、低損失なパワーモジュール１００を構成することができる。
また、第１実施形態では、上記のように、ケース部４内に第１基板１および第２基板２を挿入する際に、第２基板２が、ケース部４の内面から第１基板１側に突出するＰ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）に干渉することなく通過可能なように、第１基板１よりも小さくなるように第２基板２を形成する。これにより、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）と、第２基板２とが干渉するのを回避することができるので、第２基板２を容易にケース部４内に配置することができる。
また、第１実施形態では、上記のように、第１基板１と第２基板２との間にＭＯＳＦＥＴが実装された状態において、第１基板１と第２基板２とが対向する領域に、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）が侵入しないようにする。すなわち、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）のケース部４の内面から第１基板１側に突出する部分の突出長さＬ２を、第２基板２の外周端から第１基板１の外周端（ケース部４の内面）までの長さＬ１よりも小さくする。これにより、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）と、第２基板２とが干渉するのを回避することができる。
また、第１実施形態では、上記のように、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）のケース部４の内面から第１基板１側に突出する部分の突出長さＬ２を、ゲート接続端子６ａ〜６ｆのケース部４の内面から第２基板２側に突出する部分の突出長さＬ３よりも小さくなるように構成する。これにより、第２基板２がＰ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）に干渉することなくケース部４内に挿入することができる。また、第２基板２がケース部４内に挿入された状態で第２基板２とゲート接続端子６ａ〜６ｆとを当接させることができる。
また、第１実施形態では、上記のように、ケース部４のＰ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）の一方端５１ａの高さ位置と、ゲート接続端子６ａ（ゲート接続端子６ｂ〜６ｆ）の一方端６１ａの高さ位置との差Ｌ４を、第１基板１のＰ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）が接続される部分の高さ位置と、第２基板２のゲート接続端子６ａ〜６ｆが接続される部分の高さ位置との差Ｌ５と略等しくなるように構成する。これにより、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）と第１基板１（導電パターン１３ａ〜１３ｅ）とが当接する際、ゲート接続端子６ａ〜６ｆと第２基板２（導電パターン２３ａ〜２３ｆ）とも当接する。すなわち、一括して接合することができるようになるので、半田による接合作業が容易になり、接合作業に要する時間を大幅に短縮することができる。
また、第１実施形態では、上記のように、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）の他方端５２ａの高さ位置と、ゲート接続端子６ａ（ゲート接続端子６ｂ〜６ｆ）の他方端６２ａの高さ位置とが、略等しくなるように構成する。これにより、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）の他方端５２ａおよびゲート接続端子６ａ（ゲート接続端子６ｂ〜６ｆ）の他方端６２ａと、外部機器（たとえば、演算機器または電動機器と接続する基板）との接続を容易に行なうことができる。
また、第１実施形態では、上記のように、ゲート接続端子６ａ〜６ｆを、それぞれ、第２基板２の導電パターン２３ａ〜２３ｆを介して、ＭＯＳＦＥＴ３ａ〜３ｆのゲート（Ｇ）に電気的に接続する。これにより、ＭＯＳＦＥＴ３ａ〜３ｆのゲート（Ｇ）と、ゲート接続端子６ａ〜６ｆとを、水平方向に延びるボンディングワイヤを用いて電気的に接続する場合と異なり、水平方向に延びるボンディングワイヤを設けない分、パワーモジュール１００の小型化を図ることができる。
また、第１実施形態では、上記のように、ケース部４の下部（端面）に、第１基板１および第２基板２がケース部４内に配置された状態で、第１基板１の外縁部（導電パターン１３ａ〜１３ｅ）が当接することにより、第１基板１の位置決めを行うための位置決め部４ａを設ける。これにより、第１基板１の位置決めを容易に行うことができる。
また、第１実施形態では、上記のように、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅの断面積を、ゲート接続端子６ａ〜６ｆの断面積よりも大きくなるように構成する。これにより、制御信号よりも大きい、モータを駆動するための主電流をＰ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅに流すことができる。
また、第１実施形態では、上記のように、第１基板１、第２基板２およびＭＯＳＦＥＴ３ａ〜３ｆを覆うとともに、Ｐ側接続端子５ａ（Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ）の他方端５２ａおよびゲート接続端子６ａ（ゲート接続端子６ｂ〜６ｆ）の他方端６２ａが露出するようにケース部４の内方に絶縁性の封止部材７を充填する。これにより、ＭＯＳＦＥＴ３ａ〜３ｆや各接続端子間における短絡を抑止することができ、信頼性が向上する。
また、第１実施形態では、上記のように、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅの第１基板１に接続される部分１３１ａ〜１３１ｅと、ゲート接続端子６ａ〜６ｆの第２基板２に接続される部分２３１ａ〜２３１ｆとを、それぞれ、第１基板１および第２基板２の端部近傍（縁部）に設ける。これにより、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅ、および、ゲート接続端子６ａ〜６ｆの長さを短くすることができるので、各接続端子の配線抵抗や配線インダクタンスを小さくすることができる。その結果、低損失なパワーモジュール１００を構成することができる。
また、第１実施形態では、上記のように、第１基板１のＭＯＳＦＥＴ３ａ〜３ｆとは反対側のＭＯＳＦＥＴ３ａ、３ｃおよび３ｅに対応する領域に設けられる放熱板１２ａと、ＭＯＳＦＥＴ３ｂ、３ｄおよび３ｆに対応する領域にそれぞれ設けられる放熱板１２ｂ、１２ｃおよび１２ｄとを備える。これにより、ＭＯＳＦＥＴ３ａ〜３ｆにより発生した熱を放熱板１２ａ〜１２ｄにより、効率的に放熱することができ、放熱性が向上する。
（第２実施形態）
次に、図１８および図１９を参照して、第２実施形態のパワーモジュール１１０について説明する。この第２実施形態では、上記第２基板２が第１基板１に対して小さくなるように形成されている第１実施形態と異なり、第２基板１１１に切り欠き部１１２ａ〜１１２ｅが設けられている。なお、パワーモジュール１１０は、本発明の「電力変換装置」および「半導体装置」の一例である。
図１９に示すように、第２実施形態のパワーモジュール１１０の第２基板１１１のＸ方向の幅Ｗ７とＹ方向の幅Ｗ８とは、それぞれ、第１基板１（図５参照）のＸ方向の幅Ｗ３とＹ方向の幅Ｗ４と略等しくなるように構成されている。また、図１８および図１９に示すように、第２基板１１１の縁部には、切り欠き部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄおよび１１２ｅが形成されている。なお、切り欠き部１１２ａ〜１１２ｅは、ケース部４内に第１基板１および第２基板１１１を挿入する際に、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄ、Ｗ相接続端子５ｅと干渉することなく第２基板１１１を通過可能な大きさに形成されている。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
第２実施形態では、上記のように、第２基板１１１が、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅに干渉することなく通過可能なように、切り欠き部１１２ａ〜１１２ｅを第２基板１１１に形成する。その結果、Ｐ側接続端子５ａ、Ｎ側接続端子５ｂ、Ｕ相接続端子５ｃ、Ｖ相接続端子５ｄおよびＷ相接続端子５ｅと、第２基板１１１とが干渉するのを抑制することができるので、第２基板１１１を容易にケース部４に配置することができる。また、第２実施形態のその他の構成は、上記第１実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第１および第２実施形態では、本発明の電力変換素子としてｎ型の電界効果トランジスタ（ＭＯＳＦＥＴ）を用いる例を示したが、本発明はこれに限らない。本発明では、電力変換素子として、ｐ型の電界効果トランジスタ、ＩＧＢＴ、ダイオードなどを用いてもよい。
また、上記第１および第２実施形態では、Ｐ側接続端子、Ｎ側接続端子、Ｕ相接続端子、Ｖ相接続端子およびＷ相接続端子が第１基板に接続されるとともに、ゲート接続端子が第２基板に接続される例を示したが、本発明はこれに限らない。たとえば、Ｐ側接続端子、Ｎ側接続端子、Ｕ相接続端子、Ｖ相接続端子およびＷ相接続端子を第２基板に接続するとともに、ゲート接続端子を第１基板に接続するようにしてもよい。
また、上記第１および第２実施形態では、主電流を供給するＰ側接続端子、Ｎ側接続端子、Ｕ相接続端子、Ｖ相接続端子およびＷ相接続端子と、制御信号を供給するゲート接続端子とが、ケース部の外周方向に折り曲げられている例を示したが、本発明はこれに限らない。たとえば、主電流を供給する接続端子と、制御信号を供給するゲート接続端子とを、ケース部の内周方向に折り曲げてもよい。
また、上記第１および第２実施形態では、Ｐ側接続端子、Ｎ側接続端子、Ｕ相接続端子、Ｖ相接続端子、Ｗ相接続端子、および、ゲート接続端子の一方端および他方端以外の部分がケース部内に含まれる例を示したが、本発明はこれに限らない。たとえば、各接続端子の一方端および他方端以外の部分を、ケース部の内面に貼り付けるように構成してもよい。
また、上記第１および第２実施形態では、ケース部の下面に位置決め部を設けることにより、第１基板の位置決めを行う例を示したが、本発明はこれに限らない。たとえば、ケース部の内面から突出するボス状の位置決め部を設けることにより、第１基板の位置決めを行ってもよい。
１ 第１基板
２、１１１ 第２基板
３ａ、３ｃ、３ｅ ＭＯＳＦＥＴ（電力変換素子、第１電力変換素子）
３ｂ、３ｄ、３ｆ ＭＯＳＦＥＴ（電力変換素子、第２電力変換素子）
４ ケース部
４ａ 位置決め部
５ａ Ｐ側接続端子（第１接続端子）
５ｂ Ｎ側接続端子（第１接続端子）
５ｃ Ｕ相接続端子（第１接続端子）
５ｄ Ｖ相接続端子（第１接続端子）
５ｅ Ｗ相接続端子（第１接続端子）
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ ゲート接続端子（第２接続端子）
７ 封止部材
１２ａ 放熱板（第１放熱板）
１２ｂ、１２ｃ、１２ｄ 放熱板（第２放熱板）
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ 導電パターン（第１導体パターン）
２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ 導電パターン（第２導体パターン）
１００、１１０ パワーモジュール（電力変換装置、半導体装置）
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ 切り欠き部
１３１ａ、１３１ｂ、１３１ｃ、１３１ｄ、１３１ｅ 部分（接続部）
２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ、２３１ｅ、２３１ｆ 部分（接続部）

Claims (17)

  1. 第１基板と、
    前記第１基板に対向して配置される第２基板と、
    前記第１基板と前記第２基板との間に実装される電力変換素子と、
    前記第１基板および前記第２基板を取り囲むように設けられるケース部とを備え、
    前記ケース部は、前記第１基板の前記電力変換素子側に配設された第１導体パターンに接続される第１接続端子と、前記第２基板の前記電力変換素子と反対側に配設された第２導体パターンに接続される第２接続端子とを含む、電力変換装置。
  2. 前記ケース部の前記第１接続端子の一方端は、前記ケース部の内面から前記第１基板側に突出するように形成され、
    前記電力変換素子が実装された前記第１基板および前記第２基板を、前記第２基板側から、前記ケース部の内方に挿入して装着可能なように、前記第２基板は、前記ケース部の内方を、前記第１接続端子と干渉することなく通過可能な大きさまたは形状に形成される、請求項１に記載の電力変換装置。
  3. 前記第２基板は、前記第１基板よりも小さく形成される、請求項２に記載の電力変換装置。
  4. 前記第１接続端子の前記ケース部の内面から前記第１基板側に突出する部分の突出長さは、前記第１基板と前記第２基板とが対向する領域に侵入しないように、前記第２基板の外周端から前記ケース部の内面までの長さよりも短く形成される、請求項３に記載の電力変換装置。
  5. 前記ケース部の前記第２接続端子の一方端は、前記ケース部の内面から前記第２基板側に突出するように形成され、
    前記第１接続端子の前記ケース部の内面から前記第１基板側に突出する部分の突出長さは、前記第２接続端子の前記ケース部の内面から前記第２基板側に突出する部分の突出長さよりも短く形成される、請求項３または４に記載の電力変換装置。
  6. 前記第２基板は、前記ケース部の内方を、前記第１接続端子と干渉することなく通過可能なように、縁部に切り欠き部が形成されている、請求項２に記載の電力変換装置。
  7. 前記ケース部の前記第１接続端子の一方端は、前記ケース部の内面から前記第１基板側に突出するように形成され、かつ、前記第２接続端子の一方端は、前記ケース部の内面から前記第２基板側に突出するように形成され、
    前記ケース部の前記第１接続端子の一方端が、前記第１基板の前記電力変換素子側に配設された前記第１導体パターンの接続部と当接する際、前記第２接続端子の一方端も、前記第２基板の前記電力変換素子と反対側に配設された前記第２導体パターンの接続部と当接するように、前記ケース部の前記第１接続端子の一方端の高さ位置と、前記第２接続端子の一方端の高さ位置との差は、前記第１導体パターンの接続部の高さ位置と、前記第２導体パターンの接続部の高さ位置との差に略等しくなるように形成されている、請求項１〜６のいずれか１項に記載の電力変換装置。
  8. 前記ケース部の前記第１接続端子および前記第２接続端子の他方端は、前記ケース部の一方の端面から引き出され、かつ、それぞれの高さ位置が略等しくなるように前記ケース部の外周方向または内周方向に折り曲げて形成される、請求項１〜７のいずれか１項に記載の電力変換装置。
  9. 前記第２基板の前記電力変換素子と反対側に配設された前記第２導体パターンは、前記電力変換素子と電気的に接続されている、請求項１〜８のいずれか１項に記載の電力変換装置。
  10. 前記ケース部の他方の端面には、前記第１基板の外縁部が当接する際、前記第１基板の位置決めを行うための位置決め部が設けられている、請求項１〜９のいずれか１項に記載の電力変換装置。
  11. 前記第１接続端子は、主電流および制御信号のうちの少なくとも一方を供給し、かつ、前記第２接続端子は、制御信号を供給するように構成されており、
    主電流を供給する前記第１接続端子の断面は、前記第２接続端子の断面よりも大きい断面積を有するように構成されている、請求項１〜１０のいずれか１項に記載の電力変換装置。
  12. 前記第１基板、前記第２基板および前記電力変換素子を覆い、かつ、前記第１接続端子および前記第２接続端子の他方端が露出するように、前記ケース部の内方に充填される絶縁性の封止部材をさらに備える、請求項１〜１１のいずれか１項に記載の電力変換装置。
  13. 前記第１接続端子と接続される前記第１導体パターンの接続部および前記第２接続端子と接続される前記第２導体パターンの接続部は、それぞれ、前記第１基板および前記第２基板の縁部に設けられる、請求項１〜１２のいずれか１項に記載の電力変換装置。
  14. 前記第１基板には、前記電力変換素子が設置される反対側の面に、放熱板が設けられている、請求項１〜１３のいずれか１項に記載の電力変換装置。
  15. 前記電力変換素子は、第１電力変換素子および第２電力変換素子を含み、
    前記放熱板は、前記第１電力変換素子および前記第２電力変換素子が設置される領域にそれぞれ個別に設けられる第１放熱板および第２放熱板を含む、請求項１４に記載の電力変換装置。
  16. 第１基板と、
    前記第１基板に対向して配置される第２基板と、
    前記第１基板と前記第２基板との間に実装される電力変換素子と、
    前記第１基板および前記第２基板を取り囲むように設けられるケース部とを備え、
    前記ケース部は、前記第１基板の前記電力変換素子側に配設された第１導体パターンに接続される第１接続端子と、前記第２基板の前記電力変換素子と反対側に配設された第２導体パターンに接続される第２接続端子とを含む、半導体装置。
  17. 電力変換素子を第１基板と第２基板との間に実装するステップと、
    前記電力変換素子が実装された前記第１基板および前記第２基板を、前記第２基板側から、ケース部の内方に挿入して装着するステップと、
    前記ケース部が有する第１接続端子と、前記第１基板に配設された第１導体パターンの接続部とを接合するステップと、
    前記ケース部が有する第２接続端子と、前記第２基板に配設された第２導体パターンの接合部とを接合するステップと、を備える、電力変換装置の製造方法。
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US13/400,117 US8981552B2 (en) 2011-05-31 2012-02-20 Power converter, semiconductor device, and method for manufacturing power converter
EP12156285.4A EP2530712A3 (en) 2011-05-31 2012-02-21 Power converter and method for manufacturing power converter
CN201210046858.2A CN102810526B (zh) 2011-05-31 2012-02-27 功率变换装置、半导体装置及功率变换装置的制造方法

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015015270A (ja) * 2013-07-03 2015-01-22 三菱電機株式会社 半導体装置
JP2015223035A (ja) * 2014-05-22 2015-12-10 株式会社デンソー 電源装置
JP2016100544A (ja) * 2014-11-26 2016-05-30 三菱電機株式会社 半導体装置
JP2016195178A (ja) * 2015-03-31 2016-11-17 アイシン・エィ・ダブリュ株式会社 半導体モジュール
JP2019021671A (ja) * 2017-07-12 2019-02-07 三菱電機株式会社 パワーモジュール

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5460653B2 (ja) * 2011-07-14 2014-04-02 本田技研工業株式会社 半導体装置
US9349709B2 (en) 2013-12-04 2016-05-24 Infineon Technologies Ag Electronic component with sheet-like redistribution structure
KR101755769B1 (ko) 2014-10-29 2017-07-07 현대자동차주식회사 양면 냉각 파워 모듈 및 이의 제조 방법
JP6198068B2 (ja) * 2014-11-19 2017-09-20 株式会社デンソー 電子装置
JP6201966B2 (ja) * 2014-11-25 2017-09-27 株式会社デンソー 電子装置
DE102016120778B4 (de) * 2016-10-31 2024-01-25 Infineon Technologies Ag Baugruppe mit vertikal beabstandeten, teilweise verkapselten Kontaktstrukturen
EP3596826B1 (en) * 2017-03-15 2024-05-01 ABB Schweiz AG A solid state switching device
JP6765336B2 (ja) * 2017-04-06 2020-10-07 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびに電力変換装置
EP3410481A1 (en) * 2017-06-01 2018-12-05 HS Elektronik Systeme GmbH Power semiconductor chip module
CN109923667B (zh) * 2017-10-10 2022-11-25 新电元工业株式会社 半导体装置、以及电力转换装置
WO2019142320A1 (ja) * 2018-01-19 2019-07-25 三菱電機株式会社 半導体装置、その製造方法及び電力変換装置
CN108447827B (zh) * 2018-03-17 2020-04-17 临沂金霖电子有限公司 一种电力转换电路的封装模块
US10957618B2 (en) * 2018-05-29 2021-03-23 Apex Microtechnology, Inc. Thermally conductive electronic packaging
JP7135930B2 (ja) * 2019-02-20 2022-09-13 株式会社デンソー 半導体モジュールとそれを用いた電力変換装置
EP3761357A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device
US11894347B2 (en) * 2019-08-02 2024-02-06 Semiconductor Components Industries, Llc Low stress asymmetric dual side module
US11469163B2 (en) * 2019-08-02 2022-10-11 Semiconductor Components Industries, Llc Low stress asymmetric dual side module
JP7548743B2 (ja) * 2020-07-21 2024-09-10 新光電気工業株式会社 半導体装置
DE102022213628A1 (de) * 2022-12-14 2024-06-20 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul
DE102022213629A1 (de) * 2022-12-14 2024-06-20 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174433A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置
JP2004236470A (ja) * 2003-01-31 2004-08-19 Yaskawa Electric Corp パワーモジュールおよびパワーモジュール一体型モータ
JP2005532776A (ja) * 2002-07-10 2005-10-27 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング 車両のオールタネータ用アクティブ整流器モジュール
WO2009150875A1 (ja) * 2008-06-12 2009-12-17 株式会社安川電機 パワーモジュールおよびその制御方法
JP2010098036A (ja) * 2008-10-15 2010-04-30 Fuji Electric Systems Co Ltd 樹脂ケース及び樹脂ケース製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2765278B2 (ja) 1991-05-31 1998-06-11 株式会社デンソー 電子装置の製造方法
US6060772A (en) 1997-06-30 2000-05-09 Kabushiki Kaisha Toshiba Power semiconductor module with a plurality of semiconductor chips
US6072240A (en) * 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
JP2002026251A (ja) * 2000-07-11 2002-01-25 Toshiba Corp 半導体装置
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
JP4450230B2 (ja) * 2005-12-26 2010-04-14 株式会社デンソー 半導体装置
JP2007251076A (ja) * 2006-03-20 2007-09-27 Hitachi Ltd パワー半導体モジュール
US8461623B2 (en) * 2008-07-10 2013-06-11 Mitsubishi Electric Corporation Power semiconductor module
EP2549534B1 (en) * 2010-03-16 2019-07-03 Fuji Electric Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174433A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置
JP2005532776A (ja) * 2002-07-10 2005-10-27 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング 車両のオールタネータ用アクティブ整流器モジュール
JP2004236470A (ja) * 2003-01-31 2004-08-19 Yaskawa Electric Corp パワーモジュールおよびパワーモジュール一体型モータ
WO2009150875A1 (ja) * 2008-06-12 2009-12-17 株式会社安川電機 パワーモジュールおよびその制御方法
JP2010098036A (ja) * 2008-10-15 2010-04-30 Fuji Electric Systems Co Ltd 樹脂ケース及び樹脂ケース製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015015270A (ja) * 2013-07-03 2015-01-22 三菱電機株式会社 半導体装置
JP2015223035A (ja) * 2014-05-22 2015-12-10 株式会社デンソー 電源装置
JP2016100544A (ja) * 2014-11-26 2016-05-30 三菱電機株式会社 半導体装置
JP2016195178A (ja) * 2015-03-31 2016-11-17 アイシン・エィ・ダブリュ株式会社 半導体モジュール
JP2019021671A (ja) * 2017-07-12 2019-02-07 三菱電機株式会社 パワーモジュール

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