JP2012253190A - 半導体パッケージ及びその実装方法 - Google Patents

Abstract

【課題】より優れる側面電磁遮蔽効果を有する半導体パッケージ及びその実装方法を提供する。
【解決手段】半導体実装方法により、基板ユニット２１３を有するマザー基板を提供し、基板ユニット２１３の角隅に接地連結の位置合わせマーク２１５を設置する。基板ユニット２１３の上にチップ２２０を設置する。マザー基板の上表面２１１に封止体２３０を形成して基板ユニット２１３と分割ラインとを連続被覆する。マザー基板の下表面２１２に分割ラインに沿って少なくともマザー基板を貫通する複数の半切断溝２４０を形成する。位置合わせマーク２１５を被覆連結するようにマザー基板の下表面２１２と半切断溝群２４０とに第一電磁遮蔽層２５１をパターン化形成する。封止体２３０を個片化分割した後、封止体２３０の頂面２３１と分割側面２３２とに第一電磁遮蔽層２５１と連結する第二電磁遮蔽層２５２を形成する。
【選択図】図３Ｉ

Description

本発明は、半導体パッケージ及びその実装方法に関する。

半導体チップは微小型電子部品であり、実装されても電磁干渉（ＥＭＩ）に起因し、チップ演算異常や電気機能劣化を招くおそれが有り、特にチップの演算頻度が高くなればなるほどＥＭＩの影響を受け易い。従来のＥＭＩから保護する１つの技術は、チップを密封する封止体の外表面に電磁遮蔽層（若しくはＲＦ遮蔽層と呼ばれる）の被覆を与える。しかしながら、良好な遮蔽効率に達するため電磁遮蔽層は有効に接地連結されなければいけない。また、封止体は電気絶縁性材料であるので、電磁遮蔽層の接地連結は基板の特殊接地構造と特殊実装プロセスを利用してなされることで、実装コストがあがる。

米国特許第７３４２３０３Ｂ１号明細書（特許文献１）に電磁遮蔽層を接地連結させる半導体技術を開示し、実装工程ではマルチライン半切断操作が必要であり、基板の分割ライン位置に半切断可能のメッキスルーホールを予め製造することも必須である。図１に示した従来の方法により製造し得た半導体パッケージは、特殊接地構造と厚み増加の基板ユニット１１３を含む。基板ユニット１１３の側辺に露出する半切断可能なメッキスルーホール１１７を形成し、基板ユニット１１３の上にチップ１２０を設置し、ボンディングワイヤ１２２を介してチップ１２０を基板ユニット１１３に電気接続し、さらに封止体１３０でチップ１２０を密封する。封止体１３０の表面に電磁遮蔽層１５２として導電塗布層が形成され、基板ユニット１１３の下方に複数のボンディングボール１６０を形成する。

図２に示すように、個片化分割前の実装過程において、複数の基板ユニット１１３は１つのマザー基板１１０内に構成される。電磁遮蔽層１５２形成前、半切断ステップを実施しなければいけない。それは分割ラインを沿って上方からメッキスルーホール１１７の一部を除去するまで封止体１３０を切り、形成した半切断溝１４０の深さは封止体１３０の厚みより大きく、全体厚みの三分の二以上であり、かつマザー基板１１０の一部が切り捨てられるため、マザー基板１１０の搭載能力が足りなくなる。また、マザー基板１１０の厚みを封止体１３０の厚みより大きくするべき、即ちメッキスルーホール１１７の十分な半切断露出面積を提供し、そうでなければ、メッキスルーホール１１７は順調に電磁遮蔽層１５２に被覆連結されることができない。よって、従来の電磁遮蔽層１５２は片面被覆形態であり、かつマザー基板において特殊接地連結構造及び半切断後に十分な支持強度が提供できる厚みを有することが必須である。

米国特許第７３４２３０３Ｂ１号明細書

上記問題を解決するため、本発明の主な目的は、マザー基板の接地連結構造と厚みを変える必要が無い半導体パッケージ及びその実装方法を提供することである。

本発明のもう１つの目的は、より優れる側面電磁遮蔽効果を有し、両面電磁遮蔽層を形成した半導体パッケージ及びその実装方法を提供することである。

上述目的を達するため、本発明による半導体実装方法は、以下のステップを含む。上表面および下表面を有し、複数の基板ユニットおよび複数の基板ユニットの間における複数の分割ラインを備えるマザー基板を提供し、下表面に位置する基板ユニットの角隅に接地連結の位置合わせマークを形成するステップ。基板ユニットの上に複数のチップを設置するステップ。マザー基板の上表面に封止体を形成して複数の基板ユニットと複数の分割ラインとを連続被覆するステップ。マザー基板の下表面に、複数の分割ラインに沿って、少なくともマザー基板を貫通する複数の半切断溝を形成するステップ。位置合わせマークを被覆連結するように、マザー基板の下表面と半切断溝とに第一電磁遮蔽層をパターン化形成するステップ。複数の分割ラインに沿って封止体を個片化分割して複数の基板ユニットを複数の半導体パッケージに分離するステップ。個片化分離した半導体パッケージの封止体の頂面と複数の分割側面とに、第一電磁遮蔽層と連結する第二電磁遮蔽層を形成するステップ。
本発明はさらに上述実装方法により製造し得た半導体パッケージを開示する。

上述半導体実装方法において、位置合わせマークは、三角形であり、一つの基板ユニットに一つのみが形成される。
上述半導体実装方法において、第一電磁遮蔽層は、位置合わせマークを完全に被覆し、位置合わせマークに一致する形状でマザー基板の下表面に形成される。

上述半導体実装方法において、マザー基板の下表面に複数の外接パッドを設置する。複数の外接パッドは第一電磁遮蔽層に被覆されない。半導体実装方法は、上述第一電磁遮蔽層のパターン化形成ステップの後かつ上述封止体の個片化分割ステップの前、複数の外接パッドに複数のボンディングボールを設置するステップを含んでよい。

上述半導体実装方法において、上述封止体個片化分割の切断間隙は、対応する半切断溝の幅から第一電磁遮蔽層の二倍の厚みを引いた値より小さく、即ち半切断溝の側辺に位置する第一電磁遮蔽層を保留する。

上述半導体実装方法において、半切断溝の深さはマザー基板の厚みと同じまたはマザー基板の厚みより大きく、封止体の厚みより小さい。
上述技術により、本発明による半導体パッケージ及びその実装方法は以下の利点と効果とを有する。

一、本発明による半導体パッケージは、マザー基板の下表面に形成された半切断溝、半切断溝内で連結される第一電磁遮蔽層と第二電磁遮蔽層、および第一電磁遮蔽層に被覆されるマザー基板の位置合わせマークを備える。これにより、マザー基板の接地連結構造と厚みを変える必要が無い。

二、マザー基板の下表面に形成された半切断溝、及び両面形成した第一電磁遮蔽層と第二電磁遮蔽層とは半切断溝内で連結することにより、より優れる側面電磁遮蔽効果を有する。

従来の半導体パッケージを示す断面図である。 従来の半導体パッケージを示す断面図である。 本発明の第一実施例による半導体実装方法において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装方法において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装過程において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装過程において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装過程において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装過程において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装過程において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装過程において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装過程において、各ステップを示す断面図である。 本発明の第一実施例による半導体実装方法において、マザー基板の下表面を示す図である。 本発明の第一実施例による半導体実装方法により製造し得た半導体パッケージを示す断面図である。 図５の半導体パッケージを示す斜視図である。 本発明の第二実施例による半導体実装方法により製造した半導体パッケージを示す断面図である。

以下、本発明による半導体パッケージ及びその実装方法を図面に基づいて説明する。
しかしながら、図面においては、本発明の基本構成や実施方法を示す概略図であり、本発明に係る要素と構成だけを示し、実際に実施する部材の数、外形、寸法を一定の比率で記載するものではなく、説明の便宜及び明確性のために簡略または誇張されておる。一方、実際に使われる数、外形、寸法は様々な設計に応じ、部材の配置はより複雑になる可能性がある。

（第一実施例）
本発明の第一実施例による半導体パッケージ及びその実装方法を、例を挙げて図３Ａ〜３Ｉに示す各ステップを示す断面図で説明し、各ステップについては以下に詳細に説明する。

先ず、図３Ａと図４に示すように、マザー基板２１０を提供し、マザー基板２１０は上表面２１１と下表面２１２とを有する。マザー基板２１０は、棒状印刷回路基板または棒状軟性回路基板であり、内部には単層または多層の線路構造を有する。上表面２１１はチップ設置に用いられ、下表面２１２は半導体パッケージの外接表面マウンティングの表面である。下表面２１２にマトリクス状に配列される複数の外接パッド２１６を設置する。マザー基板２１０は、複数の基板ユニット２１３および複数の基板ユニット２１３の間における複数の分割ライン２１４を備える。基板ユニット２１３は半導体パッケージのチップキャリアとして使用され、個片化分割工程において分割ライン２１４は所定除去区域である。下表面２１２に位置する基板ユニット２１３の角隅に接地連結の位置合わせマーク２１５を形成し、位置合わせマーク２１５は表面マウンティング時に外接パッド２１６の位置確認または修正として使用される。

製造上において、位置合わせマーク２１５と外接パッド２１６とは同一線路層に形成される。位置合わせマーク２１５の接地連結は、一般の基板設計によりメッキ線或は/又は基板ユニット内部の既存スルーホールを介して基板内部の接地層または接地パッドに連結し、かつ位置合わせマーク２１５の表面上にメッキ層、例えばＮｉ／Ａｕ（図示せず）層を形成する。図４に示すように、位置合わせマーク２１５は、三角形であればより好ましい、一つの基板ユニット２１３に一つのみが形成される。即ち各基板ユニット２１３は一つの位置合わせマーク２１５のみを有し、かつ位置合わせマーク２１５の位置が固定される。よって、位置合わせマーク２１５は、テストまたは表面マウンティング過程において第一端子（Ｐｉｎ １）の位置合わせに使用され、外接パッド２１６（或は外接端子）の配列順序と表面マウンティング方向とを確定することができる。

そして、チップ設置ステップを実施する。図３Ｂに示すように、基板ユニット２１３の上に複数のチップ２２０を設置し、ダイアタッチ材を利用してチップ２２０をマザー基板２１０の上表面２１１に貼り付ける。本実施例において、チップ２２０と基板ユニット２１３とをワイヤボンディングで電気接続し、チップ設置ステップの後にワイヤボンディングで形成した複数のボンディングワイヤ２２２を利用してチップ２２０に位置するボンディングパッド２２１と基板ユニット２１３とを接続する。他の実施例において、チップと基板ユニットとの間の電気接続は、フリップチップ接続またはシリコンスルーホールの導電柱接続であってもよく、チップ設置ステップの過程において、チップ２２０の突起または導電柱を基板ユニット２１３に結合させる。また、チップ２２０は半導体ウエハーから個片化分割されたものであり、内部には様々な集積回路或は光主動素子、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、メモリ或はロジック素子を有する。また、各基板ユニット２１３の上に一つのチップを設置すると限らず、機能、サイズが同様または異なる複数のチップを設置し、マルチチップ実装またはシステム実装をしてもよい。

そして、封止ステップを実施する。図３Ｃに示すように、マザー基板２１０の上表面２１１に封止体２３０を形成して基板ユニット２１３と分割ライン２１４とを連続被覆する。封止体２３０は、モールド成形からなるものであり、例えば移送成形モールド或は圧縮成形モールドにより形成される。封止ステップはいわゆるモールドアレイプロセス（Ｍｏｌｄ Ａｒｒａｙ Ｐｒｏｃｅｓｓ、 ＭＡＰ）である。封止体２３０の材質は、無機充填材と顔料を含む電気絶縁性熱硬化樹脂であり、一般にモールド成形の封止体のＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）である。印刷または他の方式に比べ、モールド成形した封止体２３０は平坦度が比較的高い頂面２３１を有する。

そして、封止体２３０成形した後に半切断ステップを実施する。切り深さは封止体２３０とマザー基板２１０との合計厚みの二分の一を超えない。図３Ｄに示すように、ダイシング工具２７１を利用しマザー基板２１０の下表面２１２から複数の半切断溝２４０を形成する。半切断溝２４０は、分割ライン２１４に沿って形成され、かつ少なくともマザー基板２１０を貫通する。半切断溝２４０の深さは、マザー基板２１０の厚みより小さくならなくてよく、封止体２３０の厚みより小さく、封止体２３０とマザー基板２１０との合計厚みの二分の一以下である。よって、上述半切断ステップの後から個片化分割ステップの前まで、チップ２２０は封止体２３０に密封されて分散しない。なお、半切断ステップにおいて形成された半切断溝２４０の幅Ｗは分割ライン２１４の幅より大きい。

そして、図３Ｅと３Ｆに示すように、位置合わせマーク２１５を被覆連結するようにマザー基板２１０の下表面２１２に第一電磁遮蔽層２５１をパターン化形成し、第一電磁遮蔽層２５１はさらに半切断溝２４０内に形成される。図３Ｅに示すように、フォトレジスト層２８０は、下表面２１２に予め形成され、露光と現像された後に下表面２１２の外接パッド２１６を被覆し、位置合わせマーク２１５を露出させる。或は、カバーで外接パッド２１６を被覆し、マザー基板２１０の下表面２１２に設置された外接パッド２１６が第一電磁遮蔽層２５１に被覆されないようにする。そして、図３Ｆに示すように、フォトレジスト層２８０またはカバーの被覆範囲以外の表面に、第一電磁遮蔽層２５１をパターン化形成し、その後、フォトレジスト層２８０またはカバーを除去する。第一電磁遮蔽層２５１は、耐ＥＭＩ金属であり、スパッタ、蒸着、化学メッキ、物理気相成長、印刷或はスプレーなどの方式を利用して形成されることができる。第一電磁遮蔽層２５１は、さらに伸びて半切断溝２４０の側辺２４１を被覆する。それにより、基板ユニット２１３の核心層が露出することを避け及び側方向の電磁遮蔽効果をあげることができる。

図６に示すように、第一電磁遮蔽層２５１は、位置合わせマーク２１５を完全に被覆し、位置合わせマーク２１５に一致する形状で下表面２１２に形成されることが好ましい。これにより、位置合わせマーク２１５の位置合わせ効果を保留することができる。

本実施例において、上述第一電磁遮蔽層２５１のパターン化形成ステップの後かつ個片化分割ステップの前、実装方法はさらにボール設置ステップを含む。図３Ｇに示すように、外接パッド２１６に複数のボンディングボール２６０を設置し、ボールプレースメント（ｂａｌｌ ｐｌａｃｅｍｅｎｔ）法及びリフロー法、或は、ボンディング材印刷法及びリフロー法を利用しボンディングボール２６０を外接パッド２１６の上に結合させる。ボンディングボール２６０は、半導体パッケージが表面マウンティングする時の外接端子として使用される。

そして、個片化分割ステップを実施する。図３Ｇと３Ｈに示すように、ダイシング工具２７２を利用して分割ライン２１４を沿って封止体２３０を個片化分割し、基板ユニット２１３を複数の半導体パッケージに分離させる。ここで、切断幅はダイシング工具２７２の切り幅より小さく、分割ライン２１４の幅に等しい。より好ましい場合、図３Ｈ、３Ｅおよび３Ｆを参照し、上述個片化分割された封止体の切断間隙Ｓは、対応する半切断溝２４０の幅Ｗから第一電磁遮蔽層２５１二倍の厚み２Ｔを引いた値より小さい。これにより、半切断溝２４０の側辺２４１に位置する第一電磁遮蔽層２５１を保留することができる。本ステップにおいて、分割された封止体２３０は複数の分割側面２３２を有する。

最後に、図３Ｉに示すように、分割された半導体パッケージの封止体２３０の頂面２３１と分割側面２３２とに第二電磁遮蔽層２５２を形成し、第二電磁遮蔽層２５２はさらに半切断溝２４０の側辺２４１で第一電磁遮蔽層２５１と連結する。第二電磁遮蔽層２５２は、第一電磁遮蔽層２５１と同様な材質及び形成方法で形成され、第一電磁遮蔽層２５１を経由して位置合わせマーク２１５に連結され、接地連結する。第一電磁遮蔽層２５１と第二電磁遮蔽層２５２との組合は、チップ２２０により優れる電磁遮蔽効果を提供することができる。マザー基板２１０の接地連結構造と厚みを特別設計する或は変える必要が無く、実装過程において図３Ｄに示す半切断ステップから図３Ｈに示す個片化分割ステップまで、封止体２３０は依然有効にチップを搭載することができる。

図５と図６に示すように、上述半導体実装方法により製造し得た半導体パッケージは、主に基板ユニット２１３、チップ２２０、封止体２３０、第一電磁遮蔽層２５１及び第二電磁遮蔽層２５２を備える。チップ２２０は基板ユニット２１３の上に設置され、封止体２３０はマザー基板２１０の上表面２１１に形成されて基板ユニット２１３を被覆し、半切断溝２４０の側辺２４１は下表面２１２の側辺からなる。位置合わせマーク２１５を被覆連結するように下表面２１２に第一電磁遮蔽層２５１をパターン化形成し、第一電磁遮蔽層２５１はさらに半切断溝２４０の側辺２４１に形成される。第二電磁遮蔽層２５２は封止体２３０の頂面２３１と分割側面２３２とに形成され、さらに第一電磁遮蔽層２５１に連結する。より好ましい場合、第一電磁遮蔽層２５１は位置合わせマーク２１５を完全に被覆し、位置合わせマーク２１５に一致する形状で下表面２１２に形成される。よって、半導体パッケージは優れる側面電磁遮蔽効果を得る。

（第二実施例）
本発明の第二実施例において、もう一種の半導体パッケージを開示し、これは第一実施例と同様なステップ、方法で製造し得たものである。図７に示すように、第二実施例による半導体パッケージは、主に基板ユニット２１３、チップ２２０、封止体２３０、第一電磁遮蔽層２５１及び第二電磁遮蔽層２５２を備える。上記素子は大体第一実施例と同様であり、同一符号の素子についてその繰り返しの説明は省略する。第二電磁遮蔽層２５２はさらに伸びて第一電磁遮蔽層２５１が半切断溝２４０の側辺２４１に位置する部位までを被覆すればより好ましく、優れる連結と保護効果を有する。よって、第一電磁遮蔽層２５１としては、電磁遮蔽効果を考慮する必要がなく、第二電磁遮蔽層２５２と異なってより安い金属を採用することができる。

本実施例において、下表面２１２のパターン化形成区域における第一電磁遮蔽層２５１は、位置合わせマーク２１５を被覆することだけではなく、さらに下表面２１２における基板ユニット２１３の位置合わせマーク２１５が無い角隅を被覆する。即ち下表面２１２における基板ユニット２１３の全ての角隅は、第一電磁遮蔽層２５１に被覆される。ここで、位置合わせマーク２１５が無い角隅と位置合わせマーク２１５を有する角隅を被覆した第一電磁遮蔽層２５１の形状はそれぞれ異なり、例えば、位置合わせマークを有する角隅を被覆する第一電磁遮蔽層２５１は三角形であり、位置合わせマークが無い角隅を被覆する第一電磁遮蔽層２５１は方形または円形である。

これにより、優れる電磁遮蔽効果を得るとともに、表面マウンティング時に下表面２１２に設置されたボンディングボール２６０を外部印刷回路基板３１０のボールパッド３１１に接合させ、角隅ボンディング材３２０を利用して第一電磁遮蔽層２５１を外部印刷回路基板３１０の接地パッド３１２またはダミパッドに接合することができる。このようにして位置合わせマーク２１５を接地連結させることができ、より多い外部印刷回路基板３１０に接地連結するルートを提供し、かつボンディングボール２６０にかかる応力を分散させることができ、より安定な表面接合性を有する。

以上、本発明はこのような実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲において、種々の形態で実施することができる。

２１０ マザー基板
２１１ 上表面
２１２ 下表面
２１３ 基板ユニット
２１４ 分割ライン
２１５ 位置合わせマーク
２１６ 外接パッド
２２０ チップ
２２１ ボンディングパッド
２２２ ボンディングワイヤ
２３０ 封止体
２３１ 頂面
２３２ 分割側面
２４０ 半切断溝
２４１ 側辺
２５１ 第一電磁遮蔽層
２５２ 第二電磁遮蔽層
２６０ ボンディングボール
２７１ ダイシング工具
２７２ ダイシング工具
２８０ フォトレジスト層
３１０ 外部印刷回路基板
３１１ ボールパッド
３１２ 接地パッド
３２０ 角隅ボンディング材
Ｓ 封止体の切断間隙
Ｗ 半切断溝の幅
Ｔ 第一電磁遮蔽層の厚み
１１０ マザー基板
１１３ 基板ユニット
１１４ 分割ライン
１１７ メッキスルーホール
１２０ チップ
１２２ ボンディングワイヤ
１３０ 封止材
１３１ 頂面
１３２ 分割側面
１４０ 半切断溝
１４１ 側辺
１５２ 電磁遮蔽層
１６０ ボンディングボール

Claims (10)

1. 上表面および下表面を有し、複数の基板ユニットおよび前記複数の基板ユニットの間にある複数の分割ラインを備えるマザー基板を提供するステップ、
   前記複数の基板ユニットの上に複数のチップを設置するステップ、
   前記マザー基板の上表面に、前記複数の基板ユニットおよび前記複数の分割ラインを連続被覆する封止体を形成するステップ、
   前記マザー基板の下表面に、前記複数の分割ラインに沿って、少なくとも前記マザー基板を貫通する複数の半切断溝を形成するステップ、
   前記マザー基板の下表面と前記半切断溝とに第一電磁遮蔽層をパターン化形成するステップ、
   前記複数の分割ラインに沿って前記封止体を個片化分割し、前記複数の基板ユニットを複数の半導体パッケージに分離するステップ、
   及び、
   前記複数の半導体パッケージの封止体の頂面と複数の分割側面とに第二電磁遮蔽層を形成するステップ
   を含み、
   前記マザー基板を提供するステップにおいて、前記マザー基板の下表面に位置する基板ユニットの角隅に接地連結の位置合わせマークを形成し、
   前記第一電磁遮蔽層は、前記位置合わせマークを被覆連結し、
   前記第二電磁遮蔽層は前記第一電磁遮蔽層と連結することを特徴とする半導体実装方法。
2. 前記位置合わせマークは、三角形であり、一つの基板ユニットに一つのみが形成されることを特徴とする請求項１記載の半導体実装方法。
3. 前記第一電磁遮蔽層は、前記位置合わせマークを完全に被覆し、前記位置合わせマークに一致する形状で前記マザー基板の下表面に形成されることを特徴とする請求項１記載の半導体実装方法。
4. 前記第一電磁遮蔽層をパターン化形成ステップの後かつ前記封止体の個片化分割ステップの前、前記マザー基板の下表面に前記第一電磁遮蔽層に被覆されない複数の外接パッドを設置し、前記複数の外接パッドに複数のボンディングボールを設置することを特徴とする請求項１記載の半導体実装方法。
5. 前記半切断溝群の側辺に位置する前記第一電磁遮蔽層を保留するように、前記封止体が個片化分割される切断間隙を対応する半切断溝の幅から前記第一電磁遮蔽層の二倍の厚みを引いた値より小さくすることを特徴とする請求項１〜４いずれか一項に記載の半導体実装方法。
6. 前記半切断溝群の深さは、前記マザー基板の厚みと同じまたは前記マザー基板の厚みより大きく、前記封止体の厚みより小さいことを特徴とする請求項５記載の半導体実装方法。
7. 上表面および下表面を有し、複数の基板ユニットを備えるマザー基板と、
   前記基板ユニットの上に設置されるチップと、
   前記マザー基板の上表面に形成され、前記基板ユニットを被覆する封止体と、
   前記マザー基板の下表面に位置する基板ユニットの角隅に形成される接地連結の位置合わせマークを被覆連結するように、前記マザー基板の下表面にパターン化形成される第一電磁遮蔽層と、
   前記封止体の頂面と複数の分割側面とに形成され、前記第一電磁遮蔽層に連結される第二電磁遮蔽層と、
   を備え、
   前記マザー基板の下表面の側辺は、半切断溝の側辺であり、
   前記第一電磁遮蔽層は、前記半切断溝の側辺に形成されることを特徴とする半導体パッケージ。
8. 前記位置合わせマークは、三角形であり、一つの基板ユニットに一つのみが形成されることを特徴とする請求項７記載の半導体パッケージ。
9. 前記第一電磁遮蔽層は、前記位置合わせマークを完全に被覆し、前記位置合わせマークに一致する形状で前記マザー基板の下表面に形成されることを特徴とする請求項７記載の半導体パッケージ。
10. 前記マザー基板の下表面に、前記第一電磁遮蔽層に被覆されない複数の外接パッドが設置され、
    前記複数の外接パッドに複数のボンディングボールが設置されることを特徴とする請求項７〜９いずれか一項に記載の半導体パッケージ。

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