JP2012253624A - 固体撮像装置およびカメラシステム - Google Patents

Abstract

【課題】画素信号を加算して読み出す場合において、カラム処理の回数を減らすことが可能となり、その結果として、回路の低消費電力化や更なる高速撮像を実現することが可能な固体撮像装置およびカメラシステムを提供する。
【解決手段】画素配列の１列に対して複数の列信号線が配線され、複数の列信号線に画素の位置する行に応じて規則的に接続さている画素アレイ部と、画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部とを有し、画素信号読み出し部は１つのカラム処理部の入力に対して、並列に接続された複数のキャパシタを介してカラムに対応する列に配線された１または複数の列信号線を接続可能なカラム入力部を含み、カラム入力部は複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む。
【選択図】図４

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像装置およびカメラシステムに関するものである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

ところで、近年、イメージセンサの進化の方向性として、高速性が広く謳われるようになってきている。一方で、従来通り、画素数も多画素化の流れは止まることを知らず、高速化と多画素化を両立させたセンサの開発が課題となっている。

多画素のセンサにおいて、高速化を実現するために、画素信号を間引いてフレームレートを向上させた場合、各画素の露光量が減り、信号量が小さくなるため、ＳＮの低下が起こる。
その解決策として、特許文献１では、間引かれる画素信号を加算することにより、ＳＮの低下を防いでいる。

図１は、特許文献１に示される画素信号の加算部を備えた固体撮像装置としてのＣＭＯＳイメージセンサの構成例を示す図である。

この固体撮像装置１０では、画素アレイ部１１の画素ＰＸＬによってセンサに入射された光を光電変換し、電気信号に変換する。この画素ＰＸＬは、行走査回路１２によって、行選択線１３を選択し、読み出し行の画素ＰＸＬ−ｘｙを選択する。
その選択された１行分の信号を垂直信号線１４により、各列ごとに設けられたカラム処理部１５へ伝送する。
カラム処理部１５の内部の比較器１５−１では、ランプ形状の参照信号を生成する参照信号生成回路（ＤＡＣ）１６からの信号と比較して、入力信号の大きさに応じた時間によって、出力が反転される。なお、比較器１５−１の入力側にはオートゼロやＣＤＳのためのキャパシタＣ１，Ｃ２が接続される。
その反転までの時間をカウンタ１５−２により計測することにより、デジタル値を生成する。
さらに、列走査回路１７によって、各列で処理されたカラム処理部１５のデジタル信号を水平出力線１８により、信号処理部１９に伝送し、加減算処理やデータの並び替えを行い、出力２０に出される。
以上の動作の各動作タイミングはタイミング制御回路２１により制御される。

固体撮像装置１０において、高速撮像を行う場合には、行走査回路１２で選択する行を間引いて選択することにより、最終的に出力２０に送られるフレーム当たりのデータ量を少なくする。
信号処理部１９で出力できるデータレートには制限があるため、データ量を減らすことにより、フレームレートを向上させることができる。
ただし、フレームレートを向上させると画素ＰＸＬに蓄積される信号量は減ってしまい、ＳＮは悪くなってしまう。特に、近年の微細画素ではこの感度低下が問題になる。
そこで、固体撮像装置１０では、間引かれた画素を加算することにより、信号量を大きくし、ＳＮの低下を防いでいる。

加算部として他の構成を有する固体撮像装置が特許文献２に開示されている。
図２は、特許文献２に示される画素信号の加算部を備えた固体撮像装置としてのＣＭＯＳイメージセンサの構成例を示す図である。

この固体撮像装置１０Ａは、カウンタ１４を駆動モードに応じて毎ラインごとに選択的にリセットするかどうかを決められるタイミング制御がなされている。固体撮像装置１０は、さらに、ＤＡＣ１６の出力である参照信号のＲＡＭＰ形状のスロープの傾きを変えられるように分周器１１６を有している。
固体撮像装置１０Ａでは、加算を行う方法として、以下の加算を行う。
固体撮像装置１０Ａは、１画素目からの信号を垂直信号線１４を経由してカラム処理部１５ａ，１５ｂで受けた際に、カウンタ１４−２をリセットすることなく、１画素目の値を保持した状態で、さらに２画素目の値を続けてカウントすることで、加算を行う。
この方法では、信号処理部１９へ水平転送されるデータ量が少なくなるため、水平転送時間が律速している読み出しモードにおいても高速化が期待できる。また、２画素目からの加算の際にＤＡＣクロックを分周してＲＡＭＰ形状の参照信号のスロープを変えることにより、１画素目と２画素目の重み付けを変えることができる。
単純に画素加算を行った際には、各色で信号の重心が不揃いになることにより、偽色が発生するが、この重み付けを調整することにより、偽色を抑えることもできる。

特開２００５−２７８１３５号公報 特開２００９−２１２６２１号公報

しかしながら、特許文献１に開示された技術では、全ての画素を選択し、カラム処理部でのＡＤ変換、および水平転送は間引きなしの動作と同様に行っている。
そのため、これらＡＤ変換時間、水平転送時間が律速しているような読み出しモードでは、高速化することができない。

また、特許文献２に開示されている技術では、最終的に出力されるデータ信号量は間引いたものと同じになるが、実際の画素の読み出しは間引きなしと同じだけ行っている。
すなわち、結局のところ、ＡＤ変換の回数は間引きなしと間引き加算では同じになっている。そのために、現状の大半のセンサにおいてＡＤ期間がフレームレートに律速している状況では、加算を行っても高速化に寄与できない。

本発明は、高速撮像やＳＮ向上のために、画素信号を加算して読み出す場合において、ＡＤ変換の回数を減らすことが可能となり、その結果として、回路の低消費電力化や更なる高速撮像を実現することが可能な固体撮像装置およびカメラシステムを提供することにある。

本発明の第１の観点の固体撮像装置は、光電変換素子を含む単位画素が行列状に配列され、当該画素配列の１列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、１つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された１または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む。

本発明の第２の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換素子を含む単位画素が行列状に配列され、当該画素配列の１列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、１つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された１または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む。

本発明によれば、高速撮像やＳＮ向上のために、画素信号を加算して読み出す場合において、ＡＤ変換の回数を減らすことが可能となり、その結果として、回路の低消費電力化や更なる高速撮像を実現することができる。

特許文献１に示される画素信号の加算部を備えた固体撮像装置の構成例を示す図である。 特許文献２に示される画素信号の加算部を備えた固体撮像装置の構成例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 第１の実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 容量を用いたアナログ加算について原理をより具体的に説明するための図である。 本実施形態に係るカラム入力部の第１の具体例を示す図であって、図４のカラム入力部をより具体的に示す図である。 図７のカラム入力部の全画素読み出し時と１対１の加算読み出し時の２つのスイッチによるアナログ信号の選択切替状態を示す図である。 図７のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。 図７のカラム入力部の１対１加算読み出し時のタイミングチャートを示す図である。 本実施形態に係るカラム入力部の第２の具体例を示す図であって、２本の直信号線に接続されるキャパシタがスイッチで切り替えられ、各垂直信号線のアナログ信号の加算の重み付けを変えられるカラム入力部の構成例を示す図である。 図１１のカラム入力部の全画素読み出し時、１対１の加算読み出し時、および１対３加算読み出し時の４つのスイッチによるアナログ信号の選択切替状態を示す図である。 図１２のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。 図１２のカラム入力部の１対１加算読み出し時のタイミングチャートを示す図である。 図１２のカラム入力部の１対３加算読み出し時のタイミングチャートを示す図である。 本実施形態に係るカラム入力部の第３の具体例を示す図であって、図１２のカラム入力部をより具体的に示す図である。 図１６のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。 図１６のカラム入力部の１対１加算読み出し時のタイミングチャートを示す図である。 図１６のカラム入力部の１対３加算読み出し時のタイミングチャートを示す図である。 第２の実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）を示す図である。 本第１の実施形態に係る片側カラム構造における効果を説明するための図である。 図２１の比較例として示す図である。 本第２の実施形態に係る両側カラム構造における効果を説明するための図である。 本第２の実施形態に係る両側カラム構造において、各列に４本の垂直信号線を配線した場合の効果を説明するための図である。 図２３の比較例として示す図である。 本実施形態に係る片側カラム構造で２×２の画素共有における効果を説明するための図である。 図２６の比較例として示す図である。 本第２の実施形態に係る両側カラム構造で２×２の画素共有における効果を説明するための第１図である。 本第２の実施形態に係る両側カラム構造で２×２の画素共有における効果を説明するための第２図である。 本第２の実施形態に係る両側カラム構造で２×２の画素共有において、各列に４本の垂直信号線を配線した場合の効果を説明するための図である。 図２８の比較例として示す図である。 重み付け加算時の重み付けの概念を模式的に示す第１図である。 重み付け加算時の重み付けの概念を模式的に示す第２図である。 本第３の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像装置の第１の構成例）
２．カラム入力部の構成例
３．第２の実施形態（固体撮像装置の第２の構成例）
４．第３の実施形態（カメラシステムの構成例）

＜１．第１の実施形態＞
図３は、本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、本第１の実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）におけるＡＤＣ群およびその入力段をより具体的に示す図である。

本実施形態の固体撮像装置１００は、画素アレイ部から垂直信号線を介して読み出されるアナログ信号ＶＳＬに対して、アナログ信号をデジタル信号に変換するＡＤ変換部やＣＤＳやオートゼロ(ＡＺ)などのノイズキャンセル部を含むカラム処理部を列毎に有する。
そして、固体撮像装置１００において、１つのカラム処理部に対して、複数本の垂直信号線が、それぞれキャパシタＣを介して接続されており、その接続を選択的に切断することができるスイッチを備えている。
固体撮像装置１００は、後述するように、キャパシタがＡＺやＣＤＳに使われるキャパシタと兼用することが可能である。
また、固体撮像装置１００は、キャパシタの容量値がスイッチ等により変更可能である。
そして、固体撮像装置１００は、キャパシタによりカラム処理部へ送る信号値を加算することが可能である。
また、固体撮像装置１００は、キャパシタの容量を可変とすることで、加算される画素信号の重み付けが可能である。
このように、本実施形態の固体撮像装置１００は、高速撮像やＳＮ向上のために、画素信号を加算して読み出す場合において、容量を用いたアナログ加算を行うことにより、ＡＤＣの回数を減らすことが可能となっている。その結果として、回路の低消費電力化や更なる高速撮像を可能となっている。

以下、固体撮像装置１００の全体構成および各部の構成、特にカラム処理部（ＡＤＣ）の比較器の入力段のキャパシタおよびスイッチの構成例について説明する。

この固体撮像装置１００は、図３および図４に示すように、撮像部としての画素アレイ部１１０、行（垂直）走査回路１２０、列（水平転送）走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像装置１００は、画素信号読み出し部としてのＡＤＣ群であるカラム処理部群１５０、並びに参照信号ＲＡＭＰを生成するＤＡＣ（デジタル−アナログ変換装置）１６０を有する。
固体撮像装置１００は、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素アレイ部１１０、行走査回路１２０、列走査回路１３０、カラム処理部群（ＡＤＣ群）１５０、ＤＡＣ１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。

画素アレイ部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。

［単位画素の構成例］
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。

この単位画素１１０Ａは、たとえばフォトダイオードにより形成される光電変換素子１１１を有している。
単位画素１１０Ａは、１個の光電変換素子１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。

光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子である光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素アレイ部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理部群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての行走査回路１２０により駆動される。

本実施形態において、垂直信号線１１６は、１つのカラム処理部に対して、複数本の垂直信号線、図４の例では２本ずつ配線されている。
すなわち、図５の例では、第１列に垂直信号線１１６−１１，１１６−１２が配線され、第２列に垂直信号線１１６−２１，１１６−２２が配線され、同様にして第ｎ列に垂直信号線１１６−ｎ１，１１６−ｎ２が配線されている。
そして、図５の例では、各列の図中右側に配線されている垂直信号線１１６−１１，１１６−２１，１１６−ｎ１には奇数行の画素１１０Ａが接続されている。各列の図中右側に配線されている垂直信号線１１６−１２，１１６−２２，１１６−ｎ２には偶数行の画素１１０Ａが接続されている。

固体撮像装置１００は、画素アレイ部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する行走査回路１２０、列アドレスや列走査を制御する列走査回路１３０が配置される。

タイミング制御回路１４０は、画素アレイ部１１０、行走査回路１２０、列走査回路１３０、カラム処理部群１５０、ＤＡＣ１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。

画素アレイ部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理部群１５０の各カラム処理部１５１に出力する。
本実施形態において、カラム処理部群１５０の各カラム処理部１５１の入力段にカラム入力部１５２が配置されている。
カラム入力部１５２には、複数本の垂直信号線が、それぞれキャパシタＣを介して接続されており、その接続を選択的に切断することができるスイッチＳＷを備えている。
カラム入力部１５２は、高速撮像やＳＮ向上のために、画素信号を加算して読み出す場合において、容量を用いたアナログ加算を行うことにより、カラム処理（ＡＤ変換）の回数を減らすことが可能となっている。その結果として、固体撮像装置１００は、全体の回路の低消費電力化や更なる高速撮像を可能となっている。
カラム処理部群１５０では、各カラム処理部でそれぞれ、画素アレイ部１１０のアナログ出力をＤＡＣ１６０からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。

［カラムＡＤＣの構成例］
ここで、カラムＡＤＣの基本的な構成について説明した後、本実施形態の特徴的な構成であるカラム入力部１５２の構成について説明する。
本実施形態のカラム処理部群１５０は、ＡＤＣブロックであるカラム処理部（ＡＤＣ）１５１が複数列配列されている。
すなわち、カラム処理部群１５０は、ｋビットデジタル信号変換機能を有し、カラム入力部１５２およびカラム処理部１５１ごとに各垂直信号線（列線）１１６−１１，１１６−１２〜１１６−ｎ１，１１６ｎ２毎に配置され、列並列ＡＤＣブロックが構成される。
各カラム処理部１５１は、ＤＡＣ１６０により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰと、行線毎に画素から垂直信号線を経由し得られるアナログ信号ＶＳＬとを比較する比較器（コンパレータ）１５１−１を有する。
さらに、各カラム処理部１５１は、比較時間をカウントし、カウント結果を保持するカウンタラッチ（カウンタ）１５１−２を有する。
各カウンタチ１５１−２の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。

カラム処理部群１５０においては、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬは列毎（カラム毎）に配置された比較器１５１−１で参照信号ＲＡＭＰと比較される。
このとき、比較器１５１−１と同様に列毎に配置されたカウンタ１５１−２が動作している。
各カラム処理部１５１は、ランプ波形のある参照信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
カラム処理部（ＡＤＣ）１５１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１５１−１の出力が反転し、カウンタ１５１−２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５１−２に入力し、ＡＤ変換を完了させる。

以上のＡＤ変換期間終了後、列走査回路１３０により、カウンタラッチ１５１−２に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。

列走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素アレイ部１１０、カラム処理部群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像装置１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。

＜２．カラム入力部１５２の構成例＞
図４の例では、各カラム入力部１５２は、第１のキャパシタＣ１１，Ｃ１２、第２のキャパシタＣ２１，Ｃ２２、およびスイッチＳＷ１１、ＳＷ１２を含んで構成されている。
本実施形態では、第１のキャパシタと第２のキャパシタの数は同数である。
各カラム入力部１５２は、対応するカラム処理部１５１の比較器１５１−１の信号ＶＳＬの入力端子側にキャパシタＣ１１の第１端子およびキャパシタＣ１２の第１端子が並列に接続されている。
キャパシタＣ１１の第２端子はスイッチＳＷ１１を介して対応する列の図中左側の垂直信号線１１６−１１〜１１６−ｎ１に接続されている。
キャパシタＣ２１の第２端子はスイッチＳＷ１２を介して対応する列の図中右側の垂直信号線１１６−１２〜１１６−ｎ２に接続されている。
各カラム入力部１５２は、比較器１５１−１の参照信号ＲＡＭＰの入力端子側にキャパシタＣ２１の第１端子およびキャパシタＣ２２の第１端子が接続されている。
キャパシタＣ２１の第２端子およびキャパシタＣ２２の第２端子は、参照信号ＲＡＭＰの供給ラインＬＲＡＭＰに共通に接続されている。
このように、本実施形態では、画素からの信号を伝える垂直信号線を１カラム辺り２本持っており、それぞれがカラム入力部１５２においてキャパシタ（容量）を介して接続され、比較器１５１−１に入力されている。

スイッチＳＷ１１，ＳＷ１２は、全画素読み出し時、１対１加算時（あるいは１対３加算時等）により適宜選択的にオン、オフされる。

カラム入力部１５２は、高速撮像やＳＮ向上のために、画素信号を加算して読み出す場合において、容量を用いたアナログ加算を組み合わせることにより、ＡＤ変換の回数を減らすことが可能となっている。カラム入力部１５２は、その結果として、固体撮像装置１００の回路の低消費電力化や更なる高速撮像を実現させている。

［容量を用いたアナログ加算の原理］
図６（Ａ），（Ｂ）は、容量を用いたアナログ加算について原理をより具体的に説明するための図である。

図６において、入力端子Ｔ１およびＴ２はキャパシタＣ１１およびキャパシタＣ１２を介して出力端子Ｔ３に接続されている。
入力端子Ｔ１に入力電圧信号Ｖｉｎ１、入力端子Ｔ２に入力電圧信号Ｖｉｎ２に電圧信号が加わると出力端子Ｔ３には出力電圧信号Ｖｏｕｔが生じる。
その電圧Ｖｏｕｔは次式で表される。ここで、Ｃ１はキャパシタＣ１１の容量値を、Ｃ２はキャパシタＣ１２の容量値を示している。

図６（Ａ）は初期状態の容量加算動作を、図６（Ｂ）は信号変化後の容量加算動作を説明するための図である。

図６（Ａ）の初期状態でキャパシタＣ１１，Ｃ１２に蓄積されている電荷Ｑ１，Ｑ２は次式で与えられる。

［数１］
Ｑ１＝Ｃ１（Ｖｉｎ１−Ｖｏｕｔ)
Ｑ２＝Ｃ２（Ｖｉｎ２−Ｖｏｕｔ）

図６（Ｂ）のように、信号が変化した後でキャパシタＣ１１，Ｃ１２に蓄積されている電荷Ｑ１’，Ｑ２’は次式で与えられる。

［数２］
Ｑ１’＝Ｃ１｛（Ｖｉｎ１＋ΔＶｉｎ１）−（Ｖｏｕｔ＋ΔＶｏｕｔ）}
Ｑ２’＝Ｃ２｛（Ｖｉｎ２＋ΔＶｉｎ２）−（Ｖｏｕｔ＋ΔＶｏｕｔ）}

電荷保存則よりＱ１＋Ｑ２＝Ｑ１’＋Ｑ２’の関係が成り立つので、上記の４式より次式が得られる。

［数３］
ΔＶｏｕｔ＝１／（Ｃ１＋Ｃ２）×（Ｃ１ΔＶｉｎ１＋Ｃ２ΔＶｉｎ２)

これより容量比によって加算の重み付ができる。
(i)１：１加算の場合、Ｃ１＝Ｃ２とすると、次のようになる。

［数４］
ΔＶｏｕｔ＝１／２×（ΔＶｉｎ１＋ΔＶｉＮ２）

(ii)１：３加算の場合、Ｃ１＝３Ｃ２とすると、次のようになる。

［数８］
ΔＶｏｕｔ＝１／４×（３ΔＶｉｎ１＋ΔＶｉｎ２）

なお、出力電圧Ｖｏｕｔが単純な加算でなく、容量値に応じた加重平均となっていることにも注目が必要である。加算前と加算後の信号値の最大値は変わらず、後段の信号処理回路のダイナミックレンジの変更を必要としない。

この容量によるアナログ加算をＡＤＣであるカラム処理部１５１の前（入力段）に用いた構成図が図４および図７に示すカラム入力部１５２である。

［カラム入力部の第１の具体例］
図７は、本実施形態に係るカラム入力部の第１の具体例を示す図であって、図４のカラム入力部をより具体的に示す図である。

ここでは、第１列を例に説明する。
図７において、カラム入力部１５２Ａは、スイッチＳＷ１１，ＳＷ１１、第１のキャパシタＣ１１，Ｃ１２、第２のキャパシタＣ２１，Ｃ２２、およびノードＮＤ１１〜ＮＤ１５，ＮＤ２１，ＮＤ２２を含んで構成されている。

ノードＮＤ１１はアナログ信号ＶＳＬ１が読み出される垂直信号線１１６−１１に接続され、ノードＮＤ１２はアナログ信号ＶＳＬ２が読み出される信号線１１６−１２に接続されている。
ノードＮＤ１３は比較器１５１−１の信号ＶＬＳの入力端子側、並びに、キャパシタＣ１１の第１端子側およびキャパシタＣ１２の第１端子側に接続されている。
ノードＮＤ１４はキャパシタＣ１１の第２端子側に接続され、ノードＮＤ１５はキャパシタＣ１２の第２端子側に接続されている。
ノードＮＤ２１は参照信号ＲＡＭＰの供給ラインＬＲＡＭおよびキャパシタＣ２１の第２端子側およびキャパシタＣ２２の第２端子側に接続されている。
ノードＮＤ２２は比較器１５１−１の参照信号ＲＡＭＰの入力端子側、並びに、キャパシタＣ２１の第１端子側およびキャパシタＣ２２の第１端子側に接続されている。

スイッチＳＷ１１は、切替信号ＶＳＬＳＷ１に応じてノードＮＤ１４をノードＮ１１またはノードＮＤ１２のいずれかに接続する。
すなわち、スイッチＳＷ１１は、切替信号ＶＳＬＳＷ１に応じて、キャパシタＣ１１を、垂直信号線１１６−１１または垂直信号線１１６−１２のいずれかに選択的に接続することができる。
スイッチＳＷ１２は、切替信号ＶＳＬＳＷ２に応じてノードＮＤ１５をノードＮ１１またはノードＮＤ１２のいずれかに接続する。
すなわち、スイッチＳＷ１２は、切替信号ＶＳＬＳＷ２に応じて、キャパシタＣ１２を、アナログ信号ＶＳＬ１が読み出される垂直信号線１１６−１１またはアナログ信号ＶＳＬ２が読み出される垂直信号線１１６−１２のいずれかに選択的に接続することができる。
なお、ここでは一例として、スイッチＳＷ１１は、切替信号ＶＳＬＳＷ１がハイレベルのときは、キャパシタＣ１１を垂直信号線１１６−１１に接続し、キャパシタＣ１１をローレベルのときは垂直信号線１１６−１２に接続する。
同様に、スイッチＳＷ１２は、切替信号ＶＳＬＳＷ２がハイレベルのときは、キャパシタＣ１２を垂直信号線１１６−１１に接続し、ローレベルのときはキャパシタＣ１２を垂直信号線１１６−１２に接続する。

ここで、図７のカラム入力部１５２Ａにおける全画素読み出し時と１対１の加算読み出し時の動作について説明する。
図８は、図７のカラム入力部の全画素読み出し時と１対１の加算読み出し時の２つのスイッチＳＷ１１、ＳＷ１２によるアナログ信号の選択切替状態を示す図である。
図９は、図７のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。
図１０は、図７のカラム入力部の１対１加算読み出し時のタイミングチャートを示す図である。
なお、図９および図１０において、ＨＳＹＮＣは水平同期信号を示す。

全画素読み出し時は、切替信号ＶＳＬＳＷ１およびＶＳＬＳＷ２が水平同期信号ＨＳＹＮＣに同期して同じレベルに切り替えられる。
図９に示すように、切替信号ＶＳＬＳＷ１およびＶＳＬＳＷ２が水平同期信号ＨＳＹＮＣに同期して同じハイレベルに設定される。
これにより、キャパシタＣ１１およびＣ１２は垂直信号線１１６−１１に接続され、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１とＣ１２との並列キャパシタを介して、比較器１５１−１の読み出し信号の入力端子に入力される。
次に、図９に示すように、切替信号ＶＳＬＳＷ１およびＶＳＬＳＷ２が水平同期信号ＨＹＳＮＣに同期して同じローハイレベルに切り替えられる。
これにより、キャパシタＣ１１およびＣ１２は垂直信号線１１６−１２に接続され、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１１とＣ１２との並列キャパシタを介して、比較器１５１−１の読み出し信号の入力端子に入力される。

１対１加算読み出し時は、切替信号ＶＳＬＳＷ１がハイレベルに固定され、およびＶＳＬＳＷ２が水平同期信号ＨＳＹＮＣに同期してローレベルに固定される。
これにより、キャパシタＣ１１は垂直信号線１１６−１１に接続され、キャパシタＣ１２は垂直信号線１１６−１１２に接続される。
その結果、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１を介して、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパキャパシタを介してノードＮＤ１３に供給され、アナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器１５１−１の読み出し信号の入力端子に入力される。

［カラム入力部の第２の具体例］
次に、２本の直信号線に接続されるキャパシタがスイッチで切り替えられ、垂直信号線１１６−１１のアナログ信号ＶＳＬ１と垂直信号線１１６−１２のアナログ信号ＶＳＬ２の加算の重み付けを変えられるカラム入力部の構成を第２の具体例として説明する。
図１１は、本実施形態に係るカラム入力部の第２の具体例を示す図であって、２本の直信号線に接続されるキャパシタがスイッチで切り替えられ、各垂直信号線のアナログ信号の加算の重み付けを変えられるカラム入力部の構成例を示す図である。

ここでも、第１列を例に説明する。
図１１のカラム入力部１５２Ｂは、少なくとも全画素読み出し、１対１加算読み出し、１対３加算読み出しが可能であるように構成されている。
図１１のカラム入力部１５２Ｂは、アナログ信号側、参照信号側共に４個ずつの第１のキャパシタＣ１１〜Ｃ１４、第２のキャパシタＣ２１〜Ｃ２４、並びに、４個のスイッチＳＷ１１〜ＳＷ１４を有する。
なお、図１１においては、理解を容易にするために、図７と同一構成部分は同一符号をもって表している。
図１１のカラム入力部１５２Ｂは、スイッチＳＷ１１〜ＳＷ１４、第１のキャパシタＣ１１〜Ｃ１４、第２のキャパシタＣ２１〜Ｃ２４、およびノードＮＤ１１〜ＮＤ１７，ＮＤ２１，ＮＤ２２を含んで構成されている。

ノードＮＤ１１はアナログ信号ＶＳＬ１が読み出される垂直信号線１１６−１１に接続され、ノードＮＤ１２はアナログ信号ＶＳＬ２が読み出される信号線１１６−１２に接続されている。
ノードＮＤ１３は比較器１５１−１の信号ＶＬＳの入力端子側、並びに、ノードＮＤ１３に対して並列に接続されたキャパシタＣ１１〜Ｃ１４の第１端子側に接続されている。
ノードＮＤ１４はキャパシタＣ１１の第２端子側に接続され、ノードＮＤ１５はキャパシタＣ１２の第２端子側に接続されている。
ノードＮＤ１６はキャパシタＣ１３の第２端子側に接続され、ノードＮＤ１７はキャパシタＣ１４の第２端子側に接続されている。
ノードＮＤ２１は参照信号ＲＡＭＰの供給ラインＬＲＡＭ、およびノードＮＤ２１とＮＤ２２間に並列に接続されたキャパシタＣ２１〜Ｃ２４の第２端子側に接続されている。
ノードＮＤ２２は比較器１５１−１の参照信号ＲＡＭＰの入力端子側、並びに、キャパシタＣ２１〜Ｃ２４の第１端子側に接続されている。

スイッチＳＷ１１は、切替信号ＶＳＬＳＷ１に応じてノードＮＤ１４をノードＮ１１またはノードＮＤ１２のいずれかに接続する。
すなわち、スイッチＳＷ１１は、切替信号ＶＳＬＳＷ１に応じて、キャパシタＣ１１を、垂直信号線１１６−１１または垂直信号線１１６−１２のいずれかに選択的に接続することができる。
スイッチＳＷ１２は、切替信号ＶＳＬＳＷ２に応じてノードＮＤ１５をノードＮ１１またはノードＮＤ１２のいずれかに接続する。
すなわち、スイッチＳＷ１２は、切替信号ＶＳＬＳＷ２に応じて、キャパシタＣ１２を、アナログ信号ＶＳＬ１が読み出される垂直信号線１１６−１１またはアナログ信号ＶＳＬ２が読み出される垂直信号線１１６−１２のいずれかに選択的に接続することができる。
スイッチＳＷ１３は、切替信号ＶＳＬＳＷ３に応じてノードＮＤ１６をノードＮ１１またはノードＮＤ１２のいずれかに接続する。
すなわち、スイッチＳＷ１３は、切替信号ＶＳＬＳＷ３に応じて、キャパシタＣ１３を、アナログ信号ＶＳＬ１が読み出される垂直信号線１１６−１１またはアナログ信号ＶＳＬ２が読み出される垂直信号線１１６−１２のいずれかに選択的に接続することができる。
スイッチＳＷ１４は、切替信号ＶＳＬＳＷ４に応じてノードＮＤ１７をノードＮ１１またはノードＮＤ１２のいずれかに接続する。
すなわち、スイッチＳＷ１４は、切替信号ＶＳＬＳＷ４に応じて、キャパシタＣ１４を、アナログ信号ＶＳＬ１が読み出される垂直信号線１１６−１１またはアナログ信号ＶＳＬ２が読み出される垂直信号線１１６−１２のいずれかに選択的に接続することができる。

なお、ここでは一例として、スイッチＳＷ１１は、切替信号ＶＳＬＳＷ１がハイレベルのときは、キャパシタＣ１１を垂直信号線１１６−１１に接続し、キャパシタＣ１１をローレベルのときは垂直信号線１１６−１２に接続する。
同様に、スイッチＳＷ１２は、切替信号ＶＳＬＳＷ２がハイレベルのときは、キャパシタＣ１２を垂直信号線１１６−１１に接続し、ローレベルのときはキャパシタＣ１２を垂直信号線１１６−１２に接続する。
スイッチＳＷ１３は、切替信号ＶＳＬＳＷ３がハイレベルのときは、キャパシタＣ１３を垂直信号線１１６−１１に接続し、ローレベルのときはキャパシタＣ１３を垂直信号線１１６−１２に接続する。
スイッチＳＷ１４は、切替信号ＶＳＬＳＷ４がハイレベルのときは、キャパシタＣ１４を垂直信号線１１６−１１に接続し、ローレベルのときはキャパシタＣ１４を垂直信号線１１６−１２に接続する。

ここで、図１２のカラム入力部１５２Ｂにおける全画素読み出し時、１対１の加算読み出し時、および１対３加算読み出し時の動作について説明する。
図１２は、図１１のカラム入力部の全画素読み出し時、１対１の加算読み出し時、および１対３加算読み出し時の４つのスイッチＳＷ１１〜ＳＷ１４によるアナログ信号の選択切替状態を示す図である。
図１３は、図１２のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。
図１４は、図１２のカラム入力部の１対１加算読み出し時のタイミングチャートを示す図である。
図１５は、図１２のカラム入力部の１対３加算読み出し時のタイミングチャートを示す図である。

全画素読み出し時は、図１２および図１３に示すように、切替信号ＶＳＬＳＷ１〜ＶＳＬＳＷ４が水平同期信号ＨＳＹＮＣに同期して同じレベルに切り替えられる。
たとえば、切替信号ＶＳＬＳＷ１〜ＶＳＬＳＷ４が水平同期信号ＨＳＹＮＣに同期して同じハイレベルに設定される。
これにより、キャパシタＣ１１〜Ｃ１４は垂直信号線１１６−１１に接続され、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１〜Ｃ１４の並列キャパシタを介して、比較器１５１−１の読み出し信号の入力端子に入力される。
次に、切替信号ＶＳＬＳＷ１〜ＶＳＬＳＷ４が水平同期信号ＨＳＹＮＣに同期して同じローハイレベルに切り替えられる。
これにより、キャパシタＣ１１〜Ｃ１４は垂直信号線１１６−１２に接続され、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１１〜とＣ１４の並列キャパシタを介して、比較器１５１−１の読み出し信号の入力端子に入力される。

１対１加算読み出し時は、図１２および図１４に示すように、切替信号ＶＳＬＳＷ１およびＶＳＬＳＷ３が水平同期信号ＨＹＮＣハイレベルに固定され、および切替信号ＶＳＬＳＷ２およびＶＳＬＳＷ４が水平同期信号ＨＳＹＮＣに同期してローレベルに固定される。
これにより、キャパシタＣ１１およびＣ１３は垂直信号線１１６−１１に接続され、キャパシタＣ１２およびＣ１４は垂直信号線１１６−１１２に接続される。
その結果、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１，Ｃ１３を介して、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１２，Ｃ１４を介してノードＮＤ１３に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器１５１−１の読み出し信号の入力端子に入力される。

１対３加算読み出し時は、図１２および図１５に示すように、切替信号ＶＳＬＳＷ１が水平同期信号ＨＹＮＣハイレベルに固定され、および切替信号ＶＳＬＳＷ２が水平同期信号ＨＳＹＮＣに同期してローレベルに固定される。
これにより、キャパシタＣ１１は垂直信号線１１６−１１に接続され、キャパシタＣ１２は垂直信号線１１６−１１２に接続される。
また、切替信号ＶＳＬＳＷ３，ＶＳＬＳＷ４が水平同期信号ＨＳＹＮＣに同期して同じレベルに切り替えられる。
たとえば、切替信号ＶＳＬＳＷ３，ＶＳＬＳＷ４が水平同期信号ＨＳＹＮＣに同期して同じハイレベルに設定される。
これにより、キャパシタＣ１３、Ｃ１４は垂直信号線１１６−１１に接続される。
その結果、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１，Ｃ１３、Ｃ１４を介して、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１２を介してノードＮＤ１３に供給されアナログ容量加算される。
アナログ容量加算結果は容量値に応じた加重平均となっており、比較器１５１−１の読み出し信号の入力端子に入力される。
次に、切替信号ＶＳＬＳＷ３，ＶＳＬＳＷ４が水平同期信号ＨＳＹＮＣに同期して同じローハイレベルに切り替えられる。
これにより、キャパシタＣ１３、Ｃ１４は垂直信号線１１６−１２に接続される。
その結果、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１を介して、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１２，Ｃ１３，Ｃ１４を介してノードＮＤ１３に供給されアナログ容量加算される。
アナログ容量加算結果は容量値に応じた加重平均となっており、比較器１５１−１の読み出し信号の入力端子に入力される。

［カラム入力部の具体的回路図例］
次に、図１１のカラム入力部のさらに具体的な回路図例について説明する。
図１６は、本実施形態に係るカラム入力部の第３の具体例を示す図であって、図１２のカラム入力部をより具体的に示す図である。
なお、図１６においては、参照信号ＲＡＭＰの入力部については省略してある。

ここでも、第１列を例に説明する。
図１６のカラム入力部１５２Ｃは、少なくとも全画素読み出し、１対１加算読み出し、１対３加算読み出しが可能であるように構成されている。図１６のカラム入力部１５２Ｃは、アナログ信号側、参照信号側共に４個ずつの第１のキャパシタＣ１１〜Ｃ１４、第２のキャパシタＣ２１〜Ｃ２４、並びに、５個のスイッチＳＷ１１Ｃ〜ＳＷ１５Ｃを有する。
なお、図１６においては、理解を容易にするために、図１１と同一構成部分は同一符号をもって表している。
図１６のカラム入力部１５２Ｃは、スイッチＳＷ１１Ｃ〜ＳＷ１５Ｃ、スイッチＳＷ１６、ＳＷ１７、キャパシタＣ１１〜Ｃ１４、Ｃ２１〜Ｃ２４、およびノードＮＤ１１〜ＮＤ１７，ＮＤ２１，ＮＤ２２を含んで構成されている。
ただし、カラム入力部１５２Ｃは、スイッチＳＷ１１Ｃ〜ＳＷ１５Ｃが転送ゲート（ＣＭＯＳスイッチ）により形成され、その接続形態は図１１と異なる部分がある。

ノードＮＤ１１はアナログ信号ＶＳＬ１が読み出される垂直信号線１１６−１１に接続され、ノードＮＤ１２はアナログ信号ＶＳＬ２が読み出される信号線１１６−１２に接続されている。
ノードＮＤ１３は比較器１５１−１の信号ＶＬＳの入力端子側、並びに、ノードＮＤ１３に対して並列に接続されたキャパシタＣ１１〜Ｃ１４の第１端子側に接続されている。
ノードＮＤ１４はキャパシタＣ１１の第２端子側に接続され、ノードＮＤ１５はキャパシタＣ１２の第２端子側に接続されている。
ノードＮＤ１６はキャパシタＣ１３の第２端子側に接続され、ノードＮＤ１７はキャパシタＣ１４の第２端子側に接続されている。

スイッチＳＷ１１Ｃは、切替信号ＶＳＬＣＵＴＳＷ１およびその反転信号Ｘ ＶＳＬＣＵＴＳＷ１（Ｘは反転を示す）に応じてノードＮＤ１４をノードＮ１１に選択的に接続する。
スイッチＳＷ１１Ｃは、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１とｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１のソースドレイン同士を接続した２つの端子を持つ転送ゲートにより形成されている。
スイッチＳＷ１１Ｃの一方の端子がノードＮＤ１１に接続され、他方の端子がノードＮＤ１４に接続されている。
スイッチＳＷ１１Ｃは、転送ゲートを形成するＮＭＯＳトランジスタＮＴ１１のゲートに切替信号ＶＳＬＣＵＴＳＷ１が供給され、ＰＭＯＳトランジスタＰＴ１１のゲートに切替信号ＶＳＬＳＷ１の反転信号Ｘ ＶＳＬＣＵＴＳＷ１が供給される。
スイッチＳＷ１１Ｃは、切替信号ＶＳＬＣＵＴＳＷ１がハイレベルのとき導通状態（オン）となりノードＮＤ１４をノードＮＤ１１（垂直信号線１１６−１１）に接続し、ローレベルのとき非導通状態（オフ）となり、ノードＮＤ１１とＮＤ１４を非接続状態とする。

スイッチＳＷ１２Ｃは、切替信号ＶＳＬＣＵＴＳＷ２およびその反転信号Ｘ ＶＳＬＣＵＴＳＷ２に応じてノードＮＤ１５をノードＮ１２に選択的に接続する。
スイッチＳＷ１２Ｃは、ＮＭＯＳトランジスタＮＴ１２とＰＭＯＳトランジスタＰＴ１２のソースドレイン同士を接続した２つの端子を持つ転送ゲートにより形成されている。
スイッチＳＷ１２Ｃの一方の端子がノードＮＤ１２に接続され、他方の端子がノードＮＤ１５に接続されている。
スイッチＳＷ１２Ｃは、転送ゲートを形成するＮＭＯＳトランジスタＮＴ１２のゲートに切替信号ＶＳＬＣＵＴＳＷ２が供給され、ＰＭＯＳトランジスタＰＴ１２のゲートに切替信号ＶＳＬＳＷ２の反転信号Ｘ ＶＳＬＣＵＴＳＷ２が供給される。
スイッチＳＷ１２Ｃは、切替信号ＶＳＬＣＵＴＳＷ２がハイレベルのとき導通状態（オン）となりノードＮＤ１５をノードＮＤ１２（垂直信号線１１６−１２）に接続し、ローレベルのとき非導通状態（オフ）となり、ノードＮＤ１２とＮＤ１５を非接続状態とする。

スイッチＳＷ１３Ｃは、切替信号ＶＡＤＤＳＷ１およびその反転信号Ｘ ＶＳＬＳＷ１に応じてノードＮＤ１４とノードＮ１６を選択的に接続する。
スイッチＳＷ１３Ｃは、ＮＭＯＳトランジスタＮＴ１３とＰＭＯＳトランジスタＰＴ１３のソースドレイン同士を接続した２つの端子を持つ転送ゲートにより形成されている。
スイッチＳＷ１３Ｃの一方の端子がノードＮＤ１４に接続され、他方の端子がノードＮＤ１６に接続されている。
スイッチＳＷ１３Ｃは、転送ゲートを形成するＮＭＯＳトランジスタＮＴ１３のゲートに切替信号ＶＡＤＤＳＷ１が供給され、ＰＭＯＳトランジスタＰＴ１３のゲートに切替信号ＶＡＤＤＳＷ１の反転信号Ｘ ＶＡＤＤＳＷ１が供給される。
スイッチＳＷ１３Ｃは、切替信号ＶＡＤＤＳＷ１がハイレベルのとき導通状態（オン）となりノードＮＤ１４とノードＮＤ１６を接続し、ローレベルのとき非導通状態（オフ）となり、ノードＮＤ１４とＮＤ１６を非接続状態とする。

スイッチＳＷ１４Ｃは、切替信号ＶＡＤＤＳＷ２およびその反転信号Ｘ ＶＳＬＳＷ２に応じてノードＮＤ１６とノードＮ１７を選択的に接続する。
スイッチＳＷ１４Ｃは、ＮＭＯＳトランジスタＮＴ１４とＰＭＯＳトランジスタＰＴ１４のソースドレイン同士を接続した２つの端子を持つ転送ゲートにより形成されている。
スイッチＳＷ１４Ｃの一方の端子がノードＮＤ１６に接続され、他方の端子がノードＮＤ１７に接続されている。
スイッチＳＷ１４Ｃは、転送ゲートを形成するＮＭＯＳトランジスタＮＴ１４のゲートに切替信号ＶＡＤＤＳＷ２が供給され、ＰＭＯＳトランジスタＰＴ１４のゲートに切替信号ＶＡＤＤＳＷ２の反転信号Ｘ ＶＡＤＤＳＷ２が供給される。
スイッチＳＷ１４Ｃは、切替信号ＶＡＤＤＳＷ２がハイレベルのとき導通状態（オン）となりノードＮＤ１６とノードＮＤ１７を接続し、ローレベルのとき非導通状態（オフ）となり、ノードＮＤ１６とＮＤ１７を非接続状態とする。

スイッチＳＷ１５Ｃは、切替信号ＶＡＤＤＳＷ３およびその反転信号Ｘ ＶＳＬＳＷ３に応じてノードＮＤ１５とノードＮ１７を選択的に接続する。
スイッチＳＷ１５Ｃは、ＮＭＯＳトランジスタＮＴ１５とＰＭＯＳトランジスタＰＴ１５のソースドレイン同士を接続した２つの端子を持つ転送ゲートにより形成されている。
スイッチＳＷ１５Ｃの一方の端子がノードＮＤ１５に接続され、他方の端子がノードＮＤ１７に接続されている。
スイッチＳＷ１５Ｃは、転送ゲートを形成するＮＭＯＳトランジスタＮＴ１５のゲートに切替信号ＶＡＤＤＳＷ３が供給され、ＰＭＯＳトランジスタＰＴ１５のゲートに切替信号ＶＡＤＤＳＷ３の反転信号Ｘ ＶＡＤＤＳＷ３が供給される。
スイッチＳＷ１５Ｃは、切替信号ＶＡＤＤＳＷ３がハイレベルのとき導通状態（オン）となりノードＮＤ１５とノードＮＤ１７を接続し、ローレベルのとき非導通状態（オフ）となり、ノードＮＤ１５とＮＤ１７を非接続状態とする。

スイッチＳＷ１６は、ノードＮＤ１４と基準電位ＶＳＳ間に接続され、ノードＮＤ１４を所定のタイミングでリセットするために用いられる。
スイッチＳＷ１６は、たとえばＮＭＯＳトランジスタＮＴ１６により形成されている。
ＮＭＯＳトランジスタＮＴ１６は、ドレインがノードＮＤ１４に接続され、ソースが基準電位ＶＳＳに接続され、ゲートが制御信号ＣＴＬ１１の供給ラインに接続されている。
スイッチＳＷ１７は、ノードＮＤ１５と基準電位ＶＳＳ間に接続され、ノードＮＤ１５を所定のタイミングでリセットするために用いられる。
スイッチＳＷ１７は、たとえばＮＭＯＳトランジスタＮＴ１７により形成されている。
ＮＭＯＳトランジスタＮＴ１７は、ドレインがノードＮＤ１５に接続され、ソースが基準電位ＶＳＳに接続され、ゲートが制御信号ＣＴＬ１２の供給ラインに接続されている。

ここで、図１６のカラム入力部１５２Ｃにおける全画素読み出し時、１対１の加算読み出し時、および１対３加算読み出し時の動作について説明する。
図１７は、図１６のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。
図１８は、図１６のカラム入力部の１対１加算読み出し時のタイミングチャートを示す図である。
図１９は、図１６のカラム入力部の１対３加算読み出し時のタイミングチャートを示す図である。
なお、本例の画素アレイ部１１０では、図１７〜図１９に示すような、Ｇｒ，Ｇｂ，Ｒ，Ｂ画素を方形状に配列したベイヤー配列で形成されている。

全画素読み出し時は、スイッチＳＷ１３Ｃ、ＳＷ１４Ｃ、ＳＷ１５Ｃの切替信号ＶＡＤＤＳＷ１，ＶＡＤＤＳＷ２，ＶＡＤＤＳＷ３が水平同期信号ＨＳＹＮＣに同期してハイレベルに固定される。
その結果、スイッチＳＷ１３Ｃ、ＳＷ１４Ｃ、ＳＷ１５Ｃは導通状態となり、ノードＮＤ１４とノードＮＤ１５は接続状態にある。
また、全画素読み出し時は、切替信号ＶＳＬＣＵＴＳＷ１とＶＳＬＣＵＴＳＷ２が水平同期信号ＨＳＹＮＣに同期して相補的レベルをとる。
たとえば、切替信号ＶＳＬＣＵＴＳＷ１が水平同期信号ＨＳＹＮＣに同期して同じハイレベルに設定され、切替信号ＶＳＬＣＵＴＳＷ２がローレベルに設定される。
これにより、キャパシタＣ１１〜Ｃ１４は垂直信号線１１６−１１に接続され、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１〜Ｃ１４を介して（容量加算されて）、比較器１５１−１の読み出し信号の入力端子に入力される。
次に、切替信号ＶＳＬＣＵＴＳＷ１が水平同期信号ＨＳＹＮＣに同期して同じローレベルに切り替えられ、切替信号ＶＳＬＣＵＴＳＷ２がハイレベルに切り替えられる。
これにより、キャパシタＣ１１〜Ｃ１４は垂直信号線１１６−１２に接続され、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１１〜とＣ１４を介して（容量加算されて）、比較器１５１−１の読み出し信号の入力端子に入力される。

１対１加算読み出し時は、スイッチＳＷ１３Ｃ、ＳＷ１５Ｃの切替信号ＶＡＤＤＳＷ１，ＶＡＤＤＳＷ３が水平同期信号ＨＳＹＮＣに同期してハイレベルに固定される。また、スイッチＳＷ１４Ｃの切替信号ＶＡＤＤＳＷ２はローレベルに固定される。
その結果、スイッチＳＷ１３Ｃ、ＳＷ１５Ｃは導通状態となり、スイッチＳＷ１４Ｃは非導通状態となる。
これにより、ノードＮＤ１４とノードＮＤ１６、ノードＮＤ１５とノードＮＤ１７は接続状態にあり、ノードＮＤ１６とノードＮＤ１７は非導通状態にある。
また、１対１加算読み出し時は、切替信号ＶＳＬＣＵＴＳＷ１とＶＳＬＣＵＴＳＷ２が水平同期信号ＨＳＹＮＣに同期してハイレベルに固定され、スイッチＳＷ１１Ｃ、ＳＷ１２Ｃは導通状態となる。
これにより、キャパシタＣ１１およびＣ１３は垂直信号線１１６−１１に接続され、キャパシタＣ１２およびＣ１４は垂直信号線１１６−１１２に接続される。
その結果、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１，Ｃ１３を介して、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１２，Ｃ１４を介してノードＮＤ１３に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器１５１−１の読み出し信号の入力端子に入力される。

１対３加算読み出し時は、切替信号ＶＳＬＣＵＴＳＷ１とＶＳＬＣＵＴＳＷ２が水平同期信号ＨＳＹＮＣに同期してハイレベルに固定され、スイッチＳＷ１１、ＳＷ１２Ｃは導通状態に保持される。
また、１対３加算読み出し時は、スイッチＳＷ１４Ｃの切替信号ＶＡＤＤＳＷ２が水平同期信号ＨＳＹＮＣに同期してハイレベルに固定され、スイッチＳＷ１４Ｃが導通状態に保持される。
そして、１対３加算読み出し時は、切替信号ＶＡＤＤＳＷ１とＶＡＤＤＳＷ３が水平同期信号ＨＳＹＮＣに同期して相補的レベルをとる。
たとえば、切替信号ＶＡＤＤＳＷ３が水平同期信号ＨＳＹＮＣに同期して同じハイレベルに設定され、切替信号ＶＡＤＤＳＷ１がローレベルに設定される。
このとき、ノードＮＤ１５とノードＮＤ１６が導通状態となり、ノードＮＤ１４とノードＮＤ１６は非導通状態となる。
これにより、キャパシタＣ１１は垂直信号線１１６−１１に接続され、キャパシタＣ１２、Ｃ１３、Ｃ１４は垂直信号線１１６−１１２に接続される。
その結果、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１を介して、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１２，Ｃ１３，Ｃ１４を介してノードＮＤ１３に供給されアナログ容量加算される。
アナログ容量加算結果は容量値に応じた加重平均となっており、比較器１５１−１の読み出し信号の入力端子に入力される。
次に、切替信号ＶＡＤＤＳＷ１が水平同期信号ＨＳＹＮＣに同期して同じハイレベルに設定され、切替信号ＶＡＤＤＳＷ３がローレベルに切り替えられる。
このとき、ノードＮＤ１４とノードＮＤ１７が導通状態となり、ノードＮＤ１５とノードＮＤ１７は非導通状態となる。
これにより、キャパシタＣ１１，Ｃ１３，Ｃ１４は垂直信号線１１６−１１に接続され、キャパシタＣ１２は垂直信号線１１６−１１２に接続される。
その結果、垂直信号線１１６−１１に読み出されたアナログ信号ＶＳＬ１がキャパシタＣ１１，Ｃ１３、Ｃ１４を介して、垂直信号線１１６−１２に読み出されたアナログ信号ＶＳＬ２がキャパシタＣ１２を介してノードＮＤ１３に供給されアナログ容量加算される。
アナログ容量加算結果は容量値に応じた加重平均となっており、比較器１５１−１の読み出し信号の入力端子に入力される。

なお、アナログ加算のためのキャパシタ（容量）は加算処理のために新たに用意する必要はなく、オートゼロやＣＤＳのために用意された容量を用いることができる。
オートゼロとは比較器１５１−１に用いられるアンプのオフセットをキャンセルするために、出力を入力端子に接続し、オフセット分の電荷を容量にチャージしておく技術である。また、ＣＤＳとは、リセットレベルと信号レベルを２回サンプリングすることで、オフセットノイズをキャンセルする技術である。
現在のカラム並列処理を行うイメージセンサでは画素やカラムごとの特性差をなくすために、ＣＤＳやオートゼロ技術がほぼ全て使われているため、回路面積を増やすことなく加算処理を実現できる。

たとえば、上記した図１６のカラム入力部１５２Ｃにおいて、オートゼロ容量と組み合わせた回路として構成することが可能である。
この回路では、オートゼロの容量が４分割され、それぞれをアナログ信号ＶＳＬ１およびＶＳＬ２に配分するためのスイッチＳＷ１３Ｃ〜ＳＷ１５Ｃを有する。そして、上述したように、垂直信号線１１６−１１，１１６−１２を接続するためのスイッチＳＷ１１Ｃ、ＳＷ１２Ｃを有する。

以上説明したように、本実施形態の固体撮像装置によれば、画素加算時において、既存の方法に対して、およそ１／２の低消費電力化が可能になる。
なお、この加算方法では、オートゼロ技術やＣＤＳ技術に使われている容量を利用することで、既存の構成に比べて回路規模の増大を必要としない。また、容量値をスイッチ等で切り替えることにより、任意の重み付けを施した加算を行うことができる。

本実施形態では、読み出しラインと隣接するラインのデータが同時に選択され、ＡＤ変換を行うカラム処理部の前に容量により加算された後にＡＤ変換される。すなわち、一般的な方法に比べてＡＤ変換の回数は１／２に減っており、上側のカラム処理部のみが使われ、下側のカラム処理部は使わなくてもすむ。
その結果、回路の低消費電力化につながる。

＜３．第２の実施形態＞
図２０は、本第２の実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）を示す図である。

この固体撮像装置１０Ａは、奇数列と偶数列とが別系統であるａ系統（第１系統）とｂ系統（第２系統）で読み出す構造となっている。図２０の構成では、第１系統と第２系統は画素アレイ部１１０を挟んで上下に分けられている両側カラム構造が採用されている。

一般的には、加算処理を行う際には、１ラインの読み出し時間において、あるラインのデータを下のカラム処理部１５０ｂに、隣接する次のラインのデータを上のカラム処理部１５０ａへ送る。
続いて、次のラインの読み出し時間において、さらに次とその次のラインのデータを上下のカラム処理部へ送る。
そして、カウンタや信号処理部により、読み出し信号の加算を行う。すなわち、最終的には加算により出力データレートは減ることになっても、全ての画素を読み出す場合と同じ回数のＡＤ変換を行っている。
これに対して、固体撮像装置１０Ａにおいては、上のカラム処理部１５０ａに２つの画素信号を、下のカラム処理部１５０ｂにも２つの画素信号を伝送し、それぞれ容量加算を行うことにより、ＡＤ回数を１／２に減らしている。
この構成では、加算により画素信号が間引かれた後の画素数だけのＡＤ変換でよく、フレームレートを加算なしの状態の２倍にすることが可能となる。

また、この構成では、加算処理を行う際に、１ラインの読み出し時間において、上のカラム処理部１５０ａに２画素の信号を送り、容量加算し、次の読み出し時間においても、また２画素を送り、容量加算することもできる。
この場合、加算処理モードにおいても、全画素の場合と同じフレームレートになるが、カラム処理部１５０ｂを使用する必要がなくなるので、カラム処理部１５０ｂの回路の電力を止めることができ、加算時の低消費電力化を行うこともできる。

なお、本技術は、画素共有、たとえば２×２の単位で画素を共有してＦＤ(フローティングディフュージョン)を持つ固体撮像装置についても適用することが可能である。

以下に、画素加算における本実施形態の特徴的な効果を、一般的な方法と比較しつつ説明する。
以下の説明では、両側カラム構造でなりカラム処理構造を片側カラム構造として説明する。

図２１は、本第１の実施形態に係る片側カラム構造における効果を説明するための図である。
図２２は、図２１の比較例として示す図である。

図２２は、たとえば図１１や図１６のカラム入力部を採用した例を模式的に示しており、カラム入力部１５２Ｃの４つの容量はオートゼロ容量を用いている。
この第１列のＲ画素およびＧ画素が垂直信号線１１６−１１に接続され、他のＲ画素およびＧ画素が垂直信号線１１６−１２に接続されている。
これに対して、図２２では第１列のＲ画素およびＧ画素が１本の垂直信号線１１６に接続されている。
図２１の本例の場合、１Ｈ（水平同期）期間に２画素同時に読み出し、容量加算を行ってからＡＤ変換を行うことが可能であり、高速化が可能である。なお、全画素読み出し時は、各Ｈ期間で順次画素読み出しが行われる。
図２２の比較例では、１Ｈ期間にＲ画素を読み出し、次に２Ｈ期間に他のＲ画素を読み出し、ＡＤ変換後のデジタル領域で加算を行うことから、高速化が困難である。

図２３は、本第２の実施形態に係る両側カラム構造における効果を説明するための図である。
図２４は、本第２の実施形態に係る両側カラム構造において、各列に４本の垂直信号線を配線した場合の効果を説明するための図である。
図２５は、図２３の比較例として示す図である。

図２３および図２４においても、たとえば図１１や図１６のカラム入力部を採用した例を模式的に示しており、カラム入力部１５２Ｃの４つの容量はオートゼロ容量を用いている。
図２３の本例の場合、１Ｈ（水平同期）期間に２画素同時に読み出し、容量加算を行ってからＡＤ変換を行うことが可能であり、高速化が可能である。なお、全画素読み出し時は、各Ｈ期間で順次画素読み出しが行われる。
図２３の例では、１Ｈ期間にＲ画素２つを同時に上側カラム処理部１５１ａに読み出し、次の２Ｈ期間目にＧ画素２つを同時に上側カラム処理部１５１ａに読み出している。
下側カラム処理部１５１ｂが回路スタンバイ状態であり低消費電力化を実現可能である。
また図２４の例では、４本の垂直信号線１１６−１１，１１６−１２，１１６−１３，１１６−１４を配線してある。
この場合、垂直信号線１１６−１１，１１６−１２でＲ画素２つを同時に上側カラム処理部１５１ａに読み出し、垂直信号線１１６−１３，１１６−１４でＧ画素２つを同時に下側カラム処理部１５１ｂに読み出すことができる。すなわち、図２４の例では４画素同時の加算読み出しを実現でき、高速化を実現することができる。
図２５の比較例では、１Ｈ期間にＲ画素を上側カラム処理部１５１ａに読み出し、Ｇ画素を下側カラム処理部１５１ｂに読み出し、次に２Ｈ期間に他のＲ画を素上側カラム処理部１５１ａに読み出し、他のＧ画素を下側カラム処理部１５１ｂに読み出す。
そして、ＡＤ変換後のデジタル領域で加算を行うことから、高速化が困難である。

図２６は、本実施形態に係る片側カラム構造で２×２の画素共有における効果を説明するための図である。
図２７は、図２６の比較例として示す図である。

図２６は、たとえば図１１や図１６のカラム入力部を採用した例を模式的に示しており、カラム入力部１５２Ｃの４つの容量はオートゼロ容量を用いている。
この第１列において、所定行のＲ，Ｇｒ，Ｇｂ，Ｂの共有画素が垂直信号線１１６−１１に接続され、他の行の共有画素が垂直信号線１１６−１２に接続されている。
これに対して、図２７では第１列のＲ，Ｇｒ，Ｇｂ，Ｂの共有画素が１本の垂直信号線１１６に接続されている。
図２６の本例の場合、１Ｈ（水平同期）期間に２画素同時に読み出し、容量加算を行ってからＡＤ変換を行うことが可能であり、高速化が可能である。
図２７の比較例では、１Ｈ期間に共有画素を読み出し、次に２Ｈ期間に他の共有画素を読み出し、ＡＤ変換後のデジタル領域で加算を行うことから、高速化が困難である。

図２８は、本第２の実施形態に係る両側カラム構造で２×２の画素共有における効果を説明するための第１図である。
図２９は、本第２の実施形態に係る両側カラム構造で２×２の画素共有における効果を説明するための第２図である。
図３０は、本第２の実施形態に係る両側カラム構造で２×２の画素共有において、各列に４本の垂直信号線を配線した場合の効果を説明するための図である。
図３１は、図２８の比較例として示す図である。

図２８〜図３０においても、たとえば図１１や図１６のカラム入力部を採用した例を模式的に示しており、カラム入力部１５２Ｃの４つの容量はオートゼロ容量を用いている。
図２８の本例の場合、１Ｈ（水平同期）期間に２画素同時に読み出し、容量加算を行ってからＡＤ変換を行うことが可能であり、高速化が可能である。なお、全画素読み出し時は、各Ｈ期間で順次画素読み出しが行われる。
図２８および図２９の例では、１Ｈ期間にＲ画素２つを同時に上側カラム処理部１５１ａに読み出し、次の２Ｈ期間目にＧ画素２つを同時に上側カラム処理部１５１ａに読み出している。
下側カラム処理部１５１ｂが回路スタンバイ状態であり低消費電力化を実現可能である。
なお、図２９の例は、画素ごとの容量比を変化させて容易に加重加算を実現可能である。
また図３０の例では、４本の垂直信号線１１６−１１，１１６−１２，１１６−１３，１１６−１４を配線してある。
この場合、垂直信号線１１６−１１，１１６−１２でＲ画素２つを同時に上側カラム処理部１５１ａに読み出し、垂直信号線１１６−１３，１１６−１４でＧ画素２つを同時に下側カラム処理部１５１ｂに読み出することができる。すなわち、図３０の例では４画素同時の加算読み出しを実現でき、高速化を実現することができる。
図３１の比較例では、１Ｈ期間にＲ画素を上側カラム処理部１５１ａに読み出し、Ｇ画素を下側カラム処理部１５１ｂに読み出し、次に２Ｈ期間に他のＲ画素上側カラム処理部１５１ａに読み出し、他のＧ画素を下側カラム処理部１５１ｂに読み出す。
そして、ＡＤ変換後のデジタル領域で加算を行うことから、高速化が困難である。

また、図３２は重み付け加算時の重み付けの概念を模式的に示す第１図である。
図３３は重み付け加算時の重み付けの概念を模式的に示す第２図である。
図３２および図３３に示すように、加算読み出し時において、読み出す各画素間の飛び越し量（行数）の差が不均等の場合には、重心の調整を重み付け加算で行う必要がある。
図３０の例はその調整が必要な場合である。

以上説明したように、本実施形態の固体撮像装置によれば、以下の効果を得ることができる。
本実施形態によれば、画素加算時において、既存の方法に対して、およそ１／２の低消費電力化が可能になる。また、別の実施形態においては、２倍の高速な読み出しが可能となる。
なお、この加算方法では、オートゼロ技術やＣＤＳ技術に使われている容量を利用することで、既存の構成に比べて回路規模の増大を必要としない。また、容量値をスイッチ等で切り替えることにより、任意の重み付けを施した加算を行うことができる。

このような効果を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜４．第３の実施形態（カメラシステムの構成例）＞
図３４は、本第３の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２００は、図３４に示すように、本実施形態に係る固体撮像装置１００，１００Ａが適用可能な撮像デバイス３１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像装置１００，１００Ａを搭載することで、高速、高精度なカメラが実現できる。

なお、本技術は以下のような構成もとることができる。
（１）光電変換素子を含む単位画素が行列状に配列され、当該画素配列の１列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
１つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された１または複数の上記列信号線を接続可能なカラム入力部を含み、
上記カラム入力部は、
上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む
固体撮像装置。
（２）上記カラム入力部の上記複数のキャパシタは、
上記１または複数の列信号線を転送されたアナログ信号を加算して上記カラム処理部に供給する
上記（１）記載の固体撮像装置。
（３）上記カラム入力部は、
上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、キャパシタの容量値を変更可能である
上記（１）または（２）記載の固体撮像装置。
（４）上記カラム入力部は、
上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、加算される画素信号の重み付けが可能である
上記（２）記載の固体撮像装置。
（５）上記カラム処理部は、
入力段にキャパシタが配置され、
上記カラム入力部は、
上記複数のキャパシタを、上記カラム処理部の入力段のキャパシタと兼用している
上記（１）から（４）のいずれか一に記載の固体撮像装置。
上記（６）上記カラム処理部は、
ランプ波である参照信号と当該列の読み出し信号電位とを比較する比較器と、
上記比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持するカウンタラッチと、を含み、
上記カラム入力部は、
上記比較器の読み出し信号入力端子に対して並列に接続された複数の第１のキャパシタと、
上記複数の第１のキャパシタと対応する列の上記複数の列信号線との接続状態を切替可能なスイッチと、
上記比較器の参照信号入力端子および上記参照信号の供給ラインとの間に並列に接続された複数の第２のキャパシタと、を含む
上記（１）から（５）のいずれか一に記載の固体撮像装置。
（７）上記複数の第１のキャパシタと上記複数の第２のキャパシタは同数である
上記（６）記載の固体撮像装置。
（８）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換素子を含む単位画素が行列状に配列され、当該画素配列の１列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
１つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された１または複数の上記列信号線を接続可能なカラム入力部を含み、
上記カラム入力部は、
上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む
カメラシステム。

１００・・・固体撮像装置、１１０・・・画素アレイ部、１１６−１１，１１６−１２〜１１６−ｎ１，１１６−ｎ２・・・垂直信号線、１２０・・・行走査回路、１３０・・・列走査回路、１４０・・・タイミング制御回路、１５０・・・カラム処理部群（ＡＤＣ群）、１５１・・・カラム処理部（ＡＤＣ）、１５１−１・・・比較器、１５１−２・・・カウンタラッチ（メモリ）、１５２，１５２Ａ〜１５２Ｃ・・・カラム入力部、Ｃ１１〜Ｃ１４・・・第１のキャパシタ，Ｃ２１〜Ｃ２４・・・第２のキャパシタ、ＳＷ１１〜ＳＷ１４，ＳＷ１１Ｃ〜ＳＷ１５Ｃ・・・スイッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。

Claims (8)

1. 光電変換素子を含む単位画素が行列状に配列され、当該画素配列の１列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、
   上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   １つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された１または複数の上記列信号線を接続可能なカラム入力部を含み、
   上記カラム入力部は、
   上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む
   固体撮像装置。
2. 上記カラム入力部の上記複数のキャパシタは、
   上記１または複数の列信号線を転送されたアナログ信号を加算して上記カラム処理部に供給する
   請求項１記載の固体撮像装置。
3. 上記カラム入力部は、
   上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、キャパシタの容量値を変更可能である
   請求項１または２記載の固体撮像装置。
4. 上記カラム入力部は、
   上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、加算される画素信号の重み付けが可能である
   請求項２記載の固体撮像装置。
5. 上記カラム処理部は、
   入力段にキャパシタが配置され、
   上記カラム入力部は、
   上記複数のキャパシタを、上記カラム処理部の入力段のキャパシタと兼用している
   請求項１から４のいずれか一に記載の固体撮像装置。
6. 上記カラム処理部は、
   ランプ波である参照信号と当該列の読み出し信号電位とを比較する比較器と、
   上記比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持するカウンタラッチと、を含み、
   上記カラム入力部は、
   上記比較器の読み出し信号入力端子に対して並列に接続された複数の第１のキャパシタと、
   上記複数の第１のキャパシタと対応する列の上記複数の列信号線との接続状態を切替可能なスイッチと、
   上記比較器の参照信号入力端子および上記参照信号の供給ラインとの間に並列に接続された複数の第２のキャパシタと、を含む
   請求項１から５のいずれか一に記載の固体撮像装置。
7. 上記複数の第１のキャパシタと上記複数の第２のキャパシタは同数である
   請求項６記載の固体撮像装置。
8. 固体撮像装置と、
   上記固体撮像装置に被写体像を結像する光学系と、を有し、
   上記固体撮像装置は、
   光電変換素子を含む単位画素が行列状に配列され、当該画素配列の１列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、
   上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   １つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された１または複数の上記列信号線を接続可能なカラム入力部を含み、
   上記カラム入力部は、
   上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む
   カメラシステム。

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