JP2012256975A - 信号授受方法、ビット列の伝送方法及びパック電池 - Google Patents

Abstract

【課題】認証機能を有するパック電池に接続される信号線を削減することが可能な信号授受方法、ビット列の伝送方法及びパック電池を提供する。
【解決手段】１及び０の夫々を伝送するパルスの幅が２００μｓ及び１００μｓとされる伝送符号形式によって制御部から認証ＩＣに伝送すべき第１ビット列（図３Ｂ参照）を、ＮＲＺ形式によって伝送されるべき第２ビット列（図３Ｃ参照）に変換し、変換した第２ビット列のＭＳＢと、該第２ビット列が格納されたレジスタのＭＳＢとが一致するようにしておく。そして、ＮＲＺ形式によって１及び０を伝送するパルス幅の計時を繰り返し、計時の開始毎に、レジスタのＭＳＢに格納されているビットの値を、認証ＩＣに出力される信号の伝送レベルに対応させた後に、レジスタを１ビット分左シフトさせる。
【選択図】図３

Description

本発明は、外部の電気機器との間で通信制御部を介して認証を行う認証部を備えるパック電池で、認証に係る信号を前記電気機器と授受する方法、前記通信制御部から認証部にビット列を伝送する方法、及びパック電池に関する。

近年、ポータブルな電気機器にパック電池を装着して動作させる機会が多くなっており、電気機器が必要とするパック電池の容量は増大の一途をたどっている。パック電池を構成する二次電池には、エネルギー密度が大きいリチウムイオン電池が多用される傾向にある。リチウムイオン電池は、他の二次電池と比較して高価であるがゆえに、模倣品及び模造品を含めた安価な非正規品（メーカ純正品ではない製品）が早晩市場に流通することが想定され、非正規品のパック電池が安易に使用されることがあり得る。また、正規品と誤認されて非正規品が使用されることも考えられる。

ところで、二次電池の中でも特にリチウムイオン電池は、過充電、過放電等のいわゆる定格を超えた状態での使用に対する耐性が低いため、パック電池内には過充電防止回路、過放電防止回路等の保護回路が備わっている。このような保護回路で保護されるパック電池を用いることによって、パック電池のみならず、該パック電池が装着される電気機器の安全性が確保される。

一方の非正規品のパック電池では、上述した保護回路が貧弱であるか又は保護回路そのものが備わっていないことが多々あり、過充電、過放電等の異常が発生した場合にパック電池が破損又は焼損する虞があるばかりか、非正規品のパック電池が装着された電気機器の安全性が脅かされる結果となる。

そこで、パック電池が正規品であるか否かを判定するために、パック電池及び該パック電池が装着される電気機器間で、入出力の関係が推測され難い信号を授受することにより、パック電池の真贋判定を行う技術が開示されている（特許文献１参照）。また、単なる真贋判定にとどまることなく、例えば電池パック（パック電池）に認証ＩＣを含む認証部を備え、該認証部が外部の電子機器（電気機器）との間で認証を試行することによって、電池パックが純正品であることを検証する技術が開示されている（特許文献２参照）。

特許第４０９７５８２号公報 特開２００７−２８２４７１号公報

しかしながら、特許文献２に開示された技術では、電子機器の充電回路と電池パックの通信制御部とを接続する第１の通信線とは別に、電子機器の制御回路と電池パックの認証ＩＣとが第２の通信線で接続されるため、回路が高価で煩雑となる問題があった。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、認証機能を有するパック電池に接続される信号線を削減することが可能な信号授受方法、ビット列の伝送方法及びパック電池を提供することにある。

本発明に係る信号授受方法は、二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池における前記認証部で認証に係る信号を前記電気機器と授受する方法において、前記通信制御部との間にシリアル通信線を用意し、該シリアル通信線及び前記通信制御部を介して前記信号を授受することを特徴とする。

本発明に係るビット列の伝送方法は、上述の信号授受方法を用い、前記通信制御部で１及び０を伝送するパルスの幅が相異なる伝送符号形式によって第１ビット列を前記認証部に伝送する方法であって、レジスタを用意しておき、前記第１ビット列を、ＮＲＺ形式によって伝送されるべき第２ビット列に変換し、変換した第２ビット列を前記レジスタに格納し、前記ＮＲＺ形式によって１及び０を伝送するパルス幅夫々の計時を繰り返し、計時の都度、前記レジスタに格納された第２ビット列のうちの順次異なる１ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせることを特徴とする。

本発明に係るビット列の伝送方法は、変換した第２ビット列を、該第２ビット列の先頭ビットがＭＳＢ（又はＬＳＢ）となるように前記レジスタに格納し、計時を開始する都度、前記レジスタのＭＳＢ（又はＬＳＢ）に格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせ、伝送レベルを異ならせた後に前記レジスタを１ビットだけ左シフト（又は右シフト）させることを特徴とする。

本発明に係るビット列の伝送方法は、メモリを用意しておき、所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記ＮＲＺ形式によって伝送されるべきビット列に変換し、前記複数のビット列の夫々を、変換したビット列に対応付けて前記メモリに記憶し、前記第１ビット列のビット数が前記所定ビット数より多い場合、前記第１ビット列を前記所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記メモリに記憶されているビット列を読み出し、読み出したビット列を連結して第２ビット列の一部又は全部とすることを特徴とする。

本発明に係るビット列の伝送方法は、前記第１ビット列のビット数が所定数であり、前記第２ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第２ビット列が格納された位置に続く位置に格納することを特徴する。

本発明に係るパック電池は、二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池において、前記通信制御部及び認証部間を接続するシリアル信号線を備え、前記認証部は、前記シリアル通信線及び通信制御部を介して認証に係る信号を前記電気機器と授受するようにしてあることを特徴とする。

本発明に係るパック電池は、前記通信制御部は、レジスタと、１及び０を伝送するパルスの幅が相異なる伝送符号形式によって伝送される第１ビット列を、ＮＲＺ形式によって伝送されるべき第２ビット列に変換する変換手段と、該変換手段が変換した第２ビット列を前記レジスタに格納する格納手段と、前記ＮＲＺ形式によって１及び０を伝送するパルス幅夫々の計時を繰り返す計時手段と、該計時手段による計時の都度、前記レジスタに格納された第２ビット列のうちの順次異なる１ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせる伝送手段とを備えることを特徴とする。

本発明に係るパック電池は、前記格納手段は、前記変換部が変換した第２ビット列を、該第２ビット列の先頭ビットがＭＳＢ（又はＬＳＢ）となるように前記レジスタに格納するようにしてあり、前記伝送手段は、前記計時手段が計時を開始する都度、前記レジスタのＭＳＢ（又はＬＳＢ）に格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせるようにしてあり、前記伝送手段が伝送レベルを異ならせた後に前記レジスタを１ビットだけ左シフト（又は右シフト）させる手段を備えることを特徴とする。

本発明に係るパック電池は、所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記ＮＲＺ形式によって伝送されるべきビット列に対応付けて記憶する記憶手段を備え、前記変換手段は、前記第１ビット列のビット数が前記所定ビット数より多い場合、前記第１ビット列を前記所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記記憶手段に記憶されているビット列を読み出し、読み出したビット列を連結して第２ビット列の一部又は全部とするようにしてあることを特徴とする。

本発明に係るパック電池は、前記第１ビット列のビット数が所定数であり、前記第２ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第２ビット列が格納された位置に続く位置に格納する手段を備えることを特徴する。

本発明にあっては、認証部及び通信制御部の間に設けられたシリアル通信線と通信制御部とを介して、認証部と電気機器とが認証に係る信号を授受する。
これにより、通信制御部と電気機器との間で授受される信号に、認証に係る信号が含まれることとなる。つまり、パック電池の認証部と電気機器とが直接的に信号のやりとりを行わないため、その分だけパック電池及び電気機器間の信号線の数が削減される。

本発明にあっては、１及び０を伝送するパルスの幅が相異なる伝送符号形式によって通信制御部から認証部に伝送すべき第１ビット列を、前記パルスの幅が等しいＮＲＺ形式によって伝送されるべき第２ビット列に変換し、変換した第２ビット列をレジスタに格納しておく。そして、ＮＲＺ形式によって１及び０を伝送する各パルスの幅を決めるための計時を繰り返し、計時の都度、レジスタに格納されている第２ビット列のうちの順次異なる１ビットの値が１及び０の何れであるかに応じて、認証部に出力される信号の伝送レベルがＨレベル及びＬレベル（負論理の場合は夫々逆のレベル）となるようにする。
これにより、第２ビット列をＮＲＺ形式によって伝送した場合のシリアル通信線のパルス波形が、第１ビット列を認証部特有の伝送符号形式によって伝送した場合のシリアル通信線のパルス波形と一致するようになる。

本発明にあっては、変換した第２ビット列のＭＳＢ（又はＬＳＢ）と、該第２ビット列が格納されたレジスタのＭＳＢ（又はＬＳＢ）とが一致するようにしておく。そして、計時を開始する都度、レジスタのＭＳＢ（又はＬＳＢ）に格納されているビットの値が１及び０の何れであるかに応じて、認証部に出力される信号の伝送レベルがＨレベル及びＬレベル（負論理の場合は夫々逆のレベル）となるようにした後に、レジスタを１ビット分左シフト（又は右シフト）させる。
これにより、第２ビット列の各ビットを伝送すべきパルスの幅が一定であることから、第２ビット列が格納されたレジスタを一定の時間間隔で１ビットずつシフトし、夫々のシフト前にＭＳＢ（又はＬＳＢ）に格納されているビットの値を、シリアル通信線の出力レベルを決定付けるレジスタに設定するだけで、第２ビット列が認証部に伝送される。

本発明にあっては、前記伝送符号形式によって伝送されるべく想定された所定ビット数からなる複数のビット列の夫々を、前記ＮＲＺ形式によって伝送されるべきビット列に変換すると共に、変換されたビット列を変換前のビット列の夫々に対応付けてメモリに記憶しておく。そして、前記伝送符号形式によって認証部に伝送すべき第１ビット列のビット数が所定ビット数より多い場合について、第１ビット列を所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記メモリに記憶されているビット列を読み出し、読み出したビット列を連結して第２ビット列の一部又は全部とする。第１ビット列のうち、所定ビット数のビット列によって分割されずに残されたビット又はビット列は、例えばビット毎に変換されて第２ビット列の他の一部となるように連結される。
これにより、第１ビット列のビット数が大きい場合であっても、所定ビット数ずつまとめて変換されて連結されるため、第２ビット列への変換が高速且つ容易に行える。

本発明にあっては、第１ビット列のビット数が所定数であり、且つ、第１ビット列を第２ビット列に変換したときに第２ビット列の先頭ビットが調歩同期方式のスタートビットに対応するような伝送符号形式で第１ビット列が伝送される。そして、前記レジスタに第２ビット列を格納した後に、格納された第２ビット列の末尾に連結されるようにストップビットを格納する。
これにより、先頭ビットがスタートビットに対応する第２ビット列及びストップビットがレジスタに全て格納された後に、調歩同期方式に準拠する第２ビット列の伝送が開始されるため、第２ビット列を調歩同期方式に準拠して伝送する処理の負荷が軽減される。

本発明によれば、通信制御部と電気機器との間の通信によって、認証部と電気機器とが認証に係る信号を授受する。
従って、認証機能を有するパック電池に接続される信号線を削減することが可能となる。

本発明の実施の形態に係るパック電池の構成例を示すブロック図である。 パック電池の認証に係る制御・電源部及び認証ＩＣの処理手順を示すフローチャートである。 Ａは認証ＩＣの仕様に定められた伝送符号形式によって符号化されたパルスの例を示す説明図、Ｂは前記伝送符号形式に従うＡのパルスによって伝送される第１ビット列を示す説明図、ＣはＡのパルスをＮＲＺ形式によるパルスと見た場合に伝送されるべき第２ビット列を示す説明図である。 第１ビット列に連続して含まれる４ビットのデータを、第２ビット列の一部に変換する例を示す図表である。 本発明に係るパック電池で第１ビット列を第２ビット列に変換するＣＰＵの処理手順を示すフローチャートである。 変換された第２ビット列のデータを認証ＩＣに向けて伝送するＣＰＵの処理手順を示すフローチャートである。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
図１は、本発明の実施の形態に係るパック電池の構成例を示すブロック図である。図中１０はパック電池であり、パック電池１０は、パーソナルコンピュータ（ＰＣ）、携帯端末等の電気機器２０に着脱可能に装着される。パック電池１０は、例えばリチウムイオン電池からなる電池セル１１１，１１２，１１３，１２１，１２２，１２３，１３１，１３２，１３３を３個ずつ順に並列接続してなる電池ブロック１１，１２，１３を、この順番に直列接続してなる二次電池１を備える。二次電池１は、電池ブロック１３の正極及び電池ブロック１１の負極が夫々正極端子及び負極端子となるようにしてある。

電池ブロック１１，１２，１３の電圧は、夫々独立してＡ／Ｄ変換部４のアナログ入力端子に与えられ、デジタルの電圧値に変換されてＡ／Ｄ変換部４のデジタル出力端子から、マイクロコンピュータからなる制御部５に与えられる。Ａ／Ｄ変換部４のアナログ入力端子には、二次電池１に密接して配置されており、サーミスタを含む回路によって二次電池１の温度を検出する温度検出器３の検出出力と、二次電池１の負極端子側の充放電路に介装されており、二次電池１の充電電流及び放電電流を検出する抵抗器からなる電流検出器２の検出出力とが与えられている。これらの検出出力は、デジタルの検出値に変換されてＡ／Ｄ変換部４のデジタル出力端子から制御部５に与えられる。

二次電池１の正極端子側の充放電路には、充電電流及び放電電流を夫々遮断するＰチャネル型のＭＯＳＦＥＴ７１，７２からなる遮断器７が介装されている。ＭＯＳＦＥＴ７１，７２は、ドレイン電極同士を突き合わせて直列に接続してある。ＭＯＳＦＥＴ７１，７２夫々のドレイン電極及びソース電極間に並列接続されているダイオードは、寄生ダイオード（ボディダイオード）である。

制御部５は、ＣＰＵ５１を有し、ＣＰＵ５１は、プログラム等の情報を記憶するＲＯＭ５２、一時的に発生した情報を記憶するＲＡＭ５３、各種時間を計時するタイマ５４、及びパック電池１０内の各部に対して入出力を行うＩ／Ｏポート５５と互いにバス接続されている。Ｉ／Ｏポート５５は、Ａ／Ｄ変換部４のデジタル出力端子、ＭＯＳＦＥＴ７１，７２夫々のゲート電極、電気機器２０が有する制御・電源部（充電部）２１と通信する通信部９、及び電気機器２０との間で認証を行う認証ＩＣ６に接続されている。Ｉ／Ｏポート５５及び認証ＩＣ６間は、シリアル通信線で接続されている。ＲＯＭ５２は、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM ）又はフラッシュメモリからなる不揮発性メモリである。ＲＯＭ５２には、プログラムの他に、電池容量の学習値、充放電のサイクル数、設定電圧、設定電流及び各種設定データが記憶される。

ＣＰＵ５１は、ＲＯＭ５２に予め格納されている制御プログラムに従って、演算及び入出力等の処理を実行する。例えば、ＣＰＵ５１は、２５０ｍｓ周期で電池ブロック１１，１２，１３の電圧値と、二次電池１の充放電電流の検出値とを取り込み、取り込んだ電圧値及び検出値に基づいて二次電池１の残容量を積算してＲＡＭ５３に記憶させる。ＣＰＵ５１は、また、残容量のデータを生成し、生成したデータを通信部９の図示しないレジスタに書き込むことによって、残容量のデータを通信部９から出力する。

遮断器７は、通常の充放電時にＩ／Ｏポート５５からＭＯＳＦＥＴ７１，７２のゲート電極にＬ（ロウ）レベルのオン信号が与えられることにより、ＭＯＳＦＥＴ７１，７２夫々のドレイン電極及びソース電極間が導通するようになっている。二次電池１の充電電流を遮断する場合、Ｉ／Ｏポート５５からＭＯＳＦＥＴ７１のゲート電極にＨ（ハイ）レベルのオフ信号が与えられることにより、ＭＯＳＦＥＴ７１のドレイン電極及びソース電極間の導通が遮断される。同様に二次電池１の放電電流を遮断する場合、Ｉ／Ｏポート５５からＭＯＳＦＥＴ７２のゲート電極にＨ（ハイ）レベルのオフ信号が与えられることにより、ＭＯＳＦＥＴ７２のドレイン電極及びソース電極間の導通が遮断される。二次電池１が適当に充電された状態にある場合、遮断器７のＭＯＳＦＥＴ７１，７２は共にオンしており、二次電池１は放電及び充電が可能な状態となっている。

電気機器２０は、制御・電源部２１に接続された端末部２２を備える。制御・電源部２１は、図示しない商用電源より電力を供給されて端末部２２を駆動すると共に、二次電池１の充放電路に充電電流を供給する。制御・電源部２１は、また、商用電源から電力の供給が絶たれた場合、二次電池１の充放電路から供給される放電電流により、端末部２２を駆動する。制御・電源部２１が充電する二次電池１がリチウムイオン電池の場合は、例えば、定電流（ＭＡＸ電流０．５〜１Ｃ程度）・定電圧（ＭＡＸ４．２〜４．４Ｖ／電池セル程度）充電が行われ、二次電池１の電池電圧が所定値以上、及び充電電流が所定値以下の条件のときに満充電状態とされる。

制御・電源部２１及び通信部９間では、制御・電源部２１をマスタに、通信部９を含む制御部５をスレーブにしてＳＭＢｕｓ（System Management Bus ）方式等の通信方式による通信が行われる。シリアルクロック（ＳＣＬ）は制御・電源部２１から供給され、シリアルデータ（ＳＤＡ）は制御・電源部２１及び通信部９間で双方向に授受される。本実施の形態では、制御・電源部２１が通信部９を２秒周期でポーリングして通信部９の前記レジスタの内容を読み出す。このポーリングにより、例えば、二次電池１の残容量のデータが、通信部９から制御・電源部２１に２秒周期で受け渡され、電気機器２０が有する図示しない表示器に残容量の値（％）として表示される。
尚、上述したポーリング周期の２秒は、制御・電源部２１で決められる値である。

認証ＩＣ６は、制御部５のＩ／Ｏポート５５と通信部９とを介し、電気機器２０の制御・電源部２１との間で認証のための通信を行う。パック電池１０の認証は、制御・電源部２１が主体となって試行される。その際、認証ＩＣ６及びＩ／Ｏポート５５間では、認証に係るデータが所定ビット数（例えば１３ビット）からなるビット列に区切られ、区切られた各ビット列が、認証ＩＣ６の仕様に定められた伝送符号形式によって順次伝送される。これに対し、制御部５及び制御・電源部２１間では、前述した残容量のデータと同様の手順にて認証に係るデータが授受される。

先ず、パック電池１０の認証について説明する。
図２は、パック電池１０の認証に係る制御・電源部２１及び認証ＩＣ６の処理手順を示すフローチャートである。制御・電源部２１及び認証ＩＣ６の夫々には、予め共通鍵が書き込まれている。図２に示す処理は、制御・電源部２１及び認証ＩＣ６が夫々備える図示しないマイクロコンピュータによって実行される。パック電池１０が電気機器２０に装着された場合、図示しないバッテリコネクト端子の電圧変化が制御・電源部２１に検出されて、制御・電源部２１側の処理が起動される。パック電池１０側の処理は適宜起動されている。

認証に係る手順では、制御・電源部２１から制御部（通信制御部）５へチャレンジコードが送信され、制御部（通信制御部）５から制御・電源部２１へレスポンスコードが送信される。その際に、制御部（通信制御部）５から認証ＩＣ６へは、チャレンジコードが送信され、認証ＩＣ６から制御部（通信制御部）５へは、レスポンスコードが送信される。これらのコードは、２進法の数字を表す信号であるので、制御・電源部２１と、制御部（通信制御部）５との間の通信では、上述のＳＭＢｕｓ方式等の通信方式によって授受される。以下では、認証ＩＣ６と制御部（通信制御部）５との通信について説明する。

最初に制御・電源部２１は、疑似乱数を生成し（Ｓ２１）、生成した疑似乱数をチャレンジコードとして制御部（通信制御部）５経由で認証ＩＣ６に送信する（Ｓ２２）。次いで、制御・電源部２１は、送信したチャレンジコードを共通鍵で暗号化し（Ｓ２３）、図示しないメモリに記憶する。その後、制御・電源部２１は、制御部（通信制御部）５を経由して認証ＩＣ６からレスポンスコードを受信したか否かを判定し（Ｓ２４）、受信するまで待機する（Ｓ２４：ＮＯ）。

一方の認証ＩＣ６は、チャレンジコードを受信したか否かを判定し（Ｓ１１）、受信するまで待機している（Ｓ１１：ＮＯ）。チャレンジコードを受信した場合（Ｓ１１：ＹＥＳ）、認証ＩＣ６は、受信したチャレンジコードを共通鍵で暗号化し（Ｓ１２）、暗号化したチャレンジコードをレスポンスコードとして制御部（通信制御部）５経由で制御・電源部２１に送信した（Ｓ１３）後に、図２の処理を終了する。

他方の制御・電源部２１がレスポンスコードを受信した場合（Ｓ２４：ＹＥＳ）、制御・電源部２１は、受信したレスポンスコードと、暗号化して記憶したチャレンジコードとが一致するか否かを判定し（Ｓ２５）、一致する場合（Ｓ２５：ＹＥＳ）、認証に成功した旨をメモリに設定して（Ｓ２６）図２の処理を終了する。２つのコードが一致しない場合（Ｓ２７）、制御・電源部２１は、認証に失敗した旨をメモリに設定して（Ｓ２７）図２の処理を終了する。

尚、認証に成功した場合、制御・電源部２１はパック電池１０に対する充放電を通常とおりに行う。認証に失敗した場合、制御・電源部２１はパック電池１０に対する充放電を行わないようにすると共に、端末部２２に認証失敗の旨を送信して警告を表示させるようにしてある。

以下では、伝送符号形式によって符号化されたパルスと、パルスによって伝送されるビット列とについて説明する。
図３のＡは認証ＩＣ６の仕様に定められた伝送符号形式によって符号化されたパルスの例を示す説明図、Ｂは前記伝送符号形式に従うＡのパルスによって伝送される第１ビット列を示す説明図（この第１ビット列が、送受信される上述のコードである）、ＣはＡのパルスをＮＲＺ形式によるパルスと見た場合に伝送されるべき第２ビット列を示す説明図である。換言すれば、認証ＩＣ６の仕様に定められた伝送符号形式によって符号化された図３Ａに示すパルスを、図３Ｃの「１、０」信号から生成することができる。図３Ａの縦軸はパルスの伝送レベル（Ｈ／Ｌレベル）を表し、横軸は時間（ｔ）を表す。

認証ＩＣ６の仕様に定められた伝送符号形式では、以下の調歩同期方式に準拠する規約に従ってパルスが符号化されるが、認証ＩＣ６及びＩ／Ｏポート５５間の通信に用いられる伝送符号形式はこれに限定されるものではない。
（ａ）１回に伝送されるビット列の長さは、１３ビットとする。但し、図３では簡単のためにビット列の長さを８ビットとして示す。
（ｂ）ビット毎、即ち０又は１のデータ毎にパルスの伝送レベルを反転させる。
（ｃ）１のデータを伝送するパルスの幅は、０のデータを伝送するパルスの幅の２倍とする。（この倍数は３以上であってもよい）
（ｄ）スタートビット及びストップビットの伝送レベルは、ビット列が伝送されていないアイドル状態での伝送レベルを反転させたものとする。
（ｅ）ビット列の先頭ビットを伝送するパルスが、スタートビットを兼用するものとする。
（ｆ）ストップビットのパルス幅は、１のデータを伝送するパルスの幅と同じとする。

具体的に、図３Ｂに示す第１ビット列「０１００１０００」がＭＳＢから伝送される様子を、１ビットずつ順を追って説明する。
アイドル状態での伝送レベルがＨレベルであるから、時刻Ｔ０からＴ１までの伝送レベルがＬレベルとなっているビットがスタートビットとなる。従って、第１ビット列のＭＳＢのデータ（ここでは「０」であるが、「１」でもよい）は、常にＬレベルで伝送される。本実施の形態では、時刻Ｔ０からＴ１までの時間が１００μｓである。

次に、第１ビット列のＭＳＢから２ビット目のデータ「１」が時刻Ｔ１で伝送され始める時に、伝送レベルが反転されてＨレベルとなる。このＨレベルは時刻Ｔ２まで２００μｓの間継続される。時刻Ｔ２では、３ビット目のデータ「０」が伝送され始める時に伝送レベルが反転されてＬレベルとなり、その１００μｓ後の時刻Ｔ３では、４ビット目のデータ「０」が伝送され始める時に伝送レベルが反転されてＨレベルとなる。

時刻Ｔ３から１００μｓ後の時刻Ｔ４では、５ビット目のデータ「１」が伝送され始める時に伝送レベルが反転されてＬレベルとなり、このＬレベルが時刻Ｔ５まで２００μｓ間継続される。時刻Ｔ５では、６ビット目のデータ「０」が伝送され始める時に伝送レベルが反転されてＨレベルとなり、その１００μｓ後の時刻Ｔ６では、７ビット目のデータ「０」が伝送され始める時に伝送レベルが反転されてＬレベルとなる。

時刻Ｔ６の１００μｓ後の時刻Ｔ７では、８ビット目のデータ「０」が伝送され始める時に伝送レベルが反転されてＨレベルとなり、その１００μｓ後の時刻Ｔ８では、ストップビットが伝送され始める時に、伝送レベルが反転されてＬレベルとなる。ストップビットは２００μｓ間継続され、時刻Ｔ９で伝送レベルがＨレベルに戻されてアイドル状態となる。尚、図３のように第１ビット列のビット数が８ビットの場合、ＭＳＢのデータが常にＬレベルで伝送されるため、ＬＳＢのデータは常にＨレベルで伝送される。但し、実際には第１ビット列のビット数が１３ビットであるため、ＬＳＢのデータは常にＬレベルで伝送される。

以上のように符号化された図３Ａのパルスを、ＮＲＺ形式によって符号化されたパルスと見た場合、図３Ａのパルスによって伝送されるべきビット列は、図３Ｂの第１ビット列に含まれるデータ「１」が２ビットのデータ「１」に変換された第２ビット列「０１１０１００１０１」となる（図３Ｃ参照）。つまり、第１ビット列を変換した第２ビット列のデータをＮＲＺ形式によって符号化することにより、図３Ａに示すパルスが得られる。具体的には、制御部（通信制御部）５が受信したチャレンジコードを第１ビット列とし、これに対応した第２ビット列から図３Ａに示すようなパルスを生成して、制御部（通信制御部）５から認証ＩＣ６へと送信する。また、認証ＩＣ６から制御部（通信制御部）５へは、レスポンスコードとして図３Ａに示すようなパルスが送信される。そして、このようなパルスを第１ビット列の信号に変換して、制御部（通信制御部）５から制御・電源部２１へと送信する。

尚、本実施の形態ではストップビットを伝送するパルスのレベルは常にＬレベルであり、パルス幅が２００μｓであるから、ストップビットは、第２ビット列に続くべき２ビットのデータ「００」に置き換えられる。但し、認証ＩＣ６の仕様に定められた伝送符号形式でストップビットが用いられない場合は、第２ビット列に続くべきデータを例えば「１」又は「１１」としておくことにより、ＮＲＺ形式によって符号化されたパルスとして、ストップビット「１」又は「１１」が伝送されるようにすることができる。

さて、制御部５から認証ＩＣ６に向かうシリアル通信線の伝送レベルは、Ｉ／Ｏポート５５の出力レジスタにデータを書き込むことによって設定される。第１ビット列から変換された第２ビット列のデータと２ビットのデータ「００」とは、予めＣＰＵ５１の図示しない汎用レジスタに格納されている。第２ビット列を、ＮＲＺ形式によって図３Ａに示すパルスに符号化して調歩同期方式に準拠するように伝送する処理では、前記汎用レジスタに格納されたデータが、ＭＳＢから１ビットずつ順に１００μｓ置きに前記出力レジスタに書き込まれる。ここでは、第２ビット列の先頭データがスタートビットに対応しており、第２ビット列にストップビットが連結されて汎用レジスタに格納されているから、特にスタートビット及びストップビットが区別されることなく処理される。

尚、図３Ａに示すパルスを受信した認証ＩＣ６では、スタートビットが伝送される先頭のパルスの幅が１００μｓであることから、スタートビットと同じパルスで伝送される先頭データが「０」として受信される。その後順次７ビット（実際には１２ビット）のデータが受信された後にストップビットに対応するパルスが受信されるため、ストップビットが「１」のデータとして受信されることはない。

以下では、第１ビット列を所定ビット数ずつまとめて第２ビット列に変換する方法について説明する。
図４は、第１ビット列に連続して含まれる４ビットのデータを、第２ビット列の一部に変換する例を示す図表である。図４では、左端のデータから先に伝送されるものとして表してある。４ビットの２値データは１６種類存在するから、図４では１６とおりの変換例が漏れなく示されている。図４に示す第１ビット列の各一部は、上述した（ｂ）及び（ｃ）の規約に従って第２ビット列の一部に変換され、変換された第２ビット列の一部が、変換前の第１ビット列の一部に夫々対応付けられてＲＡＭ５３に記憶されている。

上述したように、第１ビット列の先頭データは常にＬレベルで伝送されるから、変換された第２ビット列の先頭データが常に「０」となる。また、第１ビット列が符号化される毎に伝送レベルが反転するため、第１ビット列のうちの先頭の４ビットが第２ビット列の一部に変換された場合は、変換されたビット列の最終ビットが常に「１」となる。第１ビット列の先頭から５ビット目から８ビット目までが第２ビット列の一部に変換された場合も同様である（以下同様）。このような変換テーブルを利用して第１ビット列を次々と第２ビット列の一部に変換することにより、変換処理の負荷が軽減される。

以下では、上述したパック電池１０の制御部５の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ５２に予め格納された制御プログラムに従ってＣＰＵ５１により実行される。
図５は、本発明に係るパック電池１０で第１ビット列を第２ビット列に変換するＣＰＵ５１の処理手順を示すフローチャートである。図５の処理は、制御部５から認証ＩＣ６に伝送すべきデータが発生した場合、発生したデータが、１３ビット長の第１ビット列に区切られる都度起動される。ビット数が１３ビットに満たないデータについては、図５に示す処理と同様に変換テーブルを用いて４ビットずつ変換し、変換されなかった１〜３ビットを１ビットずつ変換してもよいし、短いデータ用の変換テーブルを用いて変換するようにしてもよい。

図５の処理が起動された場合、ＣＰＵ５１は、発生した第１ビット列を、ＣＰＵ５１が有する第１レジスタに格納し（Ｓ３１）た後、第１レジスタを３ビットだけ左シフトする（Ｓ３２）。これにより、１３ビット長の第１ビット列のＭＳＢが、第１レジスタのＭＳＢと一致するように格納される。次いで、ＣＰＵ５１は、ＲＡＭ５３に記憶する「ビット数」に１３を書き込む（Ｓ３３）。

その後、ＣＰＵ５１は、ＲＡＭ５３に記憶した「ビット数」が４以上であるか否かを判定し（Ｓ３４）、４以上である場合（Ｓ３４：ＹＥＳ）、第１レジスタの上位４ビットのビット列に基づいて、図４に示す変換テーブルを検索する（Ｓ３５）。そして、ＣＰＵ５１は、検索したビット列に対応付けてＲＡＭ５３に記憶されている第２ビット列の一部を読み出し（Ｓ３６）、読み出したビット列を、ＣＰＵ５１が有する第２レジスタに左詰めにして（ＭＳＢから）追加格納する（Ｓ３７）。追加格納に際しては、格納されたビット数の累計が併せて記憶されるものとする。その後、ＣＰＵ５１は、ＲＡＭ５３に記憶した「ビット数」から４を減算して（Ｓ３８）、ステップＳ３４に処理を戻す。

ステップＳ３４で「ビット数」が４以上ではない場合（Ｓ３４：ＮＯ）、ＣＰＵ５１は、残りのビット（ここではＬＳＢの１ビット）を上述した（ｂ）及び（ｃ）の規約に従って変換し（Ｓ４１）、変換したビット（残りのビット数が複数の場合はビット列）を前記第２レジスタに追加格納する（Ｓ４２）。更に、ＣＰＵ５１は、ストップビットのデータ「００」を第２レジスタに追加格納して（Ｓ４３）図５の処理を終了する。

次に、第２レジスタに格納したデータの送信について説明する。
図６は、変換された第２ビット列のデータを認証ＩＣ６に向けて伝送するＣＰＵ５１の処理手順を示すフローチャートである。図６の処理は、図５の処理が終了する都度起動される。

図６の処理が起動された場合、ＣＰＵ５１は、ＲＡＭ５３に記憶する「ビット数」に、第２ビット列に追加格納された累計のビット数を書き込む（Ｓ５１）。その後、ＣＰＵ５１は、タイマ５４を用いて、調歩伝送方式のボーレートに応じたビット幅の計時を開始する（Ｓ５２）。更に、ＣＰＵ５１は、第２レジスタのＭＳＢに格納されているデータのビット値（「０」又は「１」）を、シリアル通信線の伝送レベルを決定付けるＩ／Ｏポート５５の出力レジスタに設定し（Ｓ５３）た後に、第２レジスタを１ビットだけ左シフトする（Ｓ５４）。

その後、ＣＰＵ５１は、タイマ５４による計時が終了したか否かを判定し（Ｓ５５）、計時が終了するまで待機している（Ｓ５５：ＮＯ）。タイマ５４による計時が終了した場合（Ｓ５５：ＹＥＳ）、ＣＰＵ５１は、ＲＡＭ５３に記憶した「ビット数」から１を減算し（Ｓ５６）、「ビット数」が０になったか否かを判定する（Ｓ５７）。「ビット数」が０になっていない場合（Ｓ５７：ＮＯ）、ＣＰＵ５１はステップＳ５２に処理を戻す。一方「ビット数」が０になった場合、ＣＰＵ５１は図６の処理を終了する。

以上のように本実施の形態によれば、認証ＩＣ及び制御部の間に設けられたシリアル通信線と制御部とを介して、認証ＩＣと電気機器とが認証に係る信号を授受するため、制御部と電気機器との間で授受される信号に、認証に係る信号が含まれることとなる。
従って、認証機能を有するパック電池に接続される信号線を削減することが可能となる。

また、１及び０の夫々を伝送するパルスの幅が２００μｓ及び１００μｓとされる伝送符号形式によって制御部から認証ＩＣに伝送すべき第１ビット列を、前記パルスの幅が等しいＮＲＺ形式によって伝送されるべき第２ビット列に変換し、変換した第２ビット列を第２レジスタに格納しておく。そして、ＮＲＺ形式によって１及び０を伝送する各パルスの幅を決めるための計時を繰り返し、計時の都度、第２レジスタに格納されている第２ビット列のうちの順次異なる１ビットの値が１及び０の何れであるかに応じて、認証ＩＣに出力される信号の伝送レベルがＨレベル及びＬレベルとなるようにする
従って、第２ビット列をＮＲＺ形式によって伝送した場合のシリアル通信線のパルス波形を、第１ビット列を認証ＩＣ特有の伝送符号形式によって伝送した場合のシリアル通信線のパルス波形と一致させることが可能となる。

更に、変換した第２ビット列のＭＳＢと、該第２ビット列が格納された第２レジスタのＭＳＢとが一致するようにしておく。そして、計時の開始毎に、第２レジスタのＭＳＢに格納されているビットの値が１及び０の何れであるかに応じて、認証ＩＣに出力される信号の伝送レベルがＨレベル及びＬレベルとなるようにした後に、第２レジスタを１ビット分左シフトさせる。
従って、第２ビット列の各ビットを伝送すべきパルスの幅が１００μｓと一定であることから、第２ビット列が格納された第２レジスタを１００μｓの時間間隔で１ビットずつシフトし、夫々のシフト前にＭＳＢに格納されているビットの値を、シリアル通信線の出力レベルを決定付けるＩ／Ｏレジスタの出力レジスタに設定するだけで、第２ビット列を認証ＩＣに伝送することが可能となる。

更にまた、認証ＩＣ特有の伝送符号形式によって伝送されるべく想定された４ビット長の複数ビット列の夫々を、前記ＮＲＺ形式によって伝送されるべきビット列に変換すると共に、変換されたビット列を変換前のビット列の夫々に対応付けてＲＡＭに記憶しておく。そして、前記伝送符号形式によって認証ＩＣに伝送すべき第１ビット列のビット数が４ビットより多い場合について、第１ビット列を４ビット長のビット列に分割し、分割したビット列の夫々に対応付けてＲＡＭに記憶されているビット列を読み出し、読み出したビット列を第２レジスタに追加格納して第２ビット列の一部とする。第１ビット列のうち、４ビット長のビット列によって分割されずに残されたビット又はビット列は、ビット毎に変換されて第２レジスタに追加格納される。
従って、第１ビット列のビット数が４以上の場合、変換テーブルが参照されることによって４ビットずつまとめて変換されて連結されるため、第２ビット列への変換を高速且つ容易に行うことが可能となる。

更にまた、第１ビット列のビット数が例えば８ビット又は１３ビットで固定されており、第１ビット列を第２ビット列に変換したときに、第２ビット列の先頭ビットが調歩同期方式のスタートビットに対応するような伝送符号形式で第１ビット列が伝送される。そして、第２レジスタに第２ビット列を格納した後に、格納された第２ビット列の末尾に連結されるようにストップビットのデータ「００」を追加格納する。
従って、先頭ビットがスタートビットに対応する第２ビット列及びストップビットが第２レジスタに全て格納された後に、調歩同期方式に準拠する第２ビット列の伝送が開始されるため、第２ビット列を調歩同期方式に準拠して伝送する処理の負荷を軽減することが可能となる。

尚、本実施の形態にあっては、第１ビット列から変換された第２ビット列のＭＳＢと、該第２ビット列が格納された第２レジスタのＭＳＢとが一致するようにしたが、これに限定されるものではなく、第２ビットのＭＳＢ以下の各ビットが、第２レジスタのＬＳＢから右詰めに格納されるようにしてもよい。この場合、ＮＲＺ形式による各パルスの幅の計時を開始する毎に、第２レジスタのＬＳＢに格納されているビットの値を、Ｉ／Ｏポート５５の出力レジスタに設定し、その後第２レジスタを１ビットだけ右シフトすればよい。

また、本実施の形態にあっては、第２ビット列が格納された第２レジスタを左シフトする前に、第２レジスタのＭＳＢに格納されているビットの値をＩ／Ｏポート５５の出力レジスタに設定したが、これに限定されるものではない。例えば、第２レジスタを左シフトした後に、溢れたビットの値をＩ／Ｏポート５５の出力レジスタに設定するようにしてもよい。

更に、本実施の形態にあっては、制御部５から認証ＩＣ６に対して調歩同期方式に準拠する伝送を行う際に、アイドル状態をＨレベルとし、スタートビット及びストップビットをＬレベルとしたが、これに限定されるものではなく、アイドル状態をＬレベルとし、スタートビット及びストップビットをＨレベルとして伝送するようにしてもよい。

更にまた、本実施の形態にあっては、第１ビット列を第２ビット列に変換した後に、ＮＲＺ形式によるパルスを制御部５から認証ＩＣ６に伝送する場合について説明した。一方、認証ＩＣ６から制御部５に伝送されたビット列を受信する場合は、制御部５に十分な受信バッファを用意しておき、認証ＩＣ６からＮＲＺ形式によるパルスが伝送されるものとし、１信号分の全ビット列を受信した後に、受信バッファ内のビット列を第２ビット列とみなして第１ビット列に逆変換すればよい。この場合にも、図４に示す変換テーブルを利用することができる。

今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

１ 二次電池
１０ パック電池
２ 電流検出器
５ 制御部（通信制御部）
５１ ＣＰＵ（変換手段、レジスタ）
５２ ＲＯＭ
５３ ＲＡＭ（メモリ、記憶手段）
５４ タイマ（計時を繰り返す手段）
５５ Ｉ／Ｏポート（伝送レベルを異ならせる手段）
６ 認証ＩＣ（認証部）
７１、７２ ＭＯＳＦＥＴ
９ 通信部
２０ 電気機器
２１ 制御・電源部
２２ 端末部

Claims (10)

1. 二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池における前記認証部で認証に係る信号を前記電気機器と授受する方法において、
   前記通信制御部との間にシリアル通信線を用意し、
   該シリアル通信線及び前記通信制御部を介して前記信号を授受すること
   を特徴とする信号授受方法。
2. 請求項１に記載の信号授受方法を用い、前記通信制御部で１及び０を伝送するパルスの幅が相異なる伝送符号形式によって第１ビット列を前記認証部に伝送する方法であって、
   レジスタを用意しておき、
   前記第１ビット列を、ＮＲＺ形式によって伝送されるべき第２ビット列に変換し、
   変換した第２ビット列を前記レジスタに格納し、
   前記ＮＲＺ形式によって１及び０を伝送するパルス幅夫々の計時を繰り返し、
   計時の都度、前記レジスタに格納された第２ビット列のうちの順次異なる１ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせること
   を特徴とするビット列の伝送方法。
3. 変換した第２ビット列を、該第２ビット列の先頭ビットがＭＳＢ（又はＬＳＢ）となるように前記レジスタに格納し、
   計時を開始する都度、前記レジスタのＭＳＢ（又はＬＳＢ）に格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせ、
   伝送レベルを異ならせた後に前記レジスタを１ビットだけ左シフト（又は右シフト）させること
   を特徴とする請求項２に記載のビット列の伝送方法。
4. メモリを用意しておき、
   所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記ＮＲＺ形式によって伝送されるべきビット列に変換し、
   前記複数のビット列の夫々を、変換したビット列に対応付けて前記メモリに記憶し、
   前記第１ビット列のビット数が前記所定ビット数より多い場合、前記第１ビット列を前記所定ビット数のビット列に分割し、
   分割したビット列の夫々に対応付けて前記メモリに記憶されているビット列を読み出し、
   読み出したビット列を連結して第２ビット列の一部又は全部とすること
   を特徴とする請求項２又は３に記載のビット列の伝送方法。
5. 前記第１ビット列のビット数が所定数であり、
   前記第２ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、
   調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第２ビット列が格納された位置に続く位置に格納すること
   を特徴する請求項２から４の何れか１項に記載のビット列の伝送方法。
6. 二次電池と、該二次電池に対して充放電すべき外部の電気機器との通信を制御する通信制御部と、前記電気機器との間で認証を行う認証部とを備えるパック電池において、
   前記通信制御部及び認証部間を接続するシリアル信号線を備え、
   前記認証部は、前記シリアル通信線及び通信制御部を介して認証に係る信号を前記電気機器と授受するようにしてあること
   を特徴とするパック電池。
7. 前記通信制御部は、
   レジスタと、
   １及び０を伝送するパルスの幅が相異なる伝送符号形式によって伝送される第１ビット列を、ＮＲＺ形式によって伝送されるべき第２ビット列に変換する変換手段と、
   該変換手段が変換した第２ビット列を前記レジスタに格納する格納手段と、
   前記ＮＲＺ形式によって１及び０を伝送するパルス幅夫々の計時を繰り返す計時手段と、
   該計時手段による計時の都度、前記レジスタに格納された第２ビット列のうちの順次異なる１ビットの値に対応するように、前記シリアル通信線の伝送レベルを異ならせる伝送手段と
   を備えることを特徴とする請求項６に記載のパック電池。
8. 前記格納手段は、前記変換部が変換した第２ビット列を、該第２ビット列の先頭ビットがＭＳＢ（又はＬＳＢ）となるように前記レジスタに格納するようにしてあり、
   前記伝送手段は、前記計時手段が計時を開始する都度、前記レジスタのＭＳＢ（又はＬＳＢ）に格納されたビットの値に応じて、前記シリアル通信線の伝送レベルを異ならせるようにしてあり、
   前記伝送手段が伝送レベルを異ならせた後に前記レジスタを１ビットだけ左シフト（又は右シフト）させる手段を備えること
   を特徴とする請求項７に記載のパック電池。
9. 所定ビット数からなり、前記伝送符号形式によって伝送されるべき複数のビット列の夫々を、前記ＮＲＺ形式によって伝送されるべきビット列に対応付けて記憶する記憶手段を備え、
   前記変換手段は、前記第１ビット列のビット数が前記所定ビット数より多い場合、前記第１ビット列を前記所定ビット数のビット列に分割し、分割したビット列の夫々に対応付けて前記記憶手段に記憶されているビット列を読み出し、読み出したビット列を連結して第２ビット列の一部又は全部とするようにしてあること
   を特徴とする請求項７又は８に記載のパック電池。
10. 前記第１ビット列のビット数が所定数であり、
    前記第２ビット列の先頭ビットが調歩同期方式のスタートビットに対応し、
    調歩同期方式のストップビットに対応するビットを、前記レジスタの前記第２ビット列が格納された位置に続く位置に格納する手段を備えること
    を特徴する請求項７から９の何れか１項に記載のパック電池。

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