JP2013149221A - プロセッサの制御装置およびその方法 - Google Patents
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Abstract
【課題】 マルチコアプロセッサにおけるプロセッサコアの効率的な停止および開始制御を行う。
【解決手段】 CPUコア状態検出部110は、複数のプロセッサコアそれぞれの停止状態および開始状態を検出する。CPU使用量監視部108は、開始状態にある注目プロセッサコアのプロセッサ使用量を取得する。CPUコア制御部109は、注目プロセッサコアに割り当てられたプロセスの数を取得し、停止状態および開始状態、並びに、プロセッサ使用量およびプロセスの数に基づき、プロセッサコアの停止制御および開始制御を行う。
【選択図】 図1
【解決手段】 CPUコア状態検出部110は、複数のプロセッサコアそれぞれの停止状態および開始状態を検出する。CPU使用量監視部108は、開始状態にある注目プロセッサコアのプロセッサ使用量を取得する。CPUコア制御部109は、注目プロセッサコアに割り当てられたプロセスの数を取得し、停止状態および開始状態、並びに、プロセッサ使用量およびプロセスの数に基づき、プロセッサコアの停止制御および開始制御を行う。
【選択図】 図1
Description
本発明は、マルチコアプロセッサにおけるプロセッサコアの停止および開始制御に関する。
組込用途のマルチコアプロセッサには、プロセッサコア(CPUコア)単位に停止および開始制御を行う機能を備え、マルチプロセッサで行われているCPUコア単位の停止および開始制御と同等の制御が可能なものがある。
特許文献1が示す技術は、システム制御装置によりプロセッサにおけるCPU使用量を監視し、CPU使用量に応じてCPUコア単位の停止および開始制御を行う。この技術は、マルチコアプロセッサ環境において、CPU使用量だけに基づきCPUコアの停止および開始制御を行う。そのため、負荷が小さいプロセスが多数割り当てられているCPUコアにおいても、CPU使用量が一定量まで低下すると当該CPUコアは停止状態にされる。
停止するCPUコアに割り当てられたプロセスは、動作している他のCPUコアへ再割当され、プロセスを再割当されたCPUコアのプロセス数は増加して、当該CPUコアのコンテキストスイッチのオーバヘッドが大きく増加する場合がある。
また、割り当てられたプロセス数は少ないが、負荷が大きいプロセスが割り当てられたCPUコアが存在する場合がある。この場合、当該CPUコアのCPU使用量が一定量まで増加すると、停止状態にあるCPUコアが開始状態に制御され、幾つかのプロセスが新たに開始状態になったCPUコアに再割当される。しかし、負荷が小さいプロセスが新たに開始状態になったCPUコアに再割当されたとしても、負荷が大きいプロセスが割り当てられたCPUコアのCPU使用量が大きく減少するわけではない。また、処理が必要なプロセスが少なければ、新たに開始状態になったCPUコアを含め複数のCPUコアでプロセスを分担したとしても処理時間が大きく減少するわけではない。
このように、CPU使用量だけに基づきCPUコアの停止および開始制御を行えば、処理効率は大きくは変わらず、CPUコアの余分な停止および開始制御を行って、マルチコアプロセッサの消費電力を増加させる可能性がある。
本発明は、マルチコアプロセッサにおけるプロセッサコアの効率的な停止および開始制御を行うことを目的とする。
本発明は、前記の目的を達成する一手段として、以下の構成を備える。
本発明にかかる制御は、複数のプロセッサコアを有するプロセッサを制御する際に、前記複数のプロセッサコアそれぞれの停止状態および開始状態を検出し、前記開始状態にある注目プロセッサコアのプロセッサ使用量を取得し、前記注目プロセッサコアに割り当てられたプロセスの数を取得し、前記検出された停止状態および開始状態、並びに、前記取得されたプロセッサ使用量およびプロセスの数に基づき、プロセッサコアの停止制御および開始制御を行うことを特徴とする。
本発明によれば、マルチコアプロセッサにおけるプロセッサコアの効率的な停止および開始制御を行うことができる。
以下、本発明にかかる実施例のプロセッサの制御を図面を参照して詳細に説明する。
[制御装置の構成]
図1のブロック図により実施例のプロセッサ装置である制御装置の構成例を説明する。
図1のブロック図により実施例のプロセッサ装置である制御装置の構成例を説明する。
マイクロプロセッサ(CPU)101は、第一のプロセッサコア(CPUコア)102と第二のプロセッサコア(CPUコア)103を有する。CPUコア102にはプロセス数104が示す数のプロセスが割り当てられ、CPUコア102のプロセッサ使用量(以下、CPU使用量)はCPU使用量105によって示される。また、CPUコア103にはプロセス数106が示す数のプロセスが割り当てられ、CPUコア103のCPU使用量はCPU使用量107によって示される。なお、CPU使用量105とCPU使用量107はそれぞれ、CPUコア単体の使用率を表す。
CPU使用量監視部108は、所定の間隔で、CPU使用量105とCPU使用量107を監視する。CPUコア制御部109は、プロセス数104とプロセス数106を監視するとともに、CPUコア102とCPUコア103の停止制御および開始制御を行う。CPUコア状態検出部110は、CPUコア102とCPUコア103の停止状態および開始状態を検出する。
なお、後述する停止状態への遷移条件および開始状態への遷移条件である各種閾値は、CPU使用量監視部108やCPUコア制御部109が参照可能な、図示しないレジスタに保持されている。
[情報処理装置の構成]
図2のブロック図により情報処理装置の構成例を説明する。
図2のブロック図により情報処理装置の構成例を説明する。
情報処理装置200は、図1に示すCPU101を有し、CPUコア102とCPUコア103は、CPUバス203を介してRAM201に接続されている。RAM201に格納されたプログラム202は、CPUコア102とCPUコア103により並列に実行される。つまり、CPUコア102とCPUコア103が開始状態にある場合、CPUコア102はプログラム202のプロセスの一部を実行し、CPU103はプログラム202の他の一部を実行する。また、一方のCPUコアが停止状態にある場合、他方のCPUコアがプログラム202の一部または全部を実行する。
図3によりCPUコアとRUNキューの関係例を説明する。CPUコア102はRUNキュー301を有し、CPUコア103はRUNキュー302を有する。CPUコア102は、割り当てられたプロセスをRUNキュー301に格納し、CPUコア103は、割り当てられたプロセスをRUNキュー302に格納する。
なお、後述する停止状態への遷移条件および開始状態への遷移条件である各種閾値は、CPU使用量監視部108やCPUコア制御部109が参照可能なレジスタの代わりに、RAM201に保持してもよい。その場合、各種閾値の変更が容易になる。
[停止および開始制御]
●停止状態への遷移条件
CPUコアを停止状態にする判断は、CPU使用量監視部108が有するCPUコア停止閾値Rstopthと、CPUコア制御部109が有するプロセス停止閾値Nstopthを使用して行われる。CPUコアは停止状態に遷移する条件は次のとおりである。
(1)CPUコアのCPU使用量RuがCPUコア停止閾値Rstopth未満、
(2)当該CPUコアのプロセス数Npがプロセス停止閾値Nstopth未満、
(3)開始状態のCPUコアが複数ある。
●停止状態への遷移条件
CPUコアを停止状態にする判断は、CPU使用量監視部108が有するCPUコア停止閾値Rstopthと、CPUコア制御部109が有するプロセス停止閾値Nstopthを使用して行われる。CPUコアは停止状態に遷移する条件は次のとおりである。
(1)CPUコアのCPU使用量RuがCPUコア停止閾値Rstopth未満、
(2)当該CPUコアのプロセス数Npがプロセス停止閾値Nstopth未満、
(3)開始状態のCPUコアが複数ある。
つまり、条件(3)を満たす場合は条件(1)と(2)を満たすCPUコアを停止状態に遷移し、何れかの条件を満たさない場合はCPUコアの停止および開始制御は行わない。従って、CPUコアを停止状態にする条件は図6に示すとおりである。
●開始状態への遷移条件
CPUコアを開始状態にする判断は、CPU使用量監視部108が有するCPUコア開始閾値Rstartthと、CPUコア制御部109が有するプロセス開始閾値Nstartthを使用して行われる。CPUコアを開始状態に遷移する条件は次のとおりである。
(4)CPUコアのCPU使用量RuがCPUコア開始閾値Rstartth以上、
(5)当該CPUコアのプロセス数Npがプロセス開始閾値Nstartth以上、
(6)停止状態のCPUコアがある。
CPUコアを開始状態にする判断は、CPU使用量監視部108が有するCPUコア開始閾値Rstartthと、CPUコア制御部109が有するプロセス開始閾値Nstartthを使用して行われる。CPUコアを開始状態に遷移する条件は次のとおりである。
(4)CPUコアのCPU使用量RuがCPUコア開始閾値Rstartth以上、
(5)当該CPUコアのプロセス数Npがプロセス開始閾値Nstartth以上、
(6)停止状態のCPUコアがある。
つまり、条件(4)と(5)を満たすCPUコアがあり、条件(6)を満たす場合、停止状態のCPUコアを開始状態に遷移し、何れかの条件を満たさない場合はCPUコアの停止および開始制御は行わない。従って、CPUコアを開始状態にする条件は図7に示すとおりである。
●停止制御
図4のフローチャートによりCPUコアの停止制御を説明する。
図4のフローチャートによりCPUコアの停止制御を説明する。
CPU使用量監視部108は、開始状態にあるCPUコアのCPU使用量を監視し(S401)、取得したCPU使用量を判定する(S402)。
CPU使用量監視部108がCPU使用量を取得したCPUコア(以下、注目プロセッサコアまたは注目CPUコア)のCPU使用量がCPUコア停止閾値以上(Ru≧Rustopth)と判定した場合の処理は、後述する「開始制御」において説明する。また、CPUコア停止閾値未満(Ru<Rustopth)と判定された場合、CPUコア制御部109は、注目CPUコアのRUNキュー内のプロセス数を取得し(S403)、取得したプロセス数を判定する(S404)。
CPUコア制御部109がプロセス数はプロセス停止閾値以上(Np≧Nstopth)と判定した場合、処理はステップS401に戻る。また、プロセス停止閾値未満(Np<Nstopth)と判定された場合、CPUコア状態検出部110は、開始状態にあるCPUコアが複数存在するか否かを判定する(S405)。開始状態にあるCPUコアが一つしか存在しない、言い替えれば、注目CPUコアだけが開始状態にある場合、処理はステップS401に戻る。
開始状態にあるCPUコアが複数存在する場合、CPUコア制御部109は、注目CPUコアの停止処理を行う。つまり、注目CPUコアのRUNキュー内のプロセスを開始状態にある別のCPUコアへ再割当し(S406)、注目CPUコアのキャッシュデータをRAM201に戻し(S407)、注目CPUコアを停止状態にする(S408)。その後、処理はステップS401に戻る。
このように、注目CPUコアのRUNキュー内のプロセス数がプロセス停止閾値以上の場合は注目CPUコアの停止処理を行わない。その結果、コンテキストスイッチのオーバヘッドを抑えて、処理効率を優先することができる。
なお、開始状態にあるCPUコアが一つしか存在しない場合、注目CPUコアの停止処理を行えば、すべてのCPUコアが停止状態となり処理が継続できなくなるため、注目CPUコアの停止処理は行わない。
●開始制御
図5のフローチャートによりCPUコアの開始制御を説明する。なお、図5に示すステップS401とS402の処理は図4に示すステップS401とS402の処理と同様であり、その詳細説明を省略する。
図5のフローチャートによりCPUコアの開始制御を説明する。なお、図5に示すステップS401とS402の処理は図4に示すステップS401とS402の処理と同様であり、その詳細説明を省略する。
CPU使用量監視部108は、注目CPUコアのCPU使用量がCPUコア停止閾値以上(Ru≧Rustopth)と判定した場合(S402)、当該CPU使用量がCPUコア開始閾値以上か否かを判定する(S503)。
CPU使用量監視部108が注目CPUコアのCPU使用量がCPUコア開始閾値未満(Ru<Rustartth)と判定した場合、処理はステップS401に戻る。また、CPUコア開始閾値以上(Ru≧Rustartth)と判定された場合、CPUコア制御部109は、注目CPUコアのRUNキュー内のプロセス数を取得し(S504)、取得したプロセス数を判定する(S505)。
CPUコア制御部109がプロセス数はプロセス開始閾値未満(Np<Nstartth)と判定した場合、処理はステップS401に戻る。また、プロセス開始閾値以上(Np≧Nstartth)と判定された場合、CPUコア状態検出部110は、停止状態にあるCPUコアが存在するか否かを判定する(S506)。停止状態にあるCPUコアが存在しない場合、処理はステップS401に戻る。
停止状態にあるCPUコアが存在する場合、CPUコア制御部109は、停止状態にあるCPUコアの開始処理を行う。つまり、停止状態にあるCPUコアのうち一つを開始状態にし(S507)、RUNキュー内のプロセスの再割当を行う(S508)。その後、処理はステップS401に戻る。なお、開始状態にするCPUコアとして、停止状態にあるCPUコアから例えばCPU番号が最も小さい(または最も大きい)CPUコアを選択する。
なお、プロセスの再割当とは、CPU使用量がCPUコア開始閾値以上、かつ、プロセス数がプロセス開始閾値以上と判定された注目CPUコアのRUNキューに格納されたプロセスの一部を、開始状態にしたCPUコアのRUNキューに移動することである。
このように、注目CPUコアのRUNキュー内のプロセス数がプロセス開始閾値未満の場合はCPUコアの開始処理を行わない。つまり、CPUコアのCPU使用量は大きいがプロセス数が小さい場合、停止状態のCPUコアを開始処理して並列処理を行っても、処理効率は大きくは変わらないため、停止状態のCPUコアの開始処理を行わない。その結果、CPUコアの余分な停止および開始制御を行わず、マルチプロセッサの消費電力の増加を防ぐことができる。
[変形例]
上記では、CPUコア停止閾値RstopthとCPUコア開始閾値Rstartthを有するCPU使用量監視部108がCPU使用量を判定する例を説明した。同様に、プロセス停止閾値Nstopthとプロセス開始閾値Nstartthを有するCPUコア制御部109がプロセス数を判定する例を説明した。しかし、例えば、CPUコア制御部109がそれら閾値すべて有し、CPU使用量監視部108が取得し供給するCPU使用量の判定を行ってもよい。
上記では、CPUコア停止閾値RstopthとCPUコア開始閾値Rstartthを有するCPU使用量監視部108がCPU使用量を判定する例を説明した。同様に、プロセス停止閾値Nstopthとプロセス開始閾値Nstartthを有するCPUコア制御部109がプロセス数を判定する例を説明した。しかし、例えば、CPUコア制御部109がそれら閾値すべて有し、CPU使用量監視部108が取得し供給するCPU使用量の判定を行ってもよい。
さらに、CPU使用量とプロセス数を取得する取得部を設けて、CPUコア制御部109が、取得部が取得し供給するCPU使用量とプロセス数の判定を行ってもよい。
また、上記では、二つのCPUコアを有するマルチコアプロセッサにおける停止および開始制御を説明した。しかし、本発明は、例えば四つや八つなどCPUコアの数自体には関係なく、複数のCPUコアを有するマルチコアプロセッサの停止および開始処理に適用することができる。
また、上記では、マルチコアプロセッサ101を有する制御装置のハードウェアが停止および開始制御を行う例を説明したが、RAM201にロードされたプログラムによって停止および開始制御を行うこともできる。
[その他の実施例]
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステムあるいは装置のコンピュータ(又はCPUやMPU等)がプログラムを読み出して実行する処理である。
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステムあるいは装置のコンピュータ(又はCPUやMPU等)がプログラムを読み出して実行する処理である。
Claims (7)
- 複数のプロセッサコアを有するプロセッサの制御装置であって、
前記複数のプロセッサコアそれぞれの停止状態および開始状態を検出する手段と、
前記開始状態にある注目プロセッサコアのプロセッサ使用量を取得する手段と、
前記注目プロセッサコアに割り当てられたプロセスの数を取得する手段と、
前記検出された停止状態および開始状態、並びに、前記取得されたプロセッサ使用量およびプロセスの数に基づき、プロセッサコアの停止制御および開始制御を行う制御手段とを有することを特徴とする制御装置。 - 前記制御手段は、前記開始状態にあるプロセッサコアを前記停止状態にする条件であるプロセッサコアの停止閾値およびプロセス停止閾値を保持し、前記プロセッサ使用量が前記プロセッサコアの停止閾値未満、前記プロセスの数が前記プロセス停止閾値未満、かつ、前記開始状態にあるプロセッサコアが複数存在する場合、前記注目プロセッサコアの停止制御を行うことを特徴とする請求項1に記載された制御装置。
- 前記制御手段は、前記注目プロセッサコアに割り当てられたプロセスの数が前記プロセス停止閾値以上の場合、前記注目プロセッサコアの停止制御を行わないことを特徴とする請求項2に記載された制御装置。
- 前記制御手段は、前記停止状態にあるプロセッサコアを前記開始状態にする条件であるプロセッサコアの開始閾値およびプロセス開始閾値を保持し、前記プロセッサ使用量が前記プロセッサコアの開始閾値以上、前記プロセスの数が前記プロセス開始閾値以上、かつ、前記停止状態にあるプロセッサコアが存在する場合、前記停止状態にあるプロセッサコアの開始制御を行うことを特徴とする請求項1から請求項3の何れか一項に記載された制御装置。
- 前記制御手段は、前記注目プロセッサコアに割り当てられたプロセスの数が前記プロセス開始閾値未満の場合、前記開始制御を行わないことを特徴とする請求項4に記載された制御装置。
- 複数のプロセッサコアを有するプロセッサを制御する制御方法であって、
検出手段が、前記複数のプロセッサコアそれぞれの停止状態および開始状態を検出し、
使用量の取得手段が、前記開始状態にある注目プロセッサコアのプロセッサ使用量を取得し、
プロセス数の取得手段が、前記注目プロセッサコアに割り当てられたプロセスの数を取得し、
制御手段が、前記検出された停止状態および開始状態、並びに、前記取得されたプロセッサ使用量およびプロセスの数に基づき、プロセッサコアの停止制御および開始制御を行うことを特徴とする制御方法。 - プロセッサ装置に請求項6に記載された制御を実行させるためのプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US13/712,889 US20130191613A1 (en) | 2012-01-23 | 2012-12-12 | Processor control apparatus and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| US (1) | US20130191613A1 (ja) |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101474551B1 (ko) * | 2013-08-23 | 2014-12-30 | 주식회사 팀스톤 | 실행 코어 사용 계측 방법 및 이를 수행하는 사용자 단말 |
| JP2016531371A (ja) * | 2013-09-09 | 2016-10-06 | ゼットティーイー コーポレーションZte Corporation | プロセッサのコア処理方法、装置及び端末 |
| JP2018512648A (ja) * | 2015-04-16 | 2018-05-17 | インテル コーポレイション | ネットワーク負荷に基づいてプロセッサ電力使用を調整する装置及び方法 |
| US10108244B2 (en) | 2015-06-29 | 2018-10-23 | Kyocera Document Solutions Inc. | Electronic apparatus and non-transitory computer readable medium for power consumption control of processors |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9785481B2 (en) * | 2014-07-24 | 2017-10-10 | Qualcomm Innovation Center, Inc. | Power aware task scheduling on multi-processor systems |
| US10503238B2 (en) * | 2016-11-01 | 2019-12-10 | Microsoft Technology Licensing, Llc | Thread importance based processor core parking and frequency selection |
| CN115114027B (zh) * | 2022-06-30 | 2024-10-18 | 苏州浪潮智能科技有限公司 | 一种cpu运行状态控制方法、装置、设备及介质 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7337334B2 (en) * | 2003-02-14 | 2008-02-26 | International Business Machines Corporation | Network processor power management |
| US7739527B2 (en) * | 2004-08-11 | 2010-06-15 | Intel Corporation | System and method to enable processor management policy in a multi-processor environment |
| US8296773B2 (en) * | 2008-06-30 | 2012-10-23 | International Business Machines Corporation | Systems and methods for thread assignment and core turn-off for integrated circuit energy efficiency and high-performance |
| US20110292834A1 (en) * | 2010-05-27 | 2011-12-01 | International Business Machines Corporation | Maintaining Time Series Models for Information Technology System Parameters |
| EP2596432A4 (en) * | 2010-07-21 | 2016-06-15 | Hewlett Packard Development Co | ACCESSING A LOCAL STORAGE DEVICE USING AN AUXILIARY PROCESSOR |
| US20130246825A1 (en) * | 2011-03-25 | 2013-09-19 | Research In Motion Limited | Method and system for dynamically power scaling a cache memory of a multi-core processing system |
-
2012
- 2012-01-23 JP JP2012011510A patent/JP2013149221A/ja active Pending
- 2012-12-12 US US13/712,889 patent/US20130191613A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101474551B1 (ko) * | 2013-08-23 | 2014-12-30 | 주식회사 팀스톤 | 실행 코어 사용 계측 방법 및 이를 수행하는 사용자 단말 |
| JP2016531371A (ja) * | 2013-09-09 | 2016-10-06 | ゼットティーイー コーポレーションZte Corporation | プロセッサのコア処理方法、装置及び端末 |
| JP2018512648A (ja) * | 2015-04-16 | 2018-05-17 | インテル コーポレイション | ネットワーク負荷に基づいてプロセッサ電力使用を調整する装置及び方法 |
| US10108244B2 (en) | 2015-06-29 | 2018-10-23 | Kyocera Document Solutions Inc. | Electronic apparatus and non-transitory computer readable medium for power consumption control of processors |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130191613A1 (en) | 2013-07-25 |
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