JP2013164886A - 半導体集積回路 - Google Patents

Abstract

【課題】 微細化が可能な標準ＣＭＯＳプロセスにより実現することが可能であり、高電圧動作が可能な半導体集積回路を提供する。
【解決手段】 複数のビット線ＢＴＩｊのうちアクセス対象である不揮発性メモリセルの接続されたビット線がデータノードＮＡに接続される。データ制御トランジスタ１は、電源ノードＶＰＰおよび書き込み電圧発生ノードＮＷ間に介挿されている。データ制御スイッチ２は、書き込み電圧発生ノードＮＷとデータノードＮＡとの間に介挿されている。入力回路２０は、データ信号Ｄｉｎｈに応じてデータ制御スイッチ２のＯＮ／ＯＦＦを切り換える。書き込み回路１０は、書き込み信号ＷＥに応じてデータ制御トランジスタ１のゲート電圧を制御する。その際、書き込み回路１０は、書き込み電圧発生ノードＮＷに与えられる電圧をデータ制御トランジスタ１に対するゲート電圧により抑制する。
【選択図】図８

Description

この発明は、複数系統の電源電圧により動作する半導体集積回路に関する。

近年、半導体集積回路では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）等の素子の微細化に伴って素子の耐圧が低下しており、半導体集積回路の電源電圧を下げる必要が出てきている。例えば、素子の加工技術が３５０ｎｍ程度のとき、半導体集積回路の電源電圧は３Ｖ〜５Ｖであったが、加工技術が１３０ｎｍ、６５ｎｍと微細化が進むにつれて、素子の耐圧が下がり、半導体集積回路の電源電圧は１．８Ｖ、１．２Ｖと下がってきている。

しかしながら、液晶やセンサ等を駆動するアナログ回路を含むシステムでは、アナログ回路を動作させるために３Ｖ電源あるいは５Ｖ電源等が必要である。このため、この種のアナログ回路を含むＬＳＩチップを構成する場合、微細化された内部回路は１．２Ｖ等の低電圧電源にて動作させ、アナログ回路や入出力インタフェース回路は３Ｖ〜５Ｖで駆動させる等の多電源構成とすることが必要になっている。

また、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられている。しかし、この種の不揮発性メモリは、データの書き込みや消去に高電圧が必要である。従って、この種の不揮発性メモリでも多電源構成を採用している。

特開２００６−１４０２１１号公報

従来、高速動作が必要であり、素子数が多いために微細化技術が必要なロジック回路等は、酸化膜の薄い低耐圧トランジスタにより構成し、入出力インターフェース回路や高電圧回路は酸化膜が厚い高耐圧トランジスタにより構成していた。

このように従来技術の下では、微細化に対応した標準トランジスタのほかに、高耐圧のトランジスタを作る必要があった。このため、酸化膜厚を複数種類作り変えてトランジスタを作る必要があり、工程数が多く、高価なプロセスとなっていた。また、複雑な製造工程となるため、歩留まりにも注意を払う必要があった。また、プロセスが高価であり、かつ、歩留まりが低いため、製品の価格が高くなるという問題があった。

また、不揮発性メモリ単体からなる製品を作る場合は、単にメモリの価格が高くなる問題のみが生じるが、不揮発性メモリとロジック回路やアナログ回路とを同一のチップに混載するような、いわゆるエンベデッド（Ｅｍｂｅｄｄｅｄ）製品の場合は、さらに重要な問題が発生する。すなわち、メモリを構成する微細な標準トランジスタに加えて、酸化膜の厚い高耐圧トランジスタを構成するために、プロセスの熱工程が変更となり、メモリを構成する標準トランジスタの特性が変わってしまうという問題も起こる。特にメモリのセンスアンプ等のアナログ回路はトランジスタ特性にセンシティブであり、トランジスタの特性が変わると、その都度、チューニングする必要が生じる。このため、多くのアナログＩＰを保有している半導体メーカーでは、大きなロスとなる問題が生じる。

この発明は、以上説明した事情に鑑みてなされたものであり、微細化が可能な標準ＣＭＯＳプロセスにより実現することが可能であり、高電圧動作が可能な半導体集積回路を提供することを目的とする。

この発明は、複数のビット線のいずれかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、データノードと複数のビット線との間に介挿され、書き込み時または読み出し時にアクセス対象である不揮発性メモリセルの接続されたビット線を前記データノードに接続する列選択手段と、電源ノードにドレインが接続され、書き込み電圧発生ノードにソースが接続されたデータ制御トランジスタと、書き込み信号に応じて前記データ制御トランジスタのゲート電圧を制御する書き込み回路と、前記書き込み電圧発生ノードと前記データノードとの間に介挿されたＣＭＯＳスイッチであるデータ制御スイッチと、データ信号に応じて前記データ制御スイッチのＯＮ／ＯＦＦを切り換える入力回路とを有し、前記書き込み回路が前記データ制御トランジスタに対するゲート電圧を制御することにより前記データ制御トランジスタのＯＮ／ＯＦＦを切り換え、前記データ制御トランジスタをＯＮにする場合に、前記電源ノードから前記データ制御トランジスタを介して前記書き込み電圧発生ノードに与えられる電圧を前記データ制御トランジスタに対するゲート電圧により抑制することを特徴とする半導体集積回路を提供する。なお、データ制御トランジスタにデータ制御スイッチの機能をも併有させ、かつ、入力回路に書き込み回路の機能をも併有させ、入力回路が、前記データ信号に応じて前記データ制御トランジスタのＯＮ／ＯＦＦを切り換え、前記データ制御トランジスタをＯＮにする場合に、前記電源ノードから前記データ制御トランジスタを介して前記データノードに与えられる電圧を前記データ制御トランジスタに対するゲート電圧により抑制するようにしてもよい。

この発明によれば、データ制御トランジスタが電圧緩和のための手段として働くので、微細化が可能な標準ＣＭＯＳプロセスにより高電圧動作が可能な半導体集積回路を実現することができる。

各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧を示す図である。 標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。 ドレインおよびソースの両方のＬＤＤ領域を広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。 ドレインのＬＤＤ領域のみを広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。 フローティングゲート型の不揮発性メモリセルの構成を示す断面図である。 同不揮発性メモリセルの動作を示す図である。 同不揮発性メモリセルにより構成された不揮発性メモリセルアレイの構成を示す回路図である。 この発明の第１実施形態である不揮発性メモリの一部である列選択のための回路の構成を示す回路図である。 同実施形態におけるデータ制御トランジスタ１の状態を示す断面図である。 同実施形態における書き込み回路１０の構成例を示す回路図である。 同実施形態における入力回路２０の構成例を示す回路図である。 この発明の第２実施形態である不揮発性メモリの一部である列選択のための回路の構成を示す回路図である。 同実施形態における入力回路２００の構成例を示す回路図である。 この発明の第３実施形態である不揮発性メモリの一部である入力回路の構成例を示す回路図である。 同入力回路の読み出し時の動作状態を示す回路図である。 同実施形態において電源電圧を発生するためのレギュレータの構成例を示す回路図である。 この発明の第４実施形態である不揮発性メモリの一部である列デコーダの構成例を示す回路図である。 同列デコーダの書き込み時の動作状態を示す回路図である。 同列デコーダの読み出し時の動作状態を示す回路図である。 この発明に対する比較例である不揮発性メモリの列選択のための回路の構成を示す回路図である。 同比較例の動作を示す波形図である。 この発明の第１実施形態である不揮発性メモリの動作を示す波形図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜各実施形態において利用する高耐圧化技術＞
この発明の各実施形態では、ＣＭＯＳ回路において一般的に用いられている高耐圧化技術を利用する。そこで、この発明の各実施形態の説明に先立ち、このＣＭＯＳ回路の高耐圧化技術について説明する。

図１は各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧（ゲート酸化膜がある時間で破壊する電圧）を示すものである。通常、１０年間の動作保証が可能なＭＯＳ集積回路を実現するためには、酸化膜に印加される電界を５ＭｅＶ（メガエレクトロンボルト）程度に設定するが、酸化膜に印加可能な電界の上限値はおおよそ８ＭｅＶに設定している。

図２は標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。このＣＭＯＳ回路では、ホットエレクトロンの発生を抑えて、トランジスタの信頼性を向上させるために、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；低濃度ドレイン）構造を採用している。このＬＤＤ構造は、ソース、ドレインとチャネルの間に低濃度の不純物領域を設けて、ここに高電界が集中しないようにした構造である。ＬＤＤ構造のトランジスタを形成するためには、トランジスタのゲートの側壁にサイドウォール（一般的には酸化膜）を付加して、このサイドウォールの付加されたゲートをマスクとして、ｎ−或いはｐ−をインプランテーションにより注入する。この場合、トランジスタをセルフアラインで製造することができ、トランジスタの所要面積の増加はない。図２に示す構成により例えばゲート耐圧が５ＶのＣＭＯＳ回路を実現する場合、酸化膜を約９０Å（オングストローム）くらいの膜厚とし、経時破壊耐圧（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を６Ｖ程度に設定する。この場合、ドレイン耐圧（Ｂｒｅａｋｄｏｗｎ）は、７Ｖ程度になる。

図３は、図２に示すＣＭＯＳ回路のドレインおよびソースの両方の耐圧を向上させたＨＶＤＭＯＳ（Ｈｉｇｈレベル Ｖｏｌｔａｇｅ Ｄｒａｉｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構成例を示す断面図である。この高耐圧ＣＭＯＳ回路では、図２におけるＬＤＤ領域（ｎ⁻あるいはｐ⁻の領域）を広く取っている。このようにすることにより、ドレイン耐圧を容易に１０Ｖ以上に向上させることができる。しかしながら、この構成は、ゲートと拡散領域を十分広く取る必要があり、レイアウト面積が大きくなるという欠点はある。この図３に示すように、ドレインおよびソースの両方のＬＤＤ領域を広げたＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、両側高耐圧構造と呼ばれる。

図４は、図２に示すＣＭＯＳ回路の各チャネルのトランジスタのドレイン側のＬＤＤ領域のみを広げた高耐圧構造を採用したＨＶＤＭＯＳトランジスタの構成例を示す断面図である。この構成例は、図３の構成例よりも面積増加が抑えられる利点がある。この図４に示すＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、片側高耐圧構造と呼ばれる。なお、この片側高耐圧構造のトランジスタを利用して回路の高耐圧化を図る技術は例えば特許文献１に開示されている。

＜各実施形態における不揮発性メモリの構成＞
図５はこの発明の各実施形態において不揮発性メモリセルとして用いられるＮチャネルフローティングゲートトランジスタの構成を示す断面図である。図５に示すように、Ｎチャネルフローティングゲートトランジスタは、基板（図５に示す例ではＰｗｅｌｌ）に形成されたソースおよびドレイン間の領域とゲートとの間の酸化膜中にフローティングゲートＦＧが配置された構成となっている。

図６は図５に示す不揮発性メモリセルの動作を示す図である。書き込み時（Ｐｒｏｇｒａｍ）は、例えばデータ“１”を書き込むべき不揮発性メモリセルであるＮチャネルフローティングゲートトランジスタのドレインにビット線ＢＩＴを介して電圧ＶＤ＝５Ｖを、ソースに電圧ＶＳ＝０Ｖを、ゲートにワード線ＷＬを介して電圧ＶＧ＝１０Ｖを、Ｐｗｅｌｌに０Ｖを印加する。この結果、フローティングゲートＦＧに電子が注入され、Ｎチャネルフローティングゲートトランジスタの閾値電圧が上昇し、データ“１”の書き込まれた状態となる。ここで、データ“１”の書き込みの行われなかったＮチャネルフローティングゲートトランジスタは、フローティングゲートＦＧに電子が注入されておらず、閾値電圧が低く、データ“０”を記憶した状態となっている。

消去時（Ｅｒａｓｅ）は、Ｎチャネルフローティングゲートトランジスタのドレイン電圧ＶＤ、ソース電圧ＶＳ、Ｐｗｅｌｌの電圧を１０Ｖとし、ゲート電圧ＶＧを０Ｖあるいはマイナス電圧とする。この結果、フローティングゲートＦＧからＰｗｅｌｌに電子が引き抜かれ、消去が行われる（すなわち、データ“０”を記憶した状態とされる）。

読み出し時（Ｒｅａｄ）は、Ｎチャネルフローティングゲートトランジスタのドレイン電圧ＶＤを０．６Ｖ、ソース電圧ＶＳおよびＰｗｅｌｌの電圧を０Ｖ、ゲート電圧ＶＧを３Ｖ〜５Ｖとし、そのときビット線ＢＩＴを介して流れるドレイン電流を判定することにより、Ｎチャネルフローティングゲートトランジスタがデータ“１”または“０”のいずれを記憶しているかを判定する。ここで、ドレイン電圧ＶＤを０．６Ｖ程度の低電圧にするのは、誤書き込みを防ぐためである。

図７はこの発明の各実施形態において用いられる不揮発性メモリセルアレイの構成を示す回路図である。この不揮発性メモリセルアレイは、図５に示す不揮発性メモリセルを行列状に配列してなるものである。図７に示す例では、行方向に配線されたワード線ＷＬｉ（ｉ＝０〜ｍ）および列方向に配線されたビット線ＢＩＴｊ（ｊ＝０〜ｎ）の各交差点に対応させて不揮発性メモリセルであるＮチャネルフローティングゲートトランジスタが各々配置されている。

ここで、第ｉ行のワード線ＷＬｉには第ｉ行のｎ＋１個のＮチャネルフローティングゲートトランジスタの各ゲートが接続されている。また、第ｊ列のビット線ＢＩＴｊには第ｊ列のｍ＋１個のＮチャネルフローティングゲートトランジスタの各ドレインが接続されている。そして、図示の例では、隣り合う２行（例えば第０行と第１行、…、第ｍ−１行と第ｍ行）の各Ｎチャネルフローティングゲートトランジスタは共通のソースを有しており、この共通のソースには共通ソース線を介してソース電圧ＶＳが供給されるようになっている。

＜第１実施形態＞
図８はこの発明の第１実施形態である不揮発性メモリの一部である列選択のための回路の構成を示す回路図である。図８において、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）は図７に示す不揮発性メモリセルアレイに接続されている。不揮発性メモリは、図７に示す不揮発性メモリセルアレイにおけるｍ＋１本のワード線ＷＬｉ（ｉ＝０〜ｍ）の中から行アドレスが示す１本のワード線ＷＬｉを選択する行デコーダを有しているが、その図示は省略されている。

図８において、書き込み回路１０は、書き込み信号ＷＥを受けて書き込み電圧ＷＥＮを出力する回路である。入力回路２０は、データ信号Ｄｉｎｈ（ｈ＝０〜１５）を受けて選択電圧ＤＩＮｐｈおよびＤＩＮｎｈを各々出力する回路である。ここで、選択電圧ＤＩＮｐｈおよびＤＩＮｎｈは相補対称な電圧であり、一方がＨｉｇｈレベルとなるとき他方はＬｏｗレベルとなる。

データ制御トランジスタ１は、図４に示すように、ドレインのＬＤＤ領域のみが拡張された片側高耐圧構造のＮチャネルトランジスタである。このデータ制御トランジスタ１のドレインには、図示しないチャージポンプから出力される高電圧ＶＰＰ＝８Ｖが与えられ、ゲートには書き込み電圧ＷＥＮが与えられる。そして、データ制御トランジスタ１のソースは、書き込み電圧ＶＤＰを発生する書き込み電圧発生ノードＮＷに接続されている。

データ制御スイッチ２は、Ｐチャネルトランジスタ２ｐおよびＮチャネルトランジスタ２ｎからなるＣＭＯＳスイッチであり、書き込み電圧発生ノードＮＷとデータノードＮＡとの間に介挿されている。ここで、Ｐチャネルトランジスタ２ｐおよびＮチャネルトランジスタ２ｎの各ゲートには、選択電圧ＤＩＮｐｈおよびＤＩＮｎｈが各々与えられる。入力回路２０は、書き込み対象であるデータ信号Ｄｉｎｈが“０”である場合、Ｐチャネルトランジスタ２ｐおよびＮチャネルトランジスタ２ｎからなるデータ制御スイッチ２をＯＦＦにする選択電圧ＤＩＮｐｈおよびＤＩＮｎｈを出力し、データ信号Ｄｉｎｈが“１”である場合、同データ制御スイッチ２をＯＮにする選択電圧ＤＩＮｐｈおよびＤＩＮｎｈを出力する。

ｑ＋１個の第１列デコーダ３０−ｘ（ｘ＝０〜ｑ）と、ｋ＋１個の第２列デコーダ４０−ｙ（ｙ＝０〜ｋ）と、第１カラムスイッチ部３３と、第２カラムスイッチ部３４は、全体として、ｎ＋１本のビット線ＢＩＴｊ（ｊ＝０〜ｎ）の中から列アドレスＹＡＤＤが示す列に対応した１本のビット線ＢＩＴｊを選択し、データノードＮＡに接続する列選択手段を構成している。

さらに詳述すると、本実施形態において、ビット線の本数ｎ＋１と、第１列デコーダの個数ｑ＋１と、第２列デコーダの個数ｋ＋１との間には、ｎ＋１＝（ｋ＋１）（ｑ＋１）の関係があり、ｎ＋１本のビット線ＢＩＴｊ（ｊ＝０〜ｎ）は、各々ｋ＋１本のビット線からなるｑ＋１個のグループに分けられている。そして、第２列デコーダ４０−ｙ（ｙ＝０〜ｋ）および第２カラムスイッチ部３４は、各々ｋ＋１本のビット線からなるｑ＋１個の各グループｘ毎に、列アドレスＹＡＤＤの例えば下位桁に基づいて、グループｘ内の１本のビット線を選択して中間ノードＮＢｘに接続する。

具体的には、最初のグループｘ＝０に属するｋ＋１本のビット線ＢＩＴ０〜ＢＩＴｋとそのグループに対応した中間ノードＮＢ０との間には、各々Ｐチャネルトランジスタ４ｐ０ｙ（ｙ＝０〜ｋ）およびＮチャネルトランジスタ４ｎ０ｙ（ｙ＝０〜ｋ）からなるＣＭＯＳスイッチによるｋ＋１個の列選択ゲートが各々介挿されている。また、最後のグループｘ＝ｑに属するｋ＋１本のビット線ＢＩＴｎ−ｋ〜ＢＩＴｎとそのグループに対応した中間ノードＮＢｑとの間には、各々Ｐチャネルトランジスタ４ｐｑｙ（ｙ＝０〜ｋ）およびＮチャネルトランジスタ４ｎｑｙ（ｙ＝０〜ｋ）からなるＣＭＯＳスイッチによるｋ＋１個の列選択ゲートが各々介挿されている。それ以外の他のグループについても同様であり、グループに属するｋ＋１本のビット線と中間ノードの間にＣＭＯＳスイッチによるｋ＋１個の列選択ゲートが介挿されている。

一方、第２列デコーダ４０−０には２本の列選択線ＣＯＬＢｐ０およびＣＯＬＢｎ０が接続されている。ここで、列選択線ＣＯＬＢｐ０は、ｋ＋１個のグループの各々における最初のビット線（図示の例では最初のグループにおけるビット線ＢＩＴ０、最後のグループにおけるビット線ＢＩＴｎ−ｋ）に接続された列選択ゲートのＰチャネルトランジスタ４ｐｘ０（ｘ＝０〜ｑ）のゲートに接続され、列選択線ＣＯＬＢｎ０は同列選択ゲートのＮチャネルトランジスタ４ｎｘ０（ｘ＝０〜ｑ）のゲートに接続されている。また、列デコーダ４０−１には２本の列選択線ＣＯＬＢｐ１およびＣＯＬＢｎ１が接続されている。ここで、列選択線ＣＯＬＢｐ１は、ｋ＋１個のグループの各々における２番目のビット線（図示の例では最初のグループにおけるビット線ＢＩＴ１、最後のグループにおけるビット線ＢＩＴｎ−ｋ＋１）に接続された列選択ゲートのＰチャネルトランジスタ４ｐｘ１（ｘ＝０〜ｑ）のゲートに接続され、列選択線ＣＯＬＢｎ１は同列選択ゲートのＮチャネルトランジスタ４ｎｘ１（ｘ＝０〜ｑ）のゲートに接続されている。他の列デコーダ４０−２〜４０−ｋおよびそれらに接続された列選択線も同様である。

第２列デコーダ４０−ｙ（ｙ＝０〜ｋ）は、列アドレスＹＡＤＤの下位桁がとりうる各値ｙに各々対応付けられている。列アドレスＹＡＤＤの下位桁が例えば１を示す場合、列デコーダ４０−１が第２カラムスイッチ部３４の列選択ゲートをＯＮさせる列選択電圧を列選択線ＣＯＬＢｐ１およびＣＯＬＢｎ１に各々出力する。一方、列デコーダ４０−１以外の列デコーダは、各々に列選択線を介して接続された列選択ゲートをＯＦＦさせる列選択電圧を各々出力する。これによりｋ＋１個のグループの各々における２番目のビット線に接続された列選択ゲートのみがＯＮとなり、ビット線ＢＩＴ１、…、ＢＩＴｎ−ｋ＋１が中間ノードＮＢ０〜ＮＢｑに各々接続される。

また、第１列デコーダ３０−ｘ（ｘ＝０〜ｑ）および第１カラムスイッチ部３３は、列アドレスＹＡＤＤの例えば上位桁に基づいて、ｑ＋１個の中間ノードＮＢｘ（ｘ＝０〜ｑ）の中から１個の中間ノードＮＢｘを選択してデータノードＮＡに接続する回路を構成している。

具体的には、第１カラムスイッチ部３３において、中間ノードＮＢｘ（ｘ＝０〜ｑ）の各々とデータノードＮＡの間には、Ｐチャネルトランジスタ３ｐｘ（ｘ＝０〜ｑ）およびＮチャネルトランジスタ３ｎｘ（ｘ＝０〜ｑ）からなるＣＭＯＳスイッチによるｑ＋１個の列選択ゲートが各々介挿されている。

一方、列デコーダ３０−０には２本の列選択線ＣＯＬＡｐ０およびＣＯＬＡｎ０が接続されている。ここで、列選択線ＣＯＬＡｐ０は、最初の中間ノードＮＢ０に接続された列選択ゲートのＰチャネルトランジスタ３ｐ０のゲートに接続され、列選択線ＣＯＬＡｎ０は同列選択ゲートのＮチャネルトランジスタ３ｎ０のゲートに接続されている。

また、最後の列デコーダ３０−ｑには２本の列選択線ＣＯＬＡｐｑおよびＣＯＬＡｎｑが接続されている。ここで、列選択線ＣＯＬＡｐｑは、最後の中間ノードＮＢｑに接続された列選択ゲートのＰチャネルトランジスタ３ｐｑのゲートに接続され、列選択線ＣＯＬＡｎｑは同列選択ゲートのＮチャネルトランジスタ３ｎｑのゲートに接続されている。他の列デコーダ３０−ｘ（ｘ＝１〜ｑ−１）およびそれらに接続された列選択線も同様である。

第１列デコーダ３０−ｘ（ｘ＝０〜ｑ）は列アドレスＹＡＤＤの上位桁がとりうる各値ｘに各々対応付けられている。列アドレスＹＡＤＤの上位桁が例えば０を示す場合、第１列デコーダ３０−０は、第１カラムスイッチ部３３の列選択ゲートをＯＮさせる列選択電圧を列選択線ＣＯＬＡｐ０およびＣＯＬＡｎ０に各々出力する。一方、第１列デコーダ３０−０以外の第１列デコーダは、各々に列選択線を介して接続された列選択ゲートをＯＦＦさせる列選択電圧を各々出力する。これにより中間ノードＮＢ０に接続された列選択ゲートのみがＯＮとなり、中間ノードＮＢ０がデータノードＮＡに接続される。

次に本実施形態の動作を説明する。書き込み回路１０は、書き込み信号ＷＥがＨｉｇｈレベルのとき、書き込み電圧ＷＥＮとして、目標書き込み電圧５Ｖに対してデータ制御トランジスタ１の閾値電圧Ｖｔｈｎを加えた電圧５Ｖ＋Ｖｔｈｎ≒７Ｖをデータ制御トランジスタ１のゲートに出力する。ここで、データ制御トランジスタ１は、ドレイン側（ＶＰＰ）のＬＤＤが拡がった片側高耐圧構造が採用されているため、耐圧に問題ない。

データ制御トランジスタ１のゲートに５Ｖ＋Ｖｔｈｎ（≒７Ｖ）が印加されると、図９に示すように、ソースにはＶＳｎ＝５Ｖ＋Ｖｔｈｎ−Ｖｔｈｎ＝５Ｖが出力される。ここで、データ制御トランジスタ１では、ソースの電位が５Ｖとなることから、反転層が５Ｖ以上の電位となって空乏層が広がり、ゲートとＰｗｅｌｌ間には電界がほとんど印加されない。従って、ゲート−Ｐｗｅｌｌ間の耐圧は問題ない。従って、データ制御トランジスタ１を低耐圧ゲートのＭＯＳトランジスタにより構成することができる。

本実施形態においてデータ制御スイッチ２はＣＭＯＳスイッチであり、第１カラムスイッチ部３３および第２カラムスイッチ部３４の各スイッチも全てＣＭＯＳスイッチである。従って、データ制御スイッチ２がＯＮとなり、データノードＮＡと列アドレスが示すビット線ＢＩＴｊとの間のＣＭＯＳスイッチがＯＮとなって、当該ビット線ＢＩＴｊが選択されたとき、書き込み電圧発生ノードＮＷの電圧５Ｖが各ＣＭＯＳスイッチを介して殆ど低下することなく当該ビット線ＢＩＴｊに供給される。その際、データノードＮＡと列アドレスが示すビット線ＢＩＴｊとの間の各ＣＭＯＳスイッチのドレイン電圧およびソース電圧は５Ｖとなるが、これらのＣＭＯＳスイッチを構成する各トランジスタに形成される反転層は５Ｖの電位を持つので、耐圧に問題はない。

このように本実施形態によれば、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）と書き込み電圧発生ノードＮＷとの間に介在する各ＣＭＯＳスイッチを低耐圧ゲートのトランジスタのみにより構成することができる。

図１０は、図８における書き込み回路１０の具体的構成例を示す回路図である。図１０において、チャージポンプ１２は、図８におけるデータ制御トランジスタ１のゲートに書き込み電圧ＷＥＮを出力する回路である。

このチャージポンプ１２の出力端子には、Ｎチャネルトランジスタ１１のゲートおよびドレインが接続され、このＮチャネルトランジスタ１１のソースと低電位側電源ノードＶＳＳ＝０Ｖとの間には抵抗Ｒ１およびＲ２が直列に接続されている。Ｎチャネルトランジスタ１１は、チャージポンプ１２の出力端子の電圧からデータ制御トランジスタ１の閾値電圧Ｖｔｈｎ相当の電圧だけ低下した電圧を抵抗Ｒ１およびＲ２からなる直列回路の両端に発生する電圧シフト手段として機能する。

コンパレータ１３は、抵抗Ｒ１およびＲ２間のノードＮ１１の電圧を基準電圧ＶＲＥＦ＝１．５Ｖと比較し、ノードＮ１１の電圧が基準電圧ＶＲＥＦより高い場合はＬｏｗレベルを、低い場合はＨｉｇｈレベルを出力する。この例では、５Ｖを抵抗Ｒ１およびＲ２により分圧した電圧が１．５Ｖとなるように抵抗Ｒ１およびＲ２の抵抗比が定められている。ＮＡＮＤゲート１４は、書き込み信号ＷＥおよびコンパレータ１３の出力信号の両方がＨｉｇｈレベルの場合にＬｏｗレベルを、それ以外の場合にＨｉｇｈレベルを出力する。チャージポンプ１２は、ＮＡＮＤゲート１４の出力信号がＬｏｗレベルである期間、書き込み電圧ＷＥＮの発生ノードに電荷を供給する動作を行い、書き込み電圧ＷＥＮを上昇させる回路である。

この構成によれば、書き込み信号ＷＥがＨｉｇｈレベルになると、不揮発性メモリは書き込み動作となる。このとき、ノードＮ１１の電圧が基準電圧ＶＲＥＦ＝１．５Ｖよりも低く、コンパレータ１３の出力信号がＨｉｇｈレベルであると、ＮＡＮＤゲート１４の出力信号がＬｏｗレベルとなり、チャージポンプ１２が動作し、書き込み電圧ＷＥＮが上昇する。そして、書き込み電圧ＷＥＮが５Ｖ＋Ｖｔｈｎ以上となると、Ｎチャネルトランジスタ１１のソース電圧が５Ｖ以上になり、ノードＮ１１の電圧が基準電圧ＶＲＥＦ＝１．５Ｖ以上となる。この結果、コンパレータ１３の出力信号がＬｏｗレベル、ＮＡＮＤゲート１４の出力信号がＨｉｇｈレベルになり、チャージポンプ１２は動作を停止し、書き込み電圧ＷＥＮが低下する。もし、書き込み電圧ＷＥＮが５Ｖ＋Ｖｔｈｎより少しでも下がれば、再び、チャージポンプ１２が動き出す。このように抵抗Ｒ１およびＲ２と、コンパレータ１３と、ＮＡＮＤゲート１４は、書き込み電圧ＷＥＮを５Ｖ＋Ｖｔｈｎを維持する負帰還制御手段として動作する。

図１１は図８に示す入力回路２０の構成例を示す回路図である。図１１において、入力回路２０は、ＮＡＤＮゲート２９と、レベルシフタＬＳと、インバータ２１および２２により構成されている。

なお、この図１１は、図８に示す入力回路２０を示すと同時に、図８に示す第１列デコーダ３０、第２列デコーダ４０をも示している。第１列デコーダ３０および第２列デコーダ４０は、入力回路２０におけるＮＡＮＤゲート２９をアドレス一致検出回路ＹＤＥＴに置き換えた構成を有している。このアドレス一致検出回路ＹＤＥＴは、列アドレスの上位桁または下位桁が当該第１列デコーダ３０または第２列デコーダ４０に対応した値であるときにＬｏｗレベルを、そうでないときにＨｉｇｈレベルを出力する回路である。

図１１に示す入力回路２０において、ＮＡＮＤゲート２９には高電位側電源電圧３Ｖおよび低電位電源電圧０Ｖが与えられる。そして、ＮＡＮＤゲート２９は、書き込み信号ＷＥおよびデータ信号Ｄｉｎｈの両方がＨｉｇｈレベルの場合にＬｏｗレベル（０Ｖ）、そうでない場合にＨｉｇｈレベル（３Ｖ）となる信号を出力する。

レベルシフタＬＳにおいて、インバータ２３および２４は、いずれもＣＭＯＳインバータであり、高電位側電源電圧ＶＤ３＝３Ｖおよび低電位側電源電圧ＶＳＳ＝０Ｖが与えられる。インバータ２３は、ＮＡＮＤゲート２９の出力信号を論理反転して出力し、インバータ２４はこのインバータ２３の出力信号を論理反転して出力する。

Ｐチャネルトランジスタ２５および２６は、電源電圧ＶＤ５が与えられる高電位側電源ノードに各々のソースが接続されている。そして、Ｐチャネルトランジスタ２５および２６は、各々のゲートに互いの相手のドレインが接続されている。

Ｎチャネルトランジスタ２７は、Ｐチャネルトランジスタ２５のドレインとＰチャネルトランジスタ２６のゲートの共通接続ノードＮ２２にドレインが接続され、ソースが低電位側電源ノードＶＳＳに接続され、ゲートがインバータ２３の出力ノードに接続されている。また、Ｎチャネルトランジスタ２８は、Ｐチャネルトランジスタ２６のドレインとＰチャネルトランジスタ２５のゲートの共通接続ノードＮ２１にドレインが接続され、ソースが低電位側電源ノードＶＳＳに接続され、ゲートがインバータ２４の出力ノードに接続されている。
以上がレベルシフタＬＳの構成である。

インバータ２１は、高電位側電源ＶＤ５および低電位側電源ＶＳＳ間に直列に介挿されたＰチャネルトランジスタ２１ＰおよびＮチャネルトランジスタ２１Ｎにより構成されている。ここで、Ｐチャネルトランジスタ２１ＰおよびＮチャネルトランジスタ２１Ｎの各ゲートは、レベルシフタＬＳ内のノードＮ２１に接続されている。そして、インバータ２１は、このノードＮ２１の信号を論理反転し、選択電圧ＤＩＮｈｐとして出力する。

インバータ２２は、高電位側電源ＶＤ５および低電位側電源ＶＳＳ間に直列に介挿されたＰチャネルトランジスタ２２ＰおよびＮチャネルトランジスタ２２Ｎにより構成されている。ここで、Ｐチャネルトランジスタ２２ＰおよびＮチャネルトランジスタ２２Ｎの各ゲートは、レベルシフタＬＳ内のノードＮ２２に接続されている。そして、インバータ２２は、このノードＮ２２の信号を論理反転し、選択電圧ＤＩＮｈｎとして出力する。
以上が入力回路２０の構成である。

本実施形態による不揮発性メモリにおいて、高電位側電源電圧ＶＤ５は、読み出し動作時には３Ｖとされ、書き込み動作時には５Ｖとされる。

書き込み動作時、書き込み信号ＷＥがＨｉｇｈレベルになると同時に、レベルシフタＬＳ、インバータ２１および２２の高電位側電源電圧ＶＤ５が５Ｖになる。このとき、ＮＡＮＤゲート２９、インバータ２３および２４の高電位側電源電圧はＶＤ３＝３Ｖである。
データ信号Ｄｉｎｈが“１”（Ｈｉｇｈレベル）のときは、ＮＡＮＤゲート２９の出力信号ＤＩｈがＬｏｗレベルとなり、レベルシフタＬＳのノードＮ２１がＨｉｇｈレベル（≒５Ｖ）、ノードＮ２２がＬｏｗレベル（≒０Ｖ）となる。このため、インバータ２１は、選択電圧ＤＩＮｈｐとして０Ｖを出力し、インバータ２２は選択電圧ＤＩＮｈｎとして５Ｖを出力する。この結果、図８においてトランジスタ２ｎおよび２ｐからなるデータ制御スイッチ２がＯＮとなり、列アドレスにより選択されたビット線ＢＩＴｊに５Ｖの書き込み電圧が供給される。

データ信号Ｄｉｎｈが“０”のときは、動作が逆になり、トランジスタ２ｎおよび２ｐからなるＣＭＯＳスイッチがＯＦＦとされ、列アドレスが示すビット線ＢＩＴｊには書き込み電圧が供給されない。

読み出し時は、書き込み信号ＷＥがＬｏｗレベルとなると同時に、レベルシフタＬＳとインバータ２１および２２の高電位側電源電圧ＶＤ５が３Ｖに切り替わる。書き込み信号ＷＥがＬｏｗレベルであるので、データ信号Ｄｉｎｈによらず、インバータ２１が出力する選択電圧ＤＩＮｈｐは３Ｖ、インバータ２２が出力する選択電圧ＤＩＮｈｎは０Ｖとなり、データ制御スイッチ２は常にＯＦＦとなる。

以上説明した回路を列デコーダに用いる場合は、上述したようにＮＡＮＤゲート２９をアドレス一致検出回路ＹＤＥＴに置き換える。この構成において、列アドレスの上位桁または下位桁が当該列デコーダに対応した値になると、アドレス一致検出回路ＹＤＥＴの出力信号ＹＤＥＣがＬｏｗレベルとなる。この結果、インバータ２１は、例えばカラムスイッチ部３３のＣＭＯＳスイッチのＰチャネルトランジスタをＯＮさせるＬｏｗレベルの列選択電圧ＣＯＬＡｐを出力し、インバータ２２は、同カラムスイッチ部３３のＣＭＯＳスイッチのＮチャネルトランジスタをＯＮさせるＨｉｇｈレベルの列選択電圧ＣＯＬＡｎを出力する。

＜第２実施形態＞
図１２はこの発明の第２実施形態である不揮発性メモリの一部である列選択のための回路の構成を示す回路図である。図１２において、入力回路２００は、図８における入力回路２０と書き込み回路１０の両方の機能を備えている。この入力回路２００は、書き込み信号ＷＥとデータ信号Ｄｉｎｈに基づいて、データ制御トランジスタ１のゲートに書き込み電圧ＤＩＮｈを発生させる。また、図１２において、データ制御トランジスタ１は、図８におけるデータ制御トランジスタ１とデータ制御スイッチ２の機能を併せ持つ。他の構成は図８と同一なので、同じ符号を用いる。

次に本実施形態の動作を説明する。入力回路２００は、書き込み信号ＷＥがＨｉｇｈレベルとなる書き込み状態であり、かつ、データ信号ＤｉｎｈがＨｉｇｈレベルである場合に、書き込み電圧ＤＩＮｈを５Ｖ＋Ｖｔｈｎとする。この結果、第１実施形態（図８）と同様、データ制御トランジスタ１がＯＮとなり、データノードＮＡに書き込み電圧５Ｖが発生する。ここで、第１列デコーダ３０−０〜３０−ｑが第１カラムスイッチ部３３内の１つのＣＭＯＳスイッチをＯＮとし、第２列デコーダ４０−０〜４０−ｋの１つが第２カラムスイッチ部３４内のｑ＋１個のＣＭＯＳスイッチをＯＮとし、列アドレスＹＡＤＤが示す列のビット線ＢＩＴｊをデータノードＮＡに接続する。これにより列アドレスＹＡＤＤが示す列のビット線ＢＩＴｊに５Ｖが出力される。

一方、データ信号ＤｉｎｈがＬｏｗレベルの場合は、書き込み電圧ＤＩＮｈは０Ｖとなるので、データノードＮＡはフローティング状態となる。このため、列アドレスＹＡＤＤが示すビット線ＢＩＴｊには電圧が印加されず、不揮発性メモリセルにはデータが書き込まれない。

図１３は本実施形態における入力回路２００の具体的構成例を示す回路図である。この入力回路２００が図１０に示す入力回路２０と異なるところは、ＡＮＤゲート１５とＮチャネルトランジスタ１６が追加されている点である。

ＡＮＤゲート１５は、書き込み信号ＷＥとデータ信号Ｄｉｎｈの両方がＨｉｇｈレベルの場合に信号ＷＥＮをＨｉｇｈレベルとし、そうでない場合に信号ＷＥＮをＬｏｗレベルとする。ＮＡＮＤゲート１４は、信号ＷＥＮおよびコンパレータ１３の出力信号の両方がＨｉｇｈレベルである場合にＬｏｗレベルを、そうでない場合にＨｉｇｈレベルを出力する。Ｎチャネルトランジスタ１６は、チャージポンプ１２が書き込み電圧ＤＩＮｈを出力するノードと低電位側電源ＶＳＳとの間に介挿されている。このＮチャネルトランジスタ１６のゲートには、信号ＷＥＮの反転信号ＷＥＮＢが入力される。

この入力回路２００では、書き込み時、書き込み信号ＷＥがＨｉｇｈレベルとなり、データ信号ＤｉｎｈがＨｉｇｈレベルとなると、信号ＷＥＮがＨｉｇｈレベル、信号ＷＥＮＢがＬｏｗレベルとなる。この状態において、ノードＮ１１の電圧が基準電圧ＶＲＥＦ＝１．５Ｖよりも低く、ＮＡＮＤゲート１４の出力信号がＬｏｗレベルとなると、チャージポンプ１２が動作して書き込み電圧ＤＩＮｈを上昇させる。一方、ノードＮ１１の電圧が基準電圧ＶＲＥＦ＝１．５Ｖよりも高く、ＮＡＮＤゲート１４の出力信号がＨｉｇｈレベルとなると、チャージポンプ１２が停止して書き込み電圧ＤＩＮｈを低下させる。このような動作により、書き込み電圧ＤＩＮｈが５Ｖ＋Ｖｔｈｎに維持される。

一方、データ信号ＤｉｎｈがＬｏｗレベルのときは、信号ＷＥＮがＬｏｗレベル、信号ＷＥＮＢがＨｉｇｈレベルとなる。このため、ＮＡＮＤゲート１４の出力信号がＨｉｇｈレベルとなってチャージポンプ１の動作が止まると同時に、Ｎチャネルトランジスタ１６がＯＮとなる。この結果、書き込み電圧ＤＩＮｈは０Ｖとなる。このようにデータ信号Ｄｉｎｈに基づいて図１２のデータ制御トランジスタ１のＯＮ／ＯＦＦが制御される。

本実施形態では、データ信号Ｄｉｎｈによりチャージポンプ１２を直接制御するので、書き込み電圧ＤＩＮｈの波形が安定するのに時間を要する。また、チャージポンプ１２を同時に書き込みを行うデータのビット数分だけ設ける必要があり、レイアウト面積が大きくなる。しかしながら、本実施形態は、上記第１実施形態における入力回路および書み込み回路が簡略化されており、不揮発性メモリの構成が簡素であると言う利点を有する。

＜第３実施形態＞
本実施形態では、上記第２実施形態における入力回路２００（図１２）を図１４に示す入力回路に置き換える。図１４において、ＮＡＮＤゲート２１０およびレベルシフタ２２０内のインバータ２０９には、高電位電源電圧ＶＤ３と低電位側電源電圧ＶＳ（０Ｖ）が与えられる。ＮＡＮＤゲート２１０は、書き込み信号ＷＥおよびデータ信号Ｄｉｎｈの両方がＨｉｇｈレベルの場合にＬｏｗレベルを、それ以外の場合にＨｉｇｈレベルを出力する。

レベルシフタ２２０において、Ｐチャネルトランジスタ２０１および２０２は、電源電圧ＶＰＰが与えられる高電位側電源ノードに各々のソースが接続されている。そして、Ｐチャネルトランジスタ２０１および２０２は、各々のゲートに互いの相手のドレインが接続されている。

Ｐチャネルトランジスタ２０３および２０４は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ２０３は、Ｐチャネルトランジスタ２０１のドレインとＰチャネルトランジスタ２０２のゲートの共通接続ノードＮ１にソースが接続されている。また、Ｐチャネルトランジスタ２０４は、Ｐチャネルトランジスタ２０２のドレインとＰチャネルトランジスタ２０１のゲートの共通接続ノードＮ２にソースが接続されている。そして、Ｐチャネルトランジスタ２０３および２０４の各ゲートにはバイアス電圧ＶＢＩＡＳ２が与えられる。

Ｎチャネルトランジスタ２０５および２０６、インバータ２０９およびレベルシフタ２２０の前段のＮＡＮＤゲート２１０は、ＮＡＮＤゲート２１０の出力信号に応じて、Ｐチャネルトランジスタ２０３または２０４の一方のドレインと低電位側電源ノード（ＶＳ＝０Ｖ）との間に電流路を形成するスイッチ手段を構成している。さらに詳述すると次の通りである。

Ｎチャネルトランジスタ２０５および２０６は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタであり、各々のドレインがＰチャネルトランジスタ２０３および２０４の各ドレインに各々接続されている。また、Ｎチャネルトランジスタ２０５のソースはＮＡＮＤゲート２１０の出力ノードＮ３に、Ｎチャネルトランジスタ２０６のソースはインバータ２０９の出力ノードＮ４に各々接続されている。そして、Ｎチャネルトランジスタ２０５および２０６の各ゲートにはバイアス電圧ＶＢＩＡＳ３が与えられる。このバイアス電圧ＶＢＩＡＳ３がゲートに与えられたＮチャネルトランジスタ２０５および２０６は、各々のソースが接続されたノードＮ３およびＮ４の電圧が電源電圧ＶＤ３＝３Ｖを越えないように規制する役割を果たす。

Ｐチャネルトランジスタ２０７は、そのソースおよびドレインがＰチャネルトランジスタ２０１のソースおよびドレインに各々接続されている。また、Ｐチャネルトランジスタ２０８は、そのソースおよびドレインがＰチャネルトランジスタ２０２のソースおよびドレインに各々接続されている。そして、Ｐチャネルトランジスタ２０７および２０８の各ゲートにはバイアス電圧ＶＢＩＡＳ１が与えられる。このバイアス電圧ＶＢＩＡＳ１は電圧ＶＰＰからＰチャネルトランジスタ２０７および２０８の閾値電圧Ｖｔｈｐだけ低電位側電源電圧ＶＳＳ＝０Ｖ側にシフトした電圧である。

このバイアス電圧ＶＢＩＡＳ１がゲートに与えられるＰチャネルトランジスタ２０７および２０８には僅かなドレイン電流が流れる。図１４に示す回路では、Ｐチャネルトランジスタ２０３および２０４を介してリーク電流が流れる場合にノードＮ１およびＮ２の電圧が降下する。Ｐチャネルトランジスタ２０７および２０８は、各々に流れる僅かなドレイン電流をノードＮ１およびＮ２に補充することにより、リーク電流に伴うノードＮ１およびＮ２の電圧降下を補償する役割を果たす。

バッファ２３０は、Ｐチャネルトランジスタ２３１およびＮチャネルトランジスタ２３２により構成されている。これらのトランジスタ２３１および２３２は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｐチャネルトランジスタ２３１は、ソースが高電位側電源ＶＰＰに接続され、ゲートがレベルシフタ２２０内のノードＮ１に接続されている。また、Ｎチャネルトランジスタ２３２は、ソースが低電位側電源ＶＳＳに接続され、ゲートがＮＡＮＤゲート２１０の出力ノードＮ３に接続されている。そして、トランジスタ２３１および２３２は、ドレイン同士が共通接続されており、この共通接続ノードから図１２におけるデータ制御トランジスタ１のゲートに書き込み電圧ＤＩＮｈを出力する。
以上が本実施形態による入力回路の構成である。

次に本実施形態の動作を説明する。書き込み動作時、レベルシフタ２２０およびバッファ２３０には、図１４に示すように、電源電圧ＶＰＰとして、５Ｖに対してデータ制御トランジスタ１（図１２参照）の閾値電圧Ｖｔｈｎを加えた電圧５Ｖ＋Ｖｔｈｎ≒７Ｖが与えられる。また、レベルシフタ２２０に対するバイアス電圧ＶＢＩＡＳ１は、電源電圧ＶＰＰからＰチャネルトランジスタ２０７および２０８の閾値電圧Ｖｔｈｐを減算した電圧ＶＰＰ−Ｖｔｈｐ＝５Ｖとされる。また、バイアス電圧ＶＢＩＡＳ２は３ＶからＰチャネルトランジスタ２０３および２０４の閾値電圧Ｖｔｈｐを減算した電圧３Ｖ−Ｖｔｈｐとされる。また、バイアス電圧ＶＢＩＡＳ３は３Ｖとされる。

この場合、Ｐチャネルトランジスタ２０３は、ノードＮ１の電圧が３Ｖよりも低くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。また、Ｐチャネルトランジスタ２０４は、ノードＮ２の電圧が３Ｖよりも低くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。このようにバイアス電圧ＶＢＩＡＳ２がゲートに与えられたＰチャネルトランジスタ２０３および２０４は、ノードＮ１およびＮ２の下限電圧を３Ｖにする役割を果たす。

データ信号Ｄｉｎｈが“１”（３Ｖ）になると、ノードＮ３が０Ｖ、ノードＮ４が３Ｖとなる。従って、バッファ２３０のＮチャンネルトランジスタ２３２にはゲート電圧ＶＧｎ＝０Ｖが供給される。そして、ノードＮ３が０Ｖ、ノードＮ４が３Ｖとなることから、Ｎチャネルトランジスタ２０５がＯＮ、Ｎチャネルトランジスタ２０６がＯＦＦとなり、Ｐチャネルトランジスタ２０３がＯＮ、Ｐチャネルトランジスタ２０４がＯＦＦとなる。従って、ノードＮ１は３Ｖ、ノードＮ２はＶＰＰ（５Ｖ＋Ｖｔｈｎ≒７Ｖ）となる。従って、バッファ２３０のＰチャネルトランジスタ２３１にゲート電圧ＶＧｐ＝３Ｖが供給される。この結果、バッファ２３０では、Ｐチャネルトランジスタ２３１がＯＮ、Ｎチャネルトランジスタ２３２がＯＦＦとなり、書き込み電圧ＤＩＮｈがＶＰＰ（５Ｖ＋Ｖｔｈｎ≒７Ｖ）となる。

データ信号Ｄｉｎｈが“０”（０Ｖ）になると、ノードＮ３が３Ｖ、ノードＮ４が０Ｖとなる。従って、バッファ２３０のＮチャンネルトランジスタ２３２にはゲート電圧ＶＧｎ＝３Ｖが供給される。そして、ノードＮ３が３Ｖ、ノードＮ４が０Ｖとなることから、Ｎチャネルトランジスタ２０５がＯＦＦ、Ｎチャネルトランジスタ２０６がＯＮとなり、Ｐチャネルトランジスタ２０３がＯＦＦ、Ｐチャネルトランジスタ２０４がＯＮとなる。従って、ノードＮ１は７Ｖ、ノードＮ２は３Ｖとなり、バッファ２３０のＰチャネルトランジスタ２３１にゲート電圧ＶＧｐ＝ＶＰＰ（５Ｖ＋Ｖｔｈｎ≒７Ｖ）が供給される。この結果、バッファ２３０では、Ｐチャネルトランジスタ２３１がＯＦＦ、Ｎチャネルトランジスタ２３２がＯＮとなり、書き込み電圧ＤＩＮｈが０Ｖとなる。

このように本実施形態によれば、全てのトランジスタに印加されるゲート−基板間電圧ＶＧＢを５Ｖ以下にして、書き込み電圧ＤＩＮｈとして０Ｖおよび５Ｖ＋Ｖｔｈｎ（≒７Ｖ）を出力することができる。

なお、本実施形態では、リーク電流によりノードＮ１およびＮ２の電圧が低下するのを防止するため、定電流源として機能するトランジスタ２０７および２０８を設けた。しかし、定電流源として他の回路を利用してもよく、またリーク電流の制御が問題にならない範囲で、トランジスタ２０７および２０８の代わりに単なる抵抗を用いてもよい。

次に図１５を参照し、本実施形態の読み出し時の動作を説明する。この図１５には読み出し動作時における各部の電圧が示されている。図１５に示すように、読み出し動作時は、レベルシフタ２２０およびバッファ２３０に対する電源電圧ＶＰＰが３Ｖとされ、バイアス電圧ＶＢＩＡＳ２は０Ｖあるいは−Ｖｔｈｐとされる。そして、読み出し動作時は、書き込み信号ＷＥがＬｏｗレベルとなるので、ノードＮ３が３Ｖ、ノードＮ４は０Ｖとなる。従って、バッファ２３０のＮチャンネルトランジスタ２３２にはゲート電圧ＶＧｎ＝３Ｖが供給される。そして、ノードＮ３が３Ｖ、ノードＮ４が０Ｖとなることから、Ｎチャネルトランジスタ２０５がＯＦＦ、Ｎチャネルトランジスタ２０６がＯＮとなり、Ｐチャネルトランジスタ２０３がＯＦＦ、Ｐチャネルトランジスタ２０４がＯＮとなる。従って、ノードＮ１は３Ｖ、ノードＮ２は０Ｖとなり、バッファ２３０のＰチャネルトランジスタ２３１にゲート電圧ＶＧｐ＝３Ｖが供給される。この結果、バッファ２３０では、Ｐチャネルトランジスタ２３１がＯＦＦ、Ｎチャネルトランジスタ２３２がＯＮとなり、書き込み電圧ＤＩＮｈが０Ｖとなる。

図１６は、図１４に示すレベルシフタ２２０およびバッファ２３０に電源電圧ＶＰＰ＝５Ｖ＋Ｖｔｈｎを安定して供給するためのレギュレータ回路２５０の構成を示す回路図である。図１６において、チャージポンプ２５１は、８Ｖの電圧を出力する。このチャージポンプ２５１の出力電圧はコンパレータ２５２に電源電圧として供給されるとともに、Ｐチャネルトランジスタ２５３および２５５の各ソースに供給される。Ｎチャネルトランジスタ２５４は、ドレインのＬＤＤ層のみが拡張された片側高耐圧構造のトランジスタである。このＮチャネルトランジスタ２５４のドレインおよびゲートは、Ｐチャネルトランジスタ２５３のドレインに接続されている。そして、Ｎチャネルトランジスタ２５４のソースと低電位側電源ＶＳＳとの間には抵抗Ｒ３およびＲ４が直列に介挿されている。この例では、５Ｖを抵抗Ｒ３およびＲ４により分圧した電圧が基準電圧ＶＲＥＦ＝１．５Ｖとなるように抵抗Ｒ３およびＲ４の抵抗比が定められている。コンパレータ２５２は、抵抗Ｒ３およびＲ４間のノードＮ１２の電圧と基準電圧ＶＲＥＦ＝１．５Ｖとを比較し、比較結果に基づき、Ｐチャネルトランジスタ２５３および２５５に対するゲート電圧を制御する。ここで、Ｐチャネルトランジスタ２５５のドレイン電圧は、電源電圧ＶＰＰとして図１４に示すレベルシフタ２２０およびバッファ２３０に供給される。

このような構成において、Ｎチャネルトランジスタ２５４のソース電圧が５Ｖより高く、ノードＮ１２の電圧が基準電圧ＶＲＥＦより高い場合、コンパレータ２５２は、Ｐチャネルトランジスタ２５３および２５５に対するゲート電圧を上昇させ、Ｐチャネルトランジスタ２５３および２５５のＯＮ抵抗を増加させる。一方、Ｎチャネルトランジスタ２５４のソース電圧が５Ｖより低く、ノードＮ１２の電圧が基準電圧ＶＲＥＦより低い場合、コンパレータ２５２は、Ｐチャネルトランジスタ２５３および２５５に対するゲート電圧を低下させ、Ｐチャネルトランジスタ２５３および２５５のＯＮ抵抗を減少させる。この負帰還制御が働くことにより、Ｎチャネルトランジスタ２５４のソースの電圧は５Ｖとなり、Ｎチャネルトランジスタ２５４のドレインおよびゲートの電圧は、この５Ｖに対してＮチャネルトランジスタ２５４の閾値電圧Ｖｔｈｎを加えた電圧５Ｖ＋Ｖｔｈｎとなる。そして、Ｐチャネルトランジスタ２５３および２５５は共通のゲート電圧が与えられるので、Ｐチャネルトランジスタ２５５のドレインから図１４に示すレベルシフタ２２０およびバッファ２３０に対し、電源電圧ＶＰＰ＝５Ｖ＋Ｖｔｈｎが供給される。

＜第４実施形態＞
図５および図６に示すフラッシュメモリは、消去（Ｅｒａｓｅ）時に、ドレイン電圧ＶＤ、ソース電圧ＶＳ、Ｐｗｅｌｌの電圧を１０Ｖにする必要がある。このとき、列デコーダは、全非選択とするが、カラムスイッチ部をＣＭＯＳスイッチにより構成しているため、これらのＣＭＯＳスイッチをＯＦＦさせるために、設定を工夫する必要がある。

図１７は、消去に対応した列デコーダ４０の構成例を示す回路図である。図１７には、図１２における第２カラムスイッチ部３４を構成するＣＭＯＳスイッチの中の１つのＣＭＯＳスイッチが例示されている。このＣＭＯＳスイッチは、Ｐチャネルトランジスタ４ｐおよびＮチャネルトランジスタ４ｎにより構成されている。Ｐチャネルトランジスタ４ｐが形成されたＮｗｅｌｌは高電位側電源電圧ＶＣＯＬが与えられ、Ｎチャネルトランジスタ４ｎが形成されたＰｗｅｌｌは低電位側電源電圧ＶＳＳが与えられている。図１７に示す列デコーダは、このＣＭＯＳスイッチのＯＮ／ＯＦＦ制御を行う。

列デコーダにおいて、アドレス一致検出回路５２、インバータ５３、レベルシフタ４００内のインバータ５１には高電位側電源電圧ＶＤ３と低電位側電源電圧ＶＳＳが与えられる。レベルシフタ４００と、インバータ５４および５７には高電位側電源電圧ＶＣＯＬと低電位側電源電圧ＶＳＳが与えられる。

インバータ５３は、消去信号ＥＥを論理反転して出力する。アドレス一致検出回路５２には、列アドレスの下位桁と消去信号ＥＥの反転信号ＥＥＢが入力される。消去時（ＥＥＢ＝“０”）、このアドレス一致検出回路５２は、列アドレスと無関係にＨｉｇｈレベル（＝ＶＤ３）を出力する。また、消去時以外（ＥＥＢ＝“１”）であり、かつ、列アドレスの下位桁が当該列デコーダに対応付けられた値を示すとき、アドレス一致検出回路５２は、Ｌｏｗレベル（＝ＶＳＳ）を出力する。

レベルシフタ４００において、Ｐチャネルトランジスタ４１および４２は、電源電圧ＶＣＯＬが与えられる高電位側電源ノードに各々のソースが接続されている。そして、Ｐチャネルトランジスタ４１および４２は、各々のゲートに互いの相手のドレインが接続されている。

Ｐチャネルトランジスタ４３および４４は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ４３は、Ｐチャネルトランジスタ４１のドレインとＰチャネルトランジスタ４２のゲートの共通接続ノードＮ１にソースが接続されている。また、Ｐチャネルトランジスタ４４は、Ｐチャネルトランジスタ４２のドレインとＰチャネルトランジスタ４１のゲートの共通接続ノードＮ２にソースが接続されている。そして、Ｐチャネルトランジスタ４３および４４の各ゲートにはバイアス電圧ＶＢＩＡＳ２が与えられる。

また、Ｐチャネルトランジスタ４３のソースにはＮチャネルトランジスタ４９のドレインが、Ｐチャネルトランジスタ４３のドレインにはＮチャネルトランジスタ４９のソースが接続されている。さらにＰチャネルトランジスタ４４のソースにはＮチャネルトランジスタ５０のドレインが、Ｐチャネルトランジスタ４４のドレインにはＮチャネルトランジスタ５０のソースが接続されている。これらのＮチャネルトランジスタ４９および５０は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｎチャネルトランジスタ４９および５０の各ゲートは、インバータ５３の出力ノードＮ５に接続されている。

Ｎチャネルトランジスタ４５および４６、インバータ５１およびレベルシフタ４００の前段のアドレス一致検出回路５２は、アドレス一致検出回路５２の出力信号に応じて、Ｐチャネルトランジスタ４３または４４の一方のドレインと低電位側電源ノード（ＶＳＳ＝０Ｖ）との間に電流路を形成するスイッチ手段を構成している。さらに詳述すると次の通りである。

Ｎチャネルトランジスタ４５および４６は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタであり、各々のドレインがＰチャネルトランジスタ４３および４４の各ドレインに各々接続されている。また、Ｎチャネルトランジスタ４５のソースはアドレス一致検出回路５２の出力ノードＮ３に、Ｎチャネルトランジスタ４６のソースはインバータ５１の出力ノードＮ４に各々接続されている。そして、Ｎチャネルトランジスタ４５および４６の各ゲートには電源電圧ＶＤ３が与えられる。この電源電圧ＶＤ３がゲートに与えられたＮチャネルトランジスタ４５および４６は、各々のソースが接続されたノードＮ３およびＮ４の電圧が電源電圧ＶＤ３を越えないように規制する役割を果たす。

Ｐチャネルトランジスタ４７は、そのソースおよびドレインがＰチャネルトランジスタ４１のソースおよびドレインに各々接続されている。また、Ｐチャネルトランジスタ４８は、そのソースおよびドレインがＰチャネルトランジスタ４２のソースおよびドレインに各々接続されている。そして、Ｐチャネルトランジスタ４７および４８の各ゲートにはバイアス電圧ＶＢＩＡＳ１が与えられる。このバイアス電圧ＶＢＩＡＳ１は電圧ＶＣＯＬからＰチャネルトランジスタ４７および４８の閾値電圧Ｖｔｈｐだけ低電位側電源電圧ＶＳＳ＝０Ｖ側にシフトした電圧である。

このバイアス電圧ＶＢＩＡＳ１がゲートに与えられるＰチャネルトランジスタ４７および４８は、上記第３実施形態のＰチャネルトランジスタ２０７および２０８と同様、各々に流れる僅かなドレイン電流をノードＮ１およびＮ２に補充することにより、リーク電流に伴うノードＮ１およびＮ２の電圧降下を補償する役割を果たす。

インバータ５４は、Ｐチャネルトランジスタ５５およびＮチャネルトランジスタ５６により構成されている。これらのトランジスタ５５および５６は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｐチャネルトランジスタ５５は、ソースが高電位側電源ＶＣＯＬに接続され、ゲートがレベルシフタ４００内のノードＮ２に接続されている。また、Ｎチャネルトランジスタ５６は、ソースが低電位側電源ＶＳＳに接続され、ゲートがレベルシフタ４００内のノードＮ４に接続されている。そして、トランジスタ５５および５６は、ドレイン同士が共通接続されており、この共通接続ノードが列選択線ＣＯＬＢｐを介してＰチャネルトランジスタ４ｐのゲートに列選択電圧を出力する。

一方、インバータ５７は、Ｐチャネルトランジスタ５８およびＮチャネルトランジスタ５９により構成されている。これらのトランジスタ５８および５９は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｐチャネルトランジスタ５８は、ソースが高電位側電源ＶＣＯＬに接続され、ゲートがレベルシフタ４００内のノードＮ１に接続されている。また、Ｎチャネルトランジスタ５９は、ソースが低電位側電源ＶＳＳに接続され、ゲートがレベルシフタ４００内のノードＮ３に接続されている。そして、トランジスタ５８および５９は、ドレイン同士が共通接続されており、この共通接続ノードが列選択線ＣＯＬＢｎを介してＮチャネルトランジスタ４ｎのゲートに列選択電圧を出力する。

次に本実施形態の消去時の動作を説明する。消去時（Ｅｒａｓｅ）には、レベルシフタ４００、インバータ５４および５７に対する電源電圧ＶＣＯＬは、消去電圧（Ｐウェル電圧）の１０Ｖとされる。また、消去信号ＥＥがＨｉｇｈレベルとなるため、ノードＮ５がＬｏｗレベル（＝ＶＳＳ＝０Ｖ）となり、Ｎチャネルトランジスタ４９および５０がＯＦＦとなる。

また、アドレス一致検出回路５２に対する入力信号ＥＥＢ（消去信号ＥＥの反転信号）がＬｏｗレベルとなるので、アドレス一致検出回路５２の出力ノードＮ３は、列アドレスＹＡＤＤの如何に依らずＨｉｇｈレベル（＝ＶＤ３＝３Ｖ）となる。この結果、Ｎチャネルトランジスタ４５、Ｐチャネルトランジスタ４３がＯＦＦし、Ｎチャネルトランジスタ４５のドレインのノードＮ６およびレベルシフタ４００の出力ノードＮ１が１０Ｖとなる。

一方、インバータ５１の出力ノードＮ４はＬｏｗレベル（＝ＶＳＳ＝０Ｖ）となるため、Ｎチャネルトランジスタ４６はＯＮとなり、Ｎチャネルトランジスタ４６のドレインのノードＮ７はＬｏｗレベル（＝０Ｖ）となる。しかし、バイアス電圧ＶＢＩＡＳ２が５Ｖ−Ｖｔｈｐとなっているので、レベルシフタ４００の出力ノードＮ２のレベルはバイアス電圧ＶＢＩＡＳ２により定まる下限値５Ｖとなる。

インバータ５４は、Ｐチャネルトランジスタ５５のゲート電圧が５Ｖ、Ｎチャネルトランジスタ５６のゲート電圧が０Ｖとなるので、列選択線ＣＯＬＢｐに１０Ｖを出力する。また、インバータ５７は、Ｐチャネルトランジスタ５８のゲート電圧が１０Ｖ、Ｎチャネルトランジスタ５９のゲート電圧が３Ｖ（ＶＤ３）となるので、列選択線ＣＯＬＢｎに０Ｖを出力する。この結果、列選択線ＣＯＬＢｐに接続された全てのＰチャネルトランジスタ４ｐ、列選択線ＣＯＬＢｎに接続された全てのＮチャネルトランジスタ４ｎがＯＦＦとなる。

以上が消去時の動作である。本実施形態によれば、消去時にビット線ＢＩＴｊが１０Ｖとなっても、トランジスタ５５、５６、５８、５９、４ｐ、４ｎのゲートとＷｅｌｌ間の電界を全て破壊電圧以下にすることができ、ゲート酸化膜の厚いゲート高耐圧トランジスタを採用せずに、不揮発性メモリを高電圧動作させることができる。

なお、Ｐチャネルトランジスタ４１、４２、４７、４８、４３、４４のＮＷｅｌｌは、すべて最高電圧ＶＣＯＬの電源に接続しても良いし、自身のソースに接続しても良い。自身のソースに接続すれば、バックバイアスの影響を受けないメリットがある反面、各トランジスタのＮＷｅｌｌを独立に設ける必要があり、所要面積が大きくなる。

図１８は、図１７に示す回路の書き込み時（Ｐｒｏｇｒａｍ）における各部の動作電圧を示すものである。図１８において、書き込み時は電源電圧ＶＣＯＬが５Ｖとされる。また、消去信号ＥＥがＬｏｗレベルとなるので、ノードＮ５が３Ｖとなり、Ｎチャネルトランジスタ４９および５０がＯＮとなり、ノードＮ１およびＮ６間とノードＮ２およびＮ７間がショートする。

また、信号ＥＥＢがＨｉｇｈレベルとなるので、列アドレスＹＡＤＤが当該列デコーダに対応付けられた値を示す場合、アドレス一致検出回路５２の出力ノードＮ３が０Ｖ、インバータ５１の出力ノードＮ４が３Ｖとなり、レベルシフタ４００の出力ノードＮ１が０Ｖ、出力ノードＮ２が５Ｖとなる。このため、インバータ５４は、列選択線ＣＯＬＢｐに０Ｖを出力し、インバータ５７は列選択線ＣＯＬＢｎに５Ｖを出力する。この結果、列選択線ＣＯＬＢｐに接続された全てのＰチャネルトランジスタ４ｐと列選択線ＣＯＬＢｎに接続された全てのＮチャネルトランジスタ４ｎがＯＮとなる。このときデータノードＮＡが書き込み電圧５Ｖに設定されていると、選択されたビット線ＢＩＴｊには５Ｖが出力される。

一方、列アドレスＹＡＤＤが当該列デコーダに対応付けられた値を示さない場合、アドレス一致検出回路５２の出力ノードＮ３が３Ｖ、インバータ５１の出力ノードＮ４が０Ｖとなり、レベルシフタ４００の出力ノードＮ１が５Ｖ、出力ノードＮ２が０Ｖとなる。このため、インバータ５４は、列選択線ＣＯＬＢｐに５Ｖを出力し、インバータ５７は列選択線ＣＯＬＢｎに０Ｖを出力する。この結果、列選択線ＣＯＬＢｐに接続された全てのＰチャネルトランジスタ４ｐと列選択線ＣＯＬＢｎに接続された全てのＮチャネルトランジスタ４ｎがＯＦＦとなる。

図１９は、図１７に示す回路の読み出し時（Ｒｅａｄ）における各部の動作電圧を示すものである。図１９に示すように、読み出し時は、電源電圧ＶＣＯＬが３Ｖとなり、全ての電源電圧が３Ｖとなる。列デコーダの選択時の動作、非選択時の動作は図１８と同様である。また、読み出し時、ビット線ＢＩＴｊには０．６Ｖの電圧が与えられる。

＜各実施形態の効果＞
次に図２０に示す比較例との比較を行いつつこの発明の各実施形態の効果を説明する。例えば、図２０に示すように、書き込み用の電源電圧ＶＰＰを５Ｖにして、Ｐチャネルトランジスタ１ｐおよびＮチャネルトランジスタ１ｎからなるＣＭＯＳスイッチを介してデータノードＮＡに与えるようにすれば、原理的には全てのトランジスタを低電界トランジスタに置き換えることが可能である。しかし、この場合の電源電圧ＶＰＰ＝５Ｖをチップ内部で生成するためには、チャージポンプとレギュレータにより電源を構成する必要があり、瞬時電流に対する応答速度の問題が出てくる。

図２１は図２０の回路を用いた場合の好ましくない動作波形の例を示すものである。この例では、書き込み時に、データ信号ＤＩＮｎｈがＨｉｇｈレベルとなって書き込み状態になると、同時に、列アドレスに対応した列デコーダにより、列選択ゲートがＯＮとされ、選択された列アドレスに対応したビット線ＢＩＴｊに書き込み電圧（５Ｖ）が印加される。図２１（ａ）は、データ信号ＤＩＮｎｈおよび列選択線ＣＯＬＡの信号波形である。この例では列選択線ＣＯＬＡ０およびＣＯＬＡ１が順に選択されている。図２１（ｂ）は、電源電圧ＶＰＰとデータノードＮＡの電圧波形を示している。データノードＮＡから列アドレスが示すビット線ＢＩＴｊまでの経路上の列選択ゲートがＯＮとなってビット線ＢＩＴｊに電圧が印加され、メモリセルに電流が流れると、電源電圧ＶＰＰを生成するレギュレータの応答速度が遅いので、図２１（ｂ）に示すように、一旦、電源電圧ＶＰＰが５Ｖ以下の電圧にドロップし、その後、徐々に復帰する。場合によっては、列選択ゲートがＯＦＦするときに、レギュレータの特性により、一瞬高い電圧が電源電圧ＶＰＰに発生することもある。従って、図２１（ｃ）に示すように、ビット線ＢＩＴｊの電圧波形は、本来の理想的な波形よりかなり鈍った波形となり、書き込み特性が劣化する問題が生じる。

これに対し、例えば第１実施形態（図８）の回路を採用した場合の動作波形は図２２に示すものとなる。第１実施形態によれば、データノードＮＡから列アドレスが示すビット線ＢＩＴｊまでの経路上の列選択ゲートがＯＮになると、図２１と同様に、急激に電流が流れるため、図２２（ｂ）のように、電源電圧ＶＰＰ（８Ｖ）は、一旦電圧降下を起こす。しかし、この電源電圧ＶＰＰの降下は、書き込み回路で設定した５Ｖより高い範囲内での電圧降下なので、データノードＮＡの電圧には影響なく、データノードＮＡは常に５Ｖを維持する。従って、図２２（ｃ）に示すように、ビット線ＢＩＴ０、ＢＩＴ１には、本来の理想的な電圧波形が発生する。

以上、第１実施形態を例に比較例と比較した効果を説明したが、第２〜第４実施形態においても同様な効果が得られる。

＜他の実施形態＞
この発明には以上説明した第１〜第４実施形態の他にも実施形態が考えられる。例えば上記各実施形態では、電圧の集中する箇所に片側高耐圧構造のトランジスタを使用したが、両側高耐圧構造のトランジスタを使用してもよい。

１０……書き込み回路、２０，２００……入力回路、３０−ｘ（ｘ＝０〜ｑ），４０−ｙ（ｙ＝０〜ｋ）……列デコーダ、３３，３４……カラムスイッチ部、ＮＷ……書き込み電圧発生ノード、ＮＡ……データノード、２ｐ，３ｐｘ（ｘ＝０〜ｑ），４ｐｙｘ（ｙ＝０〜ｋ、ｘ＝０〜ｑ）……Ｐチャネルトランジスタ、２ｎ，３ｎｘ（ｘ＝０〜ｑ），４ｎｙｘ（ｙ＝０〜ｋ、ｘ＝０〜ｑ），１１……Ｎチャネルトランジスタ、１……データ制御トランジスタ、２……データ制御スイッチ、１２……チャージポンプ、Ｒ１，Ｒ２，Ｒ３，Ｒ４……抵抗、１３……コンパレータ、１４……ＮＡＮＤゲート、２１，２２，２３０，５４，５８……バッファ、ＬＳ，２２０，４００……レベルシフタ、ＹＤＥＴ，５２……アドレス一致検出回路。

Claims (7)

1. 複数のビット線のいずれかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、
   データノードと複数のビット線との間に介挿され、書き込み時または読み出し時にアクセス対象である不揮発性メモリセルの接続されたビット線を前記データノードに接続する列選択手段と、
   電源ノードにドレインが接続され、書き込み電圧発生ノードにソースが接続されたデータ制御トランジスタと、
   書き込み信号に応じて前記データ制御トランジスタのゲート電圧を制御する書き込み回路と、
   前記書き込み電圧発生ノードと前記データノードとの間に介挿されたＣＭＯＳスイッチであるデータ制御スイッチと、
   データ信号に応じて前記データ制御スイッチのＯＮ／ＯＦＦを切り換える入力回路とを有し、
   前記書き込み回路が前記データ制御トランジスタに対するゲート電圧を制御することにより前記データ制御トランジスタのＯＮ／ＯＦＦを切り換え、前記データ制御トランジスタをＯＮにする場合に、前記電源ノードから前記データ制御トランジスタを介して前記書き込み電圧発生ノードに与えられる電圧を前記データ制御トランジスタに対するゲート電圧により抑制することを特徴とする半導体集積回路。
2. 前記列選択手段は、前記複数のビット線から前記データノードに至る経路上に列選択ゲートとして各々介挿された複数のＣＭＯＳスイッチを有し、列アドレスが示す列のビット線から前記データノードに至る経路上の列選択ゲートを選択してＯＮにすることを特徴とする請求項１に記載の半導体集積回路。
3. 複数のビット線のいずれかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、
   データノードと複数のビット線との間に介挿され、アクセス対象である不揮発性メモリセルの接続されたビット線を前記データノードに接続する列選択手段と、
   電源ノードにドレインが接続され、前記データノードにソースが接続されたデータ制御トランジスタと、
   書き込み信号が書き込み動作を指示する場合に、データ信号に応じて前記データ制御トランジスタのゲート電圧を制御する入力回路とを有し、
   前記列選択手段は、前記複数のビット線から前記データノードに至る経路上に列選択ゲートとして各々介挿された複数のＣＭＯＳスイッチを有し、列アドレスが示す列のビット線から前記データノードに至る経路上の列選択ゲートを選択してＯＮにするものであり、
   前記入力回路は、前記データ信号に応じて前記データ制御トランジスタのＯＮ／ＯＦＦを切り換え、前記データ制御トランジスタをＯＮにする場合に、前記電源ノードから前記データ制御トランジスタを介して前記データノードに与えられる電圧を前記データ制御トランジスタに対するゲート電圧により抑制することを特徴とする半導体集積回路。
4. 前記入力回路は、
   前記データ制御トランジスタのゲート電圧を発生するチャージポンプと、
   前記データ制御トランジスタのゲート電圧から前記データ制御トランジスタの閾値電圧相当の電圧だけ低下した電圧を発生する電圧シフト手段と、
   前記電圧シフト手段により発生された電圧が所定の目標書き込み電圧を維持するように前記チャージポンプが発生するゲート電圧の増減を制御する負帰還制御手段と
   を具備することを特徴とする請求項３に記載の半導体集積回路。
5. 前記入力回路は、
   書き込み信号が書き込み動作を指示する場合に、データ信号に応じて、高電位側電源電圧と低電位側電源電圧との中間の第１の中間電圧または前記低電位側電源電圧を選択し、第１の制御信号として出力する論理回路と、
   前記論理回路の出力信号に基づいて、前記高電位側電源電圧または前記高電位側電源電圧と前記低電位側電源電圧との中間の第２の中間電圧を選択し、第２の制御信号として出力するレベルシフタと、
   ソースに前記高電位側電源電圧が与えられ、ゲートに前記第２の制御信号が与えられるＰチャネルトランジスタと、ソースに前記低電位側電源電圧が与えられ、ゲートに前記第１の制御信号が与えられるＮチャネルトランジスタのドレイン同士を共通接続してなり、前記ドレイン同士の共通接続ノードが前記データ制御トランジスタのゲートに接続されたバッファとを具備し、
   前記レベルシフタは、
   前記高電位電源電圧が各々のソースに与えられ、互いに相手のドレインが各々のゲートに接続された第１および第２のＰチャネルトランジスタと、
   前記第１および第２のＰチャネルトランジスタの各ドレインに各々のソースが接続され、前記第２の中間電圧から各々の閾値電圧を減算したバイアス電圧が各々のゲートに与えられた第３および第４のＰチャネルトランジスタと、
   前記第３および４のＰチャネルトランジスタの各ドレインに各々のドレインが接続され、各々のソースが前記低電位側電源ノードに接続された第１および第２のＮチャネルトランジスタとを具備し、
   前記第１の制御信号に基づいて前記第３のＰチャネルトランジスタまたは第４のＰチャネルトランジスタの一方のドレインと前記低電位側電源ノードとの間に電流路を形成することにより、前記第１のＰチャネルトランジスタおよび前記第２のＰチャネルトランジスタの各ドレイン電圧を前記第２の中間電圧から前記高電位側電源電圧までの範囲内において変化させ、前記第１のＰチャネルトランジスタまたは前記第２のＰチャネルトランジスタの一方のドレイン電圧を前記第２の制御信号として出力することを特徴とする半導体集積回路。
6. 複数のビット線のいずれかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、
   データノードと複数のビット線との間に介挿され、書き込み時または読み出し時にアクセス対象である不揮発性メモリセルの接続されたビット線を前記データノードに接続する列選択手段と、
   電源ノードにドレインが接続され、前記データノードにソースが接続されたデータ制御トランジスタと、
   書き込み信号が書き込み動作を指示する場合に、データ信号に応じて前記データ制御トランジスタのゲート電圧を制御する入力回路とを有し、
   前記列選択手段は、前記複数のビット線から前記データノードに至る経路上に列選択ゲートとして各々介挿された複数のＣＭＯＳスイッチを有し、前記列選択ゲートにおけるＰチャネルトランジスタは高電位側電源電圧が与えられるＮｗｅｌｌに形成され、前記列選択ゲートにおけるＮチャネルトランジスタは低電位側電源電圧が与えられるＰｗｅｌｌに形成されており、
   前記列選択手段は、書き込み時または読み出し時には列アドレスが示す列のビット線から前記データノードに至る経路上の列選択ゲートを選択してＯＮにするものであり、不揮発性メモリセルの記憶データの消去時には、全ての列選択ゲートを構成するＰチャネルトランジスタおよびＮチャネルトランジスタの各ゲートに高電位側電源電圧および低電位側電源電圧を与えて、全ての列選択ゲートをＯＦＦさせることを特徴とする不揮発性メモリ。
7. 前記列選択手段は、
   列アドレスおよび消去信号に応じて、前記高電位側電源電圧と前記低電位側電源電圧との中間の第１の中間電圧または前記低電位側電源電圧を選択し、第１の制御信号として出力する論理回路と、
   前記第１の制御信号を論理反転して第２の制御信号を出力するインバータと、
   前記第１の制御信号に基づいて、前記高電位側電源電圧または前記高電位側電源電圧と前記低電位側電源電圧との中間の第２の中間電圧を選択することにより、前記第１の制御信号と同相の第３の制御信号および前記第１の制御信号と逆相の第４の制御信号を出力するレベルシフタと、
   ソースに前記高電位側電源電圧が与えられ、ゲートに前記第３の制御信号が与えられるＰチャネルトランジスタと、ソースに前記低電位側電源電圧が与えられ、ゲートに前記第１の制御信号が与えられるＮチャネルトランジスタのドレイン同士が共通接続されてなり、前記ドレイン同士の共通接続ノードが前記列選択ゲートのＮチャネルトランジスタのゲートに接続された第１のバッファと、
   ソースに前記高電位側電源電圧が与えられ、ゲートに前記第４の制御信号が与えられるＰチャネルトランジスタと、ソースに前記低電位側電源電圧が与えられ、ゲートに前記第２の制御信号が与えられるＮチャネルトランジスタのドレイン同士が共通接続されてなり、前記ドレイン同士の共通接続ノードが前記列選択ゲートのＰチャネルトランジスタのゲートに接続された第２のバッファと
   を具備することを特徴とする請求項６に記載の半導体集積回路。

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