JP2013172014A - 固体撮像装置およびその製造方法、並びにカメラシステム - Google Patents
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Abstract
【課題】ダストの発生を抑止しつつ、ブレードダイシングを行ってもクラックの発生を防止することができ、ダイシングのカット品質、歩留まりの向上を図ることが可能な固体撮像装置およびその製造方法、並びにカメラシステムを提供する。
【解決手段】光電変換を行う複数の画素が配列された画素部と、ロジック部を含み、画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、画素部とロジック部は積層構造として形成され、積層構造は、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、低硬度層の側部には、他の層とは異なる分断部が形成されている。
【選択図】図８
【解決手段】光電変換を行う複数の画素が配列された画素部と、ロジック部を含み、画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、画素部とロジック部は積層構造として形成され、積層構造は、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、低硬度層の側部には、他の層とは異なる分断部が形成されている。
【選択図】図８
Description
本発明は、硬い層や柔らかい層を含む積層構造を有するウェハーをダイシングにより個片化して形性される固体撮像装置およびその製造方法、並びにカメラシステムに関するものである。
従来、撮像装置はＣＭＯＳイメージセンサ（ＣＩＳ）チップと画像処理チップの２チップをそれぞれパッケージに搭載し、モジュールとして組み立てを行っている。
もしくは、それぞれのチップをＣＯＢ(Chip On Board)実装している場合もある。
もしくは、それぞれのチップをＣＯＢ(Chip On Board)実装している場合もある。
近年、携帯電話などに撮像装置を搭載する場合に、実装面積の低減、小型化が求められており、上記２チップを１チップ化するＳＯＣ(System On Chip)が開発されている。
しかし、１チップ化するために、ＣＩＳプロセスと高速ロジックプロセスが混載されたプロセスは工程数が増加しコスト高なだけでなく、アナログ特性とロジック特性の両立が難しくなり、撮像装置の特性劣化につながる懸念がある。
そこで、上記の２チップをチップレベルで組み立てて積層構造として、小型化と特性向上の両立を図る方法が提案されている（特許文献１，２参照）。
そこで、上記の２チップをチップレベルで組み立てて積層構造として、小型化と特性向上の両立を図る方法が提案されている（特許文献１，２参照）。
図１（Ａ）および（Ｂ）は、積層構造の固体撮像装置のプロセスフローを示す図である。
図１（Ａ）に示すように、上下の第１および第２チップをそれぞれ最適なプロセスで作製したウェハー１，２を貼りあわせた後に、上チップの裏面を研磨し上チップのウェハー厚を薄くする。
貫通穴を金属で埋めたビア（ＶＩＡ）を通して上下チップ間の信号線および電源線が電気的に接合される。
そして、図１（Ｂ）に示すように、第１チップ（上チップ）側に、カラーフィルタおよびマイクロレンズの加工を行った後に、ダイシングによりチップとして切り出す。
貫通穴を金属で埋めたビア（ＶＩＡ）を通して上下チップ間の信号線および電源線が電気的に接合される。
そして、図１（Ｂ）に示すように、第１チップ（上チップ）側に、カラーフィルタおよびマイクロレンズの加工を行った後に、ダイシングによりチップとして切り出す。
図２は、ダイシングによりチップを切り出す一般的な方法を説明するための図である。
また、図２中、ＣＷはブレード(Blade)によるカット幅を示している。
また、図２中、ＣＷはブレード(Blade)によるカット幅を示している。
チップＣＰがアレイ状に配置された積層構造のウェハーは、チップ間で切断（カット）する位置であるスクライブラインＳＣＬに沿ってブレードにより切断され、各チップＣＰに個片化される。
図２には、切断（カット）する位置であるスクライブラインＳＣＬにおける簡略断面を一部拡大して示されている。
図２の積層構造において、ＣＩＳ側ウェハー１は、シリコン（Ｓｉ）層１１、窒化膜（たとえばＳｉＮ膜）１２が積層されている。実際にはＳｉ層１１のＳｉＮ膜が形成された面と対向する他面側にセンサ等が形成される。
ロジック側ウェハー２は、シリコン層２１、酸化膜２２、配線（たとえばカッパー）層２３、ＳｉＯ２層２４、およびＳｉＯ２層２５が積層されている。
そして、図２の簡略構造では、ＣＩＳ側ウェハー１のＳｉＮ膜１２とロジック側ウェハー２のＳｉＯ２層２５が貼り合わされている。
図２の積層構造において、ＣＩＳ側ウェハー１は、シリコン（Ｓｉ）層１１、窒化膜（たとえばＳｉＮ膜）１２が積層されている。実際にはＳｉ層１１のＳｉＮ膜が形成された面と対向する他面側にセンサ等が形成される。
ロジック側ウェハー２は、シリコン層２１、酸化膜２２、配線（たとえばカッパー）層２３、ＳｉＯ２層２４、およびＳｉＯ２層２５が積層されている。
そして、図２の簡略構造では、ＣＩＳ側ウェハー１のＳｉＮ膜１２とロジック側ウェハー２のＳｉＯ２層２５が貼り合わされている。
なお、ＳｉＮ膜１２は比較的硬い膜である。
また、配線層２３は、ブロセスの微細化に伴って配線が細くなることにより低抵抗化が容易ではなくなっている等の理由から、低抵抗化を促進するために、低誘電率膜が適用される。この低誘電率膜を含む配線層２３は、他の層、特にＳｉＮ膜より硬度的に柔らかい脆性材料により形成される。
また、配線層２３は、ブロセスの微細化に伴って配線が細くなることにより低抵抗化が容易ではなくなっている等の理由から、低抵抗化を促進するために、低誘電率膜が適用される。この低誘電率膜を含む配線層２３は、他の層、特にＳｉＮ膜より硬度的に柔らかい脆性材料により形成される。
ダイシングには、上記したブレード単独のブレードダイシング(Blade Dicing)の他、レーザーアブレーション(Laser Ablation)後ブレードダイシング、ステルスダイシング等がある。
ところが、上述したブレード単独のブレードダイシングでは、以下の不利益がある。
図３（Ａ）および（Ｂ）は、ブレード単独のブレードダイシングの課題を説明するための図である。
図３（Ａ）および（Ｂ）は、ブレード単独のブレードダイシングの課題を説明するための図である。
図３（Ａ）および（Ｂ）に示すように、スクライブラインＳＣＬ内に窒化膜１２などの硬い膜および低誘電率（Ｌｏｗ−ｋ）の配線層２３が存在すると、硬い膜（層）に応力が伝播してカット品質が著しく低下する。その結果、チップＣＰの回路部へクラックＣＲＫが進行しデバイス機能を損なうおそれがある。
また、市場環境化でデバイスを使用中にクラック部を通じて水分の浸入が起これば、デバイス回路の配線腐食要因となるおそれがある。
また、市場環境化でデバイスを使用中にクラック部を通じて水分の浸入が起これば、デバイス回路の配線腐食要因となるおそれがある。
また、ステルスダイシングでは、ダストが大量に発生し、ダストがデバイス表面に再付着してイメージセンサデバイスには適用することができない。
また、レーザーアブレーション後ブレードダイシング方式は、チップ表面にレーザーを集光する方式であることから、保護膜塗布および剥離の工程を必要とする。さらにこの方式では、レーザーで改質されたダストがデバイス表面に再付着してイメージセンサデバイスには適用できない。
本発明は、ダストの発生を抑止しつつ、ブレードダイシングを行ってもクラックの発生を防止することができ、ダイシングのカット品質、歩留まりの向上を図ることが可能な固体撮像装置およびその製造方法、並びにカメラシステムを提供することにある。
本発明の第１の観点の固体撮像装置は、光電変換を行う複数の画素が配列された画素部と、ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部と上記ロジック部は積層構造として形成され、上記積層構造は、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、上記低硬度層の側部には、他の層とは異なる分断部が形成されている。
本発明の第２の観点の固体撮像装置の製造方法は、光電変換を行う複数の画素が配列された画素部とロジック部とが積層され、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含む積層構造のチップがアレイ状に配列されたウェハーに対し、チップ間のスクライブラインに沿ってブレードブレードダイシングを行うに際し、ブレードダイシングを行う前に、少なくとも上記低硬度層における上記チップと上記スクライブラインとの境界領域において、内部にだけ所定の幅を持つ分断のための分断部を形成した後、上記分断部の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う。
本発明の第３の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が配列された画素部と、ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部と上記ロジック部は積層構造として形成され、上記積層構造は、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、上記低硬度層の側部には、他の層とは異なる分断部が形成されている。
本発明によれば、ダストの発生を抑止しつつ、ブレードダイシングを行ってもクラックの発生を防止することができ、ダイシングのカット品質、歩留まりの向上を図ることができる。
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像装置の積層構造
２．固体撮像装置の製造方法
２．１ 基本的なプロセスフロー
２．２ 固体撮像装置の第１の製造方法
２．３ 固体撮像装置の第２の製造方法
２．４ 固体撮像装置の第３の製造方法
３．固体撮像装置の概要
４．カメラシステムの構成例
なお、説明は以下の順序で行う。
１．固体撮像装置の積層構造
２．固体撮像装置の製造方法
２．１ 基本的なプロセスフロー
２．２ 固体撮像装置の第１の製造方法
２．３ 固体撮像装置の第２の製造方法
２．４ 固体撮像装置の第３の製造方法
３．固体撮像装置の概要
４．カメラシステムの構成例
＜１．固体撮像装置の積層構造＞
図４は、本実施形態に係る固体撮像装置の積層構造の一例を示す図である。
本実施形態の固体撮像装置１００は、アレイ状に配置された、光電変換素子等を含む複数の画素（センサ）を有する。
図４は、本実施形態に係る固体撮像装置の積層構造の一例を示す図である。
本実施形態の固体撮像装置１００は、アレイ状に配置された、光電変換素子等を含む複数の画素（センサ）を有する。
固体撮像装置１００は、図４に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣＶ）により電気的に接続される。
この固体撮像装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣＶ）により電気的に接続される。
この固体撮像装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
上下２チップの積層構造において、第１チップ１１０はアレイ状に複数の画素を含む画素アレイ部が配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路（ロジック回路）を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路（ロジック回路）を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
図５は、本実施形態に係る２チップの積層構造を有する固体撮像装置の回路等の配置例を示す図である。
固体撮像装置１００は、図５に示すように、アナログチップである第１チップ１１０に画素部１３０が配置される。固体撮像装置１００は、デジタルチップである第２チップ１２０にロジック回路１４０およびロジック回路の内部電源等が配置される。
＜２．固体撮像装置の製造方法＞
以下に、上記積層構造を有する本実施形態に係る固体撮像装置１００の特徴的な製造方法および構成について説明する。
以下に、上記積層構造を有する本実施形態に係る固体撮像装置１００の特徴的な製造方法および構成について説明する。
＜２．１ 基本的なプロセスフロー＞
図６（Ａ）〜（Ｃ）は、本実施形態に係る積層構造の固体撮像装置の基本的なプロセスフローを示す図である。
図６（Ａ）〜（Ｃ）は、本実施形態に係る積層構造の固体撮像装置の基本的なプロセスフローを示す図である。
図６（Ａ）に示すように、上下のチップをそれぞれ最適なプロセスで作製したウェハーＷＦＲ１１０，ＷＦＲ１２０を貼りあわせた後に、上チップの裏面を研磨し上チップのウェハー厚を薄くする。
第１チップ（上チップ）１１０側にパターニング後、第１チップ１１０側から第２チップ（下チップ）１２０の配線層までの貫通穴を開け、金属で埋めてビア（ＶＩＡ）を形成する。本実施形態ではこのＶＩＡをＴＣＶと称する。
図６（Ｂ）に示すように、このＴＣＶにより上下チップ間の信号線および電源線が電気的に接合される。
そして、図６（Ｃ）に示すように、第１チップ（上チップ）１１０側に、カラーフィルタおよびマイクロレンズの加工を行った後に、ダイシングによりチップとして切り出す。
第１チップ（上チップ）１１０側にパターニング後、第１チップ１１０側から第２チップ（下チップ）１２０の配線層までの貫通穴を開け、金属で埋めてビア（ＶＩＡ）を形成する。本実施形態ではこのＶＩＡをＴＣＶと称する。
図６（Ｂ）に示すように、このＴＣＶにより上下チップ間の信号線および電源線が電気的に接合される。
そして、図６（Ｃ）に示すように、第１チップ（上チップ）１１０側に、カラーフィルタおよびマイクロレンズの加工を行った後に、ダイシングによりチップとして切り出す。
図７は、ダイシングによりチップを切り出す本実施形態に係る固体撮像装置の製造方法および基本構成を説明するための図である。
また、図７中、ＢＣＷはブレード(Blade)によるカット幅を示している。
また、図７中、ＢＣＷはブレード(Blade)によるカット幅を示している。
チップＣＨＰがアレイ状に配置された積層構造のウェハーは、チップ間で切断（カット）する位置であるスクライブラインＳＣＢＬに沿ってブレードにより切断され、各チップＣＨＰに個片化される。
図７には、切断（カット）する位置であるスクライブラインＳＣＢＬにおける簡略断面を一部拡大して示されている。
図７の積層構造において、ＣＩＳ側ウェハーＷＦＲ１１０は、シリコン（Ｓｉ）層１１１、高硬度層としての窒化膜（たとえばＳｉＮ膜）１１２が積層されている。実際にはＳｉ層１１１のＳｉＮ膜が形成された面と対向する他面側にセンサ等が形成される。
ロジック側ウェハーＷＦＲ１２０は、シリコン層１２１、酸化膜１２２、低硬度層としての配線（たとえばカッパーＣｕ）層１２３、ＳｉＯ２層１２４、およびＳｉＯ２層１２５が積層されている。
そして、図７の簡略構造では、ＣＩＳ側ウェハーＷＦＲ１１０のＳｉＮ膜１１２とロジック側ウェハーＷＦＲ１２０のＳｉＯ２層１２５が貼り合わされている。
図７の積層構造において、ＣＩＳ側ウェハーＷＦＲ１１０は、シリコン（Ｓｉ）層１１１、高硬度層としての窒化膜（たとえばＳｉＮ膜）１１２が積層されている。実際にはＳｉ層１１１のＳｉＮ膜が形成された面と対向する他面側にセンサ等が形成される。
ロジック側ウェハーＷＦＲ１２０は、シリコン層１２１、酸化膜１２２、低硬度層としての配線（たとえばカッパーＣｕ）層１２３、ＳｉＯ２層１２４、およびＳｉＯ２層１２５が積層されている。
そして、図７の簡略構造では、ＣＩＳ側ウェハーＷＦＲ１１０のＳｉＮ膜１１２とロジック側ウェハーＷＦＲ１２０のＳｉＯ２層１２５が貼り合わされている。
なお、ＳｉＮ膜１１２は比較的硬い膜である。
また、配線層１２３は、ブロセスの微細化に伴って配線が細くなることにより低抵抗化が容易ではなくなっている等の理由から、低抵抗化を促進するために、低誘電率膜が適用される。この低誘電率膜を含む配線層１２３は、他の層、特にＳｉＮ膜１１２より硬度的に柔らかい脆性材料により形成される。
また、配線層１２３は、ブロセスの微細化に伴って配線が細くなることにより低抵抗化が容易ではなくなっている等の理由から、低抵抗化を促進するために、低誘電率膜が適用される。この低誘電率膜を含む配線層１２３は、他の層、特にＳｉＮ膜１１２より硬度的に柔らかい脆性材料により形成される。
そして、本実施形態の製造方法においては、このダイシング工程に特徴的な構成を有する。
本実施形態では、低誘電率の配線（low-k）層１２３、および、硬度が高い層（＝応力が伝播する層）であるＳｉＮ膜１１２の内部にだけレーザー等で、事前に所定の幅を持つ分断部１１２１，１２３１を形成する。
すなわち、ブレードダイシングを行う前に、低硬度層である配線層１２３と高硬度層であるＳｉＮ膜１１２におけるチップＣＨＰとスクライブラインＳＣＢＬとの境界領域において、内部にだけ所定の幅を持つ分断部１１２１，１２３１を形成する。
そして、分断部１１２１，１２３１の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う。
本実施形態では、低誘電率の配線（low-k）層１２３、および、硬度が高い層（＝応力が伝播する層）であるＳｉＮ膜１１２の内部にだけレーザー等で、事前に所定の幅を持つ分断部１１２１，１２３１を形成する。
すなわち、ブレードダイシングを行う前に、低硬度層である配線層１２３と高硬度層であるＳｉＮ膜１１２におけるチップＣＨＰとスクライブラインＳＣＢＬとの境界領域において、内部にだけ所定の幅を持つ分断部１１２１，１２３１を形成する。
そして、分断部１１２１，１２３１の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う。
すなわち、本実施形態においては、ブレードダイシングによるカット前に、いわゆる切れ味の悪い窒化膜などの硬い膜１１２、低誘電率のＬｏｗ−ｋ配線層１２３などを事前に分断（割断）しておく。
なお、硬い膜としては、硬さに制約をつけるとすれば、すでに例示しているＳｉＮに代表される値で、ヤング率２００ＧＰａ以上の膜である。
これにより、ブレードダイシングによって製造される固体撮像装置１００は、積層構造において、ＳｉＮ膜１１２および配線層１２３に他の積層膜とは異なる構造の分断部（割断部）を有することになる。
以下に、この分断部を選択的に形成する固体撮像装置の製造方法をより具体的に説明する。
なお、硬い膜としては、硬さに制約をつけるとすれば、すでに例示しているＳｉＮに代表される値で、ヤング率２００ＧＰａ以上の膜である。
これにより、ブレードダイシングによって製造される固体撮像装置１００は、積層構造において、ＳｉＮ膜１１２および配線層１２３に他の積層膜とは異なる構造の分断部（割断部）を有することになる。
以下に、この分断部を選択的に形成する固体撮像装置の製造方法をより具体的に説明する。
＜２．２ 固体撮像装置の第１の製造方法＞
図８（Ａ）および（Ｂ）は、本実施形態に係る固体撮像装置の第１の製造方法を説明するための図である。
図８（Ａ）および（Ｂ）は、本実施形態に係る固体撮像装置の第１の製造方法を説明するための図である。
第１の製造方法によれば、図８（Ａ）に示すように、ブレードダイシングによるカット前に、切れ味の悪い窒化膜などの硬い膜１１２、低誘電率のＬｏｗ−ｋ配線層１２３などを事前に分断（割断）しておく。
この分断する方法として、この第１の製造方法では、積層構造体の内部にパルス状のレーザー光ＬＬＳＲを焦点集光するレーザー方式が採用される。
レーザーとしては、炭酸ガスレーザー、ＱスイッチＮｄ：ＹＡＧレーザー、柄木嶋レーザーなどが利用可能である。
この段階では、低誘電率の配線（low-k）層１２３、および、硬度が高い層（＝応力が伝播する層）であるＳｉＮ膜１１２を中心に、内部にだけレーザー光ＬＬＳＲで、事前に所定の幅を持つ分断部１１２１，１２３１を形成する。
本例では、分断部１１２１は、ＳｉＮ膜１１２を中心にシリコン層１１１およびＳｉＯ２層１２５に跨るように形成される。
同様に、分断部１２３１は、配線層１２３を中心に酸化膜１２２およびＳｉＯ２層１２４に跨るように形成される。
この分断する方法として、この第１の製造方法では、積層構造体の内部にパルス状のレーザー光ＬＬＳＲを焦点集光するレーザー方式が採用される。
レーザーとしては、炭酸ガスレーザー、ＱスイッチＮｄ：ＹＡＧレーザー、柄木嶋レーザーなどが利用可能である。
この段階では、低誘電率の配線（low-k）層１２３、および、硬度が高い層（＝応力が伝播する層）であるＳｉＮ膜１１２を中心に、内部にだけレーザー光ＬＬＳＲで、事前に所定の幅を持つ分断部１１２１，１２３１を形成する。
本例では、分断部１１２１は、ＳｉＮ膜１１２を中心にシリコン層１１１およびＳｉＯ２層１２５に跨るように形成される。
同様に、分断部１２３１は、配線層１２３を中心に酸化膜１２２およびＳｉＯ２層１２４に跨るように形成される。
そして、分断部１１２１，１２３１の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う。
これにより、ブレードダイシングによって製造される固体撮像装置１００Ａは、図８（Ｂ）に示すように、積層構造において、ＳｉＮ膜１１２および配線層１２３に他の積層膜とは異なる構造の分断部（割断部）１１２２，１２３２を有することになる。
本例において、分断部（割断部）１１２２，１２３２は、固体撮像装置１００Ａの積層構造における切断面部において、積層方向ｙに直交するｘ方向に窪んだ形状を有する。
これにより、ブレードダイシングによって製造される固体撮像装置１００Ａは、図８（Ｂ）に示すように、積層構造において、ＳｉＮ膜１１２および配線層１２３に他の積層膜とは異なる構造の分断部（割断部）１１２２，１２３２を有することになる。
本例において、分断部（割断部）１１２２，１２３２は、固体撮像装置１００Ａの積層構造における切断面部において、積層方向ｙに直交するｘ方向に窪んだ形状を有する。
＜２．３ 固体撮像装置の第２の製造方法＞
図９は、本実施形態に係る固体撮像装置の第２の製造方法を説明するための図である。
図９は、本実施形態に係る固体撮像装置の第２の製造方法を説明するための図である。
図９に示す第２の製造方法が図８（Ａ）に示す第１の製造方法と異なる点は次の通りである。
第２の製造方法は、レーザー光を内部に焦点集光するレーザー方式に代えて、リソグラフィ技術を用いて分断部位を、Ｌｉｔｈｏ-ＰＲなどで取り除きＰ−ＳｉＯなどで穴埋めする方式を採用していることにある。
その他の工程は第１の製造方法と同様に行われる。
第２の製造方法は、レーザー光を内部に焦点集光するレーザー方式に代えて、リソグラフィ技術を用いて分断部位を、Ｌｉｔｈｏ-ＰＲなどで取り除きＰ−ＳｉＯなどで穴埋めする方式を採用していることにある。
その他の工程は第１の製造方法と同様に行われる。
＜２．４ 固体撮像装置の第３の製造方法＞
図１０（Ａ）および（Ｂ）は、本実施形態に係る固体撮像装置の第３の製造方法を説明するための図である。
図１０（Ａ）および（Ｂ）は、本実施形態に係る固体撮像装置の第３の製造方法を説明するための図である。
図１０（Ａ）および（Ｂ）に示す第３の製造方法が図８（Ａ）および（Ｂ）に示す第１の製造方法と異なる点は次の通りである。
まず、積層構造が、図１０のウェハーＷＦＲおよび固体撮像装置１００Ｃは、硬度が高い層（＝応力が伝播する層）であるＳｉＮ膜１１２、並びに、ＳｉＯ２層１２５を有していない構造となっている。
それに応じて、低誘電率の配線（low-k）層１２３を中心に、内部にだけレーザー光ＬＬＳＲで、事前に所定の幅を持つ分断部１２３１を形成する。
上述したように、分断部１２３１は、配線層１２３を中心に酸化膜１２２およびＳｉＯ２層１２４に跨るように形成される。
まず、積層構造が、図１０のウェハーＷＦＲおよび固体撮像装置１００Ｃは、硬度が高い層（＝応力が伝播する層）であるＳｉＮ膜１１２、並びに、ＳｉＯ２層１２５を有していない構造となっている。
それに応じて、低誘電率の配線（low-k）層１２３を中心に、内部にだけレーザー光ＬＬＳＲで、事前に所定の幅を持つ分断部１２３１を形成する。
上述したように、分断部１２３１は、配線層１２３を中心に酸化膜１２２およびＳｉＯ２層１２４に跨るように形成される。
そして、第１の製造方法と同様に、分断部１２３１の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う。
これにより、ブレードダイシングによって製造される固体撮像装置１００Ｃは、図１０（Ｂ）に示すように、積層構造において、配線層１２３に他の積層膜とは異なる構造の分断部（割断部）１２３２を有することになる。
本例において、分断部（割断部）１２３２は、固体撮像装置１００Ｃの積層構造における切断面部において、積層方向ｙに直交するｘ方向に窪んだ形状を有する。
これにより、ブレードダイシングによって製造される固体撮像装置１００Ｃは、図１０（Ｂ）に示すように、積層構造において、配線層１２３に他の積層膜とは異なる構造の分断部（割断部）１２３２を有することになる。
本例において、分断部（割断部）１２３２は、固体撮像装置１００Ｃの積層構造における切断面部において、積層方向ｙに直交するｘ方向に窪んだ形状を有する。
以上のように、本実施形態によれば、低誘電率の配線（low-k）層１２３や硬度が高い層（＝応力が伝播する層）である窒化膜（たとえばＳｉＮ）膜１１２の内部にだけレーザー等で、事前に所定の幅を持つ分断部１１２１，１２３１を形成する。
そして、分断部１１２１，１２３１の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う。
したがって、以下の効果を得ることができる。
スクライブカット断面の内部にレーザー光を焦点照射するのでダストの発生がない。
ブレード単独のダイシングではクラックが進展する層（Low-k層/SiNなどの硬い層）は分断しておくのでクラックの進展をなくすることができる。
すなわち、本実施形態によれば、ダストの発生を抑止しつつ、ブレードダイシングを行ってもクラックの発生を防止することができ、ダイシングのカット品質、歩留まりの向上を図ることができる。
そして、分断部１１２１，１２３１の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う。
したがって、以下の効果を得ることができる。
スクライブカット断面の内部にレーザー光を焦点照射するのでダストの発生がない。
ブレード単独のダイシングではクラックが進展する層（Low-k層/SiNなどの硬い層）は分断しておくのでクラックの進展をなくすることができる。
すなわち、本実施形態によれば、ダストの発生を抑止しつつ、ブレードダイシングを行ってもクラックの発生を防止することができ、ダイシングのカット品質、歩留まりの向上を図ることができる。
＜３．固体撮像装置の概要＞
本実施形態に係る固体撮像装置の一例としてＣＭＯＳイメージセンサの構成例について説明する。
本実施形態に係る固体撮像装置の一例としてＣＭＯＳイメージセンサの構成例について説明する。
図１１は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）の基本的な構成例を示す図である。
図１１のＣＭＯＳイメージセンサ２００は、画素部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
この半導体装置としてのＣＭＯＳイメージセンサ２００は、図３の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置される。そしてたとえば、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置される。そしてたとえば、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
画素部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
行選択回路２２０は、画素部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
なお、本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型ＣＭＯＳイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、前面照射型であっても十分に上記各効果を発現することが可能である。
このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１３は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）１００，１００Ａ〜１００Ｃが適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
さらに、カメラシステム３００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した撮像素子１００，１００Ａ〜１００Ｃを搭載することで、高精度で信頼性の高いカメラが実現できる。
なお、本技術は以下のような構成をとることができる。
（１）光電変換を行う複数の画素が配列された画素部と、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部と上記ロジック部は積層構造として形成され、
上記積層構造は、
複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、
上記低硬度層の側部には、他の層とは異なる分断部が形成されている
固体撮像装置。
（２）上記低硬度層の上記積層構造の上層に当該低硬度層より硬度の高い高硬度層を含み、
上記高硬度層の側部には、他の層とは異なる分断部が形成されている
上記（１）記載の固体撮像装置。
（３）上記低硬度層は、低誘電率の配線層を含む
上記（１）または（２）記載の固体撮像装置。
（４）第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素部が配置され、
上記第２チップは、
少なくとも上記ロジック部が配置されている
上記（１）から（３）のいずれか一に記載の固体撮像装置。
（５）光電変換を行う複数の画素が配列された画素部とロジック部とが積層され、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含む積層構造のチップがアレイ状に配列されたウェハーに対し、チップ間のスクライブラインに沿ってブレードブレードダイシングを行うに際し、
ブレードダイシングを行う前に、少なくとも上記低硬度層における上記チップと上記スクライブラインとの境界領域において、内部にだけ所定の幅を持つ分断のための分断部を形成した後、
上記分断部の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う
固体撮像装置の製造方法。
（６）上記低硬度層の上記積層構造の上層側に当該低硬度層より硬度の高い高硬度層を含み、
ブレードダイシングを行う前に、上記高硬度層における上記チップと上記スクライブラインとの境界領域においても、内部にだけ所定の幅を持つ分断部を形成する
上記（５）記載の固体撮像装置の製造方法。
（７）上記分断部は、レーザー光を内部の所定部位に焦点集光して形成する
上記（５）または（６）記載の固体撮像装置の製造方法。
（８）
上記分断部は、あらかじめ分断部位を取り除き、所定膜で穴埋めして形成する
上記（５）または（６）記載の固体撮像装置の製造方法。
（９）上記低硬度層は、低誘電率の配線層を含む
上記（５）から（８）のいずれか一に記載の固体撮像装置の製造方法。
（１０）上記ウェハーは、
複数の第１チップが形成された第１ウェハーと、
複数の第２チップが形成された第２ウェハーと、を貼り合わされた積層構造として形成し、
上記第１チップは、
上記画素部が配置され、
上記第２チップは、
少なくとも上記ロジック部が配置されている
上記（５）から（９）のいずれか一に記載の固体撮像装置の製造方法。
（１１）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が配列された画素部と、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部と上記ロジック部は積層構造として形成され、
上記積層構造は、
複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、
上記低硬度層の側部には、他の層とは異なる分断部が形成されている
カメラシステム。
（１）光電変換を行う複数の画素が配列された画素部と、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部と上記ロジック部は積層構造として形成され、
上記積層構造は、
複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、
上記低硬度層の側部には、他の層とは異なる分断部が形成されている
固体撮像装置。
（２）上記低硬度層の上記積層構造の上層に当該低硬度層より硬度の高い高硬度層を含み、
上記高硬度層の側部には、他の層とは異なる分断部が形成されている
上記（１）記載の固体撮像装置。
（３）上記低硬度層は、低誘電率の配線層を含む
上記（１）または（２）記載の固体撮像装置。
（４）第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素部が配置され、
上記第２チップは、
少なくとも上記ロジック部が配置されている
上記（１）から（３）のいずれか一に記載の固体撮像装置。
（５）光電変換を行う複数の画素が配列された画素部とロジック部とが積層され、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含む積層構造のチップがアレイ状に配列されたウェハーに対し、チップ間のスクライブラインに沿ってブレードブレードダイシングを行うに際し、
ブレードダイシングを行う前に、少なくとも上記低硬度層における上記チップと上記スクライブラインとの境界領域において、内部にだけ所定の幅を持つ分断のための分断部を形成した後、
上記分断部の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う
固体撮像装置の製造方法。
（６）上記低硬度層の上記積層構造の上層側に当該低硬度層より硬度の高い高硬度層を含み、
ブレードダイシングを行う前に、上記高硬度層における上記チップと上記スクライブラインとの境界領域においても、内部にだけ所定の幅を持つ分断部を形成する
上記（５）記載の固体撮像装置の製造方法。
（７）上記分断部は、レーザー光を内部の所定部位に焦点集光して形成する
上記（５）または（６）記載の固体撮像装置の製造方法。
（８）
上記分断部は、あらかじめ分断部位を取り除き、所定膜で穴埋めして形成する
上記（５）または（６）記載の固体撮像装置の製造方法。
（９）上記低硬度層は、低誘電率の配線層を含む
上記（５）から（８）のいずれか一に記載の固体撮像装置の製造方法。
（１０）上記ウェハーは、
複数の第１チップが形成された第１ウェハーと、
複数の第２チップが形成された第２ウェハーと、を貼り合わされた積層構造として形成し、
上記第１チップは、
上記画素部が配置され、
上記第２チップは、
少なくとも上記ロジック部が配置されている
上記（５）から（９）のいずれか一に記載の固体撮像装置の製造方法。
（１１）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が配列された画素部と、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部と上記ロジック部は積層構造として形成され、
上記積層構造は、
複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、
上記低硬度層の側部には、他の層とは異なる分断部が形成されている
カメラシステム。
１００・・・固体撮像素子、１１０・・・第１チップ（アナログチップ）、１２０・・・第２チップ（ロジックチップ、デジタルチップ）、１１１・・・シリコン層、１１２・・・窒化膜（ＳｉＮ膜）、１１２１・・・分断部、１１２２・・・分断部（割断部）、１２１・・・、シリコン層、１２２・・・酸化膜、１２３・・・配線（たとえばカッパーＣｕ）層、１２３１・・・分断部、１２３２・・・分断部（割断部）、１２４・・・ＳｉＯ２層、１２５・・・ＳｉＯ２層、１３０・・・画素部、１４０・・・ロジック回路、２００・・・固体撮像装置、２１０・・・画素部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。
Claims (11)
- 光電変換を行う複数の画素が配列された画素部と、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部と上記ロジック部は積層構造として形成され、
上記積層構造は、
複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、
上記低硬度層の側部には、他の層とは異なる分断部が形成されている
固体撮像装置。 - 上記低硬度層の上記積層構造の上層に当該低硬度層より硬度の高い高硬度層を含み、
上記高硬度層の側部には、他の層とは異なる分断部が形成されている
請求項１記載の固体撮像装置。 - 上記低硬度層は、低誘電率の配線層を含む
請求項１記載の固体撮像装置。 - 第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素部が配置され、
上記第２チップは、
少なくとも上記ロジック部が配置されている
請求項１記載の固体撮像装置。 - 光電変換を行う複数の画素が配列された画素部とロジック部とが積層され、複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含む積層構造のチップがアレイ状に配列されたウェハーに対し、チップ間のスクライブラインに沿ってブレードブレードダイシングを行うに際し、
ブレードダイシングを行う前に、少なくとも上記低硬度層における上記チップと上記スクライブラインとの境界領域において、内部にだけ所定の幅を持つ分断のための分断部を形成した後、
上記分断部の幅内にブレードのカット端面がくるような位置あわせをして、ブレードダイシングを行う
固体撮像装置の製造方法。 - 上記低硬度層の上記積層構造の上層側に当該低硬度層より硬度の高い高硬度層を含み、
ブレードダイシングを行う前に、上記高硬度層における上記チップと上記スクライブラインとの境界領域においても、内部にだけ所定の幅を持つ分断部を形成する
請求項５記載の固体撮像装置の製造方法。 - 上記分断部は、レーザー光を内部の所定部位に焦点集光して形成する
請求項５記載の固体撮像装置の製造方法。 - 上記分断部は、あらかじめ分断部位を取り除き、所定膜で穴埋めして形成する
請求項５記載の固体撮像装置の製造方法。 - 上記低硬度層は、低誘電率の配線層を含む
請求項５記載の固体撮像装置の製造方法。 - 上記ウェハーは、
複数の第１チップが形成された第１ウェハーと、
複数の第２チップが形成された第２ウェハーと、を貼り合わされた積層構造として形成し、
上記第１チップは、
上記画素部が配置され、
上記第２チップは、
少なくとも上記ロジック部が配置されている
請求項５記載の固体撮像装置の製造方法。 - 固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が配列された画素部と、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部と上記ロジック部は積層構造として形成され、
上記積層構造は、
複数の層のうち、少なくとも他の層より硬度が低い低硬度層を含み、
上記低硬度層の側部には、他の層とは異なる分断部が形成されている
カメラシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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