JP2013190256A - 半導体集積回路及びその半導体集積回路のテストモード設定方法 - Google Patents

Abstract

【課題】テストモード専用端子を他の端子に兼用した場合にテストモード移行への誤動作の防止。
【解決手段】半導体集積回路１は、動作機能毎に分割された機能ブロック回路２、機能ブロック回路２をノーマルモードで動作させる第１電圧レベルＶ１または第２電圧レベルＶ２が印加されるそれぞれ第１電源端子７または第２電源端子８、機能ブロック回路２の出力信号Ｓ１が出力されかつテストモード時にテストモード設定信号Ｓ２が入力されるテストモード設定兼用出力端子９、第１電圧レベルＶ１と第２電圧レベルＶ２とを比較して第１電圧レベルＶ１と第２電圧レベルＶ２との関係がノーマルモード時に印加される関係にあるかノーマルモード時に印加される関係と逆の関係にあるかを判定して、第１電圧レベルＶ１と第２電圧レベルＶ２とがノーマルモード時に印加される関係と逆の関係のときに、テストモード信号Ｓ２’を出力するテストモード検知回路３を備える。
【選択図】図１

Description

本発明は、テストモード専用端子を他の端子と兼用する半導体集積回路の改良及びその半導体集積回路のテストモード設定方法に関する。

従来から、半導体集積回路の内部機能を検査するために、その動作、機能が正常であるか否かを確認するテストを行う技術が知られている。
その従来の半導体集積回路には、ノーマルモード（通常動作）時に信号が入力される外部入力端子とは別個にテストモード専用端子を設けて、機能ブロック回路をテストモードに移行させる構成が知られている。

ところで、近年、半導体集積回路では、多機能の集積化、低消費電力対応のため、機能端子、電源端子が増加する傾向にあり、テストモード専用端子を追加して設けることが困難になりつつある。

そこで、テストモード専用端子を新たに追加することなくテストモード設定を行う技術として、たとえば、ノーマルモード（通常動作）時に信号が入力される外部入力端子にテストモード専用端子を兼用させるため、テストモード時にその外部入力端子に電源電圧より高い電圧を印加し、この電圧を検知して機能ブロック回路をテストモードに設定する技術が知られている（特許文献１参照）。

また、たとえば、ノーマルモード（通常動作）時に信号が入力される外部入力端子に、
テストモード時に特定の信号波形を入力し、この特定の信号波形を検知することにより、機能ブロック回路をテストモードに設定する技術も知られている（特許文献２参照）。

また、半導体集積回路には、二つの電源投入タイミングによってこの半導体集積回路の内部でテストモード信号を生成し、そのテストモード信号によってテストモードに移行する技術（特許文献３参照）、テストモード時にのみ入力される特定信号をクロック信号によりサンプリングし、そのサンプリング結果によってテストモードに移行する技術も知られている（特許文献４参照）。

しかしながら、これらに記載の技術を利用した半導体集積回路は、ノーマルモード時にノイズによってテストモード移行への特定信号が入力されたり、電源投入が行われたり、入力電圧のオーバーシュートが発生した場合に、テストモードに移行するという誤動作が発生する可能性がある。

本発明は、上記の事情に鑑みて為されたもので、テストモード専用端子を他の端子に兼用させた場合に、テストモード移行への誤動作を防止することのできる半導体集積回路を提供することを目的とする。

本発明の半導体集積回路は、動作機能毎に分割された機能ブロック回路と、該機能ブロック回路をノーマルモードで動作させる第１電圧レベルが印加される第１電源端子と、前記機能ブロック回路をノーマルモードで動作させる第２電圧レベルが印加される第２電源端子と、前記機能ブロック回路の出力信号が出力されかつテストモード時にテストモード設定信号が入力されるテストモード設定兼用出力端子と、前記第１電源端子の第１電圧レベルと前記第２電源端子の第２電圧レベルとを比較して前記第１電圧レベルと前記第２電圧レベルとの電圧関係が前記ノーマルモード時に印加される電圧関係にあるか該ノーマルモード時に印加される電圧関係と逆の電圧関係にあるかを判定して、前記第１電圧レベルと前記第２電圧レベルとが前記ノーマルモード時に印加される電圧関係と逆の電圧関係のときに、前記テストモード設定兼用出力端子に入力されたテストモード設定信号により前記機能ブロック回路へ前記テストモード信号を出力するテストモード検知回路とを備えている。

本発明によれば、第１電源端子の第１電圧レベルと第２電源端子の第２電圧レベルとを比較して第１電圧レベルと第２電圧レベルとの電圧関係がノーマルモード時に印加される電圧関係にあるかノーマルモード時に印加される電圧関係と逆の電圧関係にあるかを判定して、第１電圧レベルと第２電圧レベルとがノーマルモード時に印加される電圧関係と逆の電圧関係のときに、テストモードへの移行を許可することにした。

従って、複数個の電源端子を設けることが必要となり、テストモード専用端子を設けることが困難で、テストモード専用端子を他の端子に兼用させた場合でも、テストモード移行への誤動作を防止することができる。

図１は本発明に係る半導体集積回路の実施例１の要部回路図である。 図２は図１に示す半導体集積回路の動作を説明するためのフローチャートである。 図３は本発明に係る半導体集積回路の実施例２の要部回路図である。 図４は図２に示す半導体集積回路の動作を説明するためのフローチャートである。 図５は本発明に係る半導体集積回路の実施例３の要部回路図である。 図６は図５に示す半導体集積回路の動作を説明するためのフローチャートである。 図７は本発明に係る半導体集積回路の実施例４の要部回路図である。 図８は図７に示す半導体集積回路の動作を説明するためのフローチャートである。 図９は本発明に係る半導体集積回路の実施例５の要部回路図である。 図１０は本発明に係る半導体集積回路の実施例６の要部回路図である。

以下に、本発明に係る半導体集積回路の実施例を図面を参照しつつ説明する。
（実施例１）
図１は本発明に係る半導体集積回路の実施例１の要部回路図であり、図２は図１に示す半導体集積回路の動作を説明するためのフローチャートである。

図１において、１は半導体集積回路を示している。この半導体集積回路１は、動作機能毎に分割された機能ブロック回路２と、テストモード検知回路３と、出力ドライバー回路４とを有する。機能ブロック回路２には、複数個の電源系統回路、ここでは、第１電源系統回路５と、第２電源系統回路６と、その他の回路（図示を略す）とが設けられている。

その半導体集積回路１には、第１電源端子７と、第２電源端子８と、テストモード設定兼用出力端子９とが設けられている。
第１電源端子７は第１電源系統回路５に接続され、第２電源端子８は第２電源系統回路６に接続されている。

その第１電源端子７には第１電圧レベルV１が印加され、その第２電源端子８には第２電圧レベルV２が印加され、第１電源系統回路５は第１電圧レベルV１で動作し、第２電源系統回路６は第２電圧レベルV２で動作する。

ノーマルモード時には、その第１電圧レベルV１は、例えば、３．３ボルトに設定され、その第２電圧レベルV２は、例えば、１．８ボルトに設定される。テストモード時には、例えば、その第１電圧レベルV１は３．３ボルトに設定され、その第２電圧レベルV2は、４．５ボルトに設定される。

テストモード設定兼用出力端子９は、ノーマルモードのときには、機能ブロック回路２から通常動作時の出力信号S１が出力ドライバー回路４を介して外部に出力され、テストモードのときには、外部からテストモード設定信号（Hレベル）S２が入力される。

テストモード検知回路３は、比較器１０と、アンド回路（論理積回路）１１とを備えている。比較器１０はその−入力端子が第１電源端子７に接続され、その＋入力端子が第２電源端子８に接続され、第１電源端子７の第１電圧レベルV１と第２電源端子８の第２電圧レベルV２とを比較して、第１電圧レベルV１が第２電圧レベルV２よりも高いときにはテストモード出力禁止信号（Lレベル）をその出力端子から出力し、第１電圧レベルV１が第２電圧レベルV２よりも低いときにはテストモード出力許可信号（Hレベル）をその出力端子から出力する。

アンド回路１１は二入力端子を有し、その二入力端子の一方は比較器１０の出力端子に接続され、アンド回路１１の二入力端子の他方はテストモード設定兼用出力端子９に接続され、アンド回路１１の両入力端子に入力される信号が共にHレベルのときに、テストモード信号S２’がアンド回路１１の出力端子から機能ブロック回路２に向かって出力される。

テストモード検知回路３は、その比較器１０とアンド回路１１とにより第１電源端子７の第１電圧レベルV１と第２電源端子８の第２電圧レベルV２とを比較して第１電圧レベルV１と第２電圧レベルV2との電圧関係がノーマルモード時に印加される電圧関係にあるかノーマルモード時に印加される電圧関係と逆の電圧関係にあるかを判定して、第１電圧レベルV１と第２電圧レベルV２との電圧関係が逆の電圧関係のときに、テストモード設定兼用出力端子９に入力されたテストモード設定信号Ｓ２により機能ブロック回路２へテストモード信号S2’を出力する機能を果たす。

このテストモード設定方法によれば、図２に示すように、第１電源端子７の第１電圧レベルＶ１と第２電源端子８の第２電圧レベルＶ２とを判断して（S.1）、第１電圧レベルV１が第２電圧レベルV２よりも大きいときには、機能ブロック回路２はノーマルモードに設定され、第１電圧レベルV１が第２電圧レベルV２よりも小さいときには、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたか否かを判断し（S.2）、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたときには、機能ブロック回路２はテストモードに設定され、入力されなかったときにはノーマルモードが維持される。

この実施例１によれば、出力ドライバー回路４からHレベルの信号が出力されたときでも、第１電圧レベルV１が第２電圧レベルV２よりも高いときには、アンド回路１１から機能ブロック回路２に向かってテストモード信号S２’は出力されない。

また、テストモード設定兼用出力端子９から機能ブロック回路２へテストモード設定信号S2が半導体集積回路１に入力されたときでも、第１電圧レベルV１が第２電圧レベルV２よりも高いときには、アンド回路１１から機能ブロック回路２に向かってテストモード信号S２’は出力されない。

なお、ノーマルモード時に、出力ドライバー回路４からLレベルの信号が出力されるときでも、出力ドライバー回路４のドライブ能力よりも強力なテストモード設定信号Ｓ２をテストモード設定兼用出力端子９に印加することにより、アンド回路１１の入力端子にＨレベルを印加させることができる。

従って、複数個の電源端子を設けることが必要となり、テストモード専用端子を設けることが困難で、テストモード専用端子を他の端子に兼用させた場合でも、テストモード移行への誤動作を防止することができる。

（実施例２）
図３は本発明に係る半導体集積回路の実施例２の要部回路図であり、図４は図２に示す半導体集積回路の動作を説明するためのフローチャートである。
この実施例２では、テストモード検知回路３は、第２電源端子８の第２電圧レベルV2を分圧する分圧器（分圧回路）１２を備えている。

この分圧器１２は第１抵抗R1と第２抵抗R2との直列抵抗体とから構成され、第１抵抗R１の一端は第２電源端子８に接続され、第２抵抗R２の一端はアース（ＧＮＤ）され、第１抵抗R1の他端と第２抵抗R2の他端とは共に比較器１０の＋入力端子に接続されている。

その第２電源端子８には、第２電圧レベルV２として、例えば、１．８ボルトと３．３ボルトとが選択的に印加され、この第２電圧レベルV２の選択は使用者が行う。
その比較器１０の−入力端子には、実施例１と同様に第１電圧レベルV１が印加され、その比較器１０の＋入力端子には、第１抵抗（抵抗値）R１と第２抵抗（抵抗値）R2とにより分圧された分圧レベルV３が入力される。
分圧レベル（分圧電圧）V３は、V３＝V２×R2／（R1＋R2）
の式によって表される。

例えば、第２電源端子８に接続される第１抵抗Ｒ１の抵抗値を１ＭΩ、アースされた第２抵抗Ｒ２の抵抗値を２ＭΩとして、第２電源端子８に印加する第２電圧レベルＶ２を３．３Ｖとすると、分圧レベルＶ３は２．２Ｖである。

ノーマルモード時に、第２電源端子８に第２電圧レベルＶ２として１．８Ｖを印加して使用する場合、分圧レベルＶ３は１．２Ｖとなるので、第１電圧レベルV１が第２電圧レベルV２よりも大きいという電圧関係のときにノーマルモードで機能ブロック回路２が動作するという電圧関係が満足されるため、機能ブロック回路２は、テストモードに移行せず、ノーマルモード時の通常動作に何ら支障を生じない。

ノーマルモード時に、第１電源端子７、第２電源端子８に共に、３．３Ｖを印加して使用する場合、すなわち、第１電圧レベルＶ１と第２電圧レベルＶ２とを共に３．３ボルトに設定して、半導体集積回路１を使用する場合、半導体集積回路１の周辺に発生したノイズ等が原因で第２電源端子８から入力される電圧（第２電圧レベルＶ２）が第１電源端子７の電圧（第１電圧レベルＶ１）よりも大きくなることがある。

しかしながら、このような場合であっても、比較器１０の＋入力端子に印加される分圧レベルＶ３は２．２Ｖ程度になり、第１電圧レベルV１が第２電圧レベルV２よりも大きいという電圧関係のときにノーマルモードで機能ブロック回路２が動作するという電圧関係が満足されるため、機能ブロック回路２は、テストモードに移行せず、ノーマルモード時の通常動作に何ら支障を生じない。

テストモード時には、例えば、第１電源端子７の第１電圧レベルＶ１を３．３Ｖに設定し、第２電源端子８の第２電圧レベルＶ２を４．９５Ｖ以上に設定すると、分圧レベルＶ３が３．３Ｖ以上となり、比較器１０はＨレベルの信号を出力し、第１電圧レベルV１が第２電圧レベルV２よりも小さいという電圧関係のときに、テストモードで機能ブロック回路２が動作するという電圧関係が満足されるため、実施例１と同様に、機能ブロック回路２はテストモードで動作する。

このテストモード設定方法によれば、図４に示すように、第１電源端子７の第１電圧レベルＶ１と第２電源端子８の第２電圧レベルＶ２の分圧レベルＶ３とを判断して（S.1１）、第１電圧レベルV１が第２電圧レベルV２の分圧レベルＶ３よりも大きいときには、機能ブロック回路２はノーマルモードに設定され、第１電圧レベルV１が第２電圧レベルV２の電圧レベルＶ３よりも小さいときには、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたか否かを判断し（S.１2）、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたときには、機能ブロック回路２はテストモードに設定され、入力されなかったときにはノーマルモードが維持される。

この実施例２によれば、複数個の電源端子を設けることが必要となり、テストモード専用端子を設けることが困難で、しかも、ノーマルモード時に、第１電源端子７に印加する第１電圧レベルＶ１と第２電源端子８に印加する第２電圧レベルＶ２が同一の電圧レベルの場合でも、テストモード専用端子を他の端子に兼用させた場合に、テストモード移行への誤動作を防止することができる。

（実施例３）
図５は本発明に係る半導体集積回路の実施例３の要部回路図であり、図６は図５に示す半導体集積回路の動作を説明するためのフローチャートである。
この実施例３では、機能ブロック回路２にリセット回路１３が設けられている。このリセット回路１３は、ノーマルモード時の出力信号を初期状態においてＬレベルにセットする機能を有する。アンド回路１１’は二入力端子と反転入力端子とを備えている。

アンド回路１１’には比較器１０からＨレベルが二入力端子の一方に印加され、テストモード設定兼用出力端子９からＨレベルが二入力端子の他方に印加され、リセット回路１３からＬレベルが反転入力端子に印加されたときに、テストモード信号（Ｈレベル）Ｓ２’を機能ブロック２に向かって出力する。

すなわち、この実施例３によれば、テストモード検知回路３は、リセット回路１３からＬレベルが出力され、かつ、第１電圧レベルＶ１と第２電圧レベルＶ２との電圧関係がノーマルモード時の電圧関係と逆の電圧関係のときで、しかも、テストモード設定兼用出力端子９からテストモード設定信号Ｓ２がアンド回路１１‘に入力されたときに、機能ブロック回路２にテストモード信号Ｓ２’を出力する機能を有する。

このテストモード設定方法によれば、図６に示すように、第１電源端子７の第１電圧レベルＶ１と第２電源端子８の第２電圧レベルＶ２とを判断して（S.２１）、第１電圧レベルV１が第２電圧レベルV２よりも大きいときには、機能ブロック回路２はノーマルモードに設定され、第１電圧レベルV１が第２電圧レベルV２よりも小さいときには、通常動作時の出力信号がＨレベルか否かを判断して（Ｓ．２２）、通常動作時の出力信号がＨレベルのときには、機能ブロック回路２はノーマルモードに維持され、通常動作時の出力信号がＬレベルのとき（機能ブロック回路２が初期状態のとき）には、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたか否かを判断し（S.２３）、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたときには、機能ブロック回路２はテストモードに設定され、入力されなかったときにはノーマルモードに維持される。

この実施例３によれば、ノーマルモード時に第１電源端子７の第１電圧レベルＶ１を３．３Ｖに設定し、第２電源端子８の第２電圧レベルＶ２を１．８Ｖに設定して使用する場合、半導体集積回路１の周辺に発生したノイズ等が原因で、第２電源端子８の第２電圧レベルＶ２が第１電源端子７の第１電圧レベルＶ１よりも瞬間的に大きくなって、テストモード検知回路３の比較器１０がＨレベルをアンド回路１１’に出力した場合であっても、ノーマルモード時にはリセット回路１３がハイレベルであるので、アンド回路１１’への反転入力端子を介しての入力はＬベルトなり、その結果、機能ブロック回路２への出力端子はＬレベルとなり、半導体集積回路１がテストモードに移行するのが防止される。すなわち、ノイズ等に起因してテストモードへ移行するという誤動作が防止される。

また、同様に、機能ブロック回路２が初期状態以外の場合に、テストモード設定兼用出力端子９からアンド回路１１’の入力端子に誤作動によりＨレベルが印加された場合でも、ノーマルモード時には機能ブロック回路２から出力される出力信号は初期状態にないことを意味するＨレベルとなるため、アンド回路１１’の反転入力端子を介しての入力がＬレベルとなり、半導体集積回路１がテストモードに移行するのが防止される。
この実施例３では、リセット回路１３のノーマルモード時の出力信号を初期状態はＬレベルとしたが、ノーマルモード時の出力信号を初期状態はＨレベルとし、テストモードに移行させるためのテストモード設定兼用出力端子９にＬレベルを印加するように構成しても良い。

半導体集積回路１のテストモード時には、リセット回路１３により、初期状態を保持させ、かつ、ノーマルモード時に設定する第１電源端子７の第１電圧レベルＶ１と第２電源端子８の第２電圧レベルＶ２との大小が逆となる電圧関係とすると共に、テストモード設定兼用出力端子９にＨレベルを印加する。すると、アンド回路１１’が機能ブロック回路２へテストモード信号（Ｈレベル）Ｓ２’を出力し、これにより、半導体集積回路１がテストモードに移行される。

（実施例４）
図７は本発明に係る半導体集積回路の実施例４の要部回路図であり、図８は図７に示す半導体集積回路の動作を説明するためのフローチャートである。

半導体集積回路１は、ノーマルモード時に第３電圧レベルＶ４が印加される第３電源端子１４を備えている。テストモード検知回路３は電源検知回路１５を備えている。なお、その第３電源端子１４は第３電源系統回路１８に接続されている。

電源検知回路１５は第３電源端子１４に接続され、この第３電源端子１４には第３電圧レベルＶ４が印加され、電源検知回路１５の入力端子は第１電源端子７に接続されている。アンド回路１１”は三入力端子を有し、二入力端子は実施例１と同様に第１電源端子７と第２電源端子８とに接続され、電源検知回路１５の出力端子は残りの１個の入力端子に接続されている。

その電源検知回路１５は、第１電源端子７に第１電圧レベルＶ１が印加されたことを検知する機能を有し、第１電源端子７に第１電圧レベルＶ１が印加されたとき、電源検知回路１５の出力端子はＨレベルとなる。

第１電源端子７は、ノーマルモード時に電源をオフすることが可能であり、第３電源端子１４には、ノーマルモード時に常時第３電圧レベルＶ４として５．０ボルトが印加されている。
この構成によれば、ノーマルモード時に第１電源端子７に印加すべき第１電圧レベルＶ１をオフにした場合でも、機能ブロック回路２をテストモードに設定制御できる、

すなわち、実施例１の場合には、ノーマルモード時、第１電源端子７が第１電圧レベルＶ１が印加されていないオフ状態とされ、第２電源端子８に第２電圧レベル１．８Ｖが印加されると、テストモード検知回路３の比較器１０が第２電源端子８の第２電圧レベルＶ２が第１電源端子７の第１電圧レベルＶ１よりも大きいと誤って判断してテストモード出力許可信号（Ｈレベル）をアンド回路１１”に出力するが、この実施例４によれば、このような場合であっても、第１電源端子７に第１電圧レベルＶ１が印加されたことを検知する電源検知回路１５が設けられ、第１電源端子７に第１電圧レベルＶ１が印加されていないときには、電源検知回路１５の出力端子はＬレベル（不検知状態）となるため、アンド回路１１”の出力はテストモード出力禁止信号（Ｌレベル）をアンド回路１１”に出力し、半導体集積回路１がテストモードに移行されないことになる。

テストモード時には、第１電源端子７に第１電圧レベルＶ１が印加され、電源検知回路１５の出力がＨレベルとなり、アンド回路１１”の三入力端子に印加される電圧レベルが全てＨレベルとなり、テストモード信号Ｓ２’が機能ブロック回路２に入力されるので、半導体集積回路１をテストモードに移行させることができる。

すなわち、このテストモード設定方法によれば、図８に示すように、第１電源端子７に第１電圧レベルＶ１が印加されているか否かを判断して（S.３１）、第１電源端子７に第１電圧レベルＶ１が印加されていないときには、半導体集積回路１をノーマルモードに設定し、第１電圧レベルＶ１が印加されているときには、第１電圧レベルV１が第２電圧レベルV２よりも大きいか否かを判断し（Ｓ．３２）、第１電圧レベルV１が第２電圧レベルV２よりも大きいときには、機能ブロック回路２はノーマルモードに設定され、第１電圧レベルV１が第２電圧レベルV２よりも小さいときには、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたか否かを判断し（S.３３）、テストモード設定兼用出力端子９からテストモード設定信号（Ｈレベル）S2が入力されたときには、機能ブロック回路２はテストモードに設定され、入力されなかったときにはノーマルモードに維持される。

この実施例４では電源検知回路１５を新たに追加したが、電源オフが可能な仕様を持つ半導体集積回路１の場合、機能ブロック回路２内に電源オフ系統の回路（図示を略す）からの不定信号を遮断するための電源検知回路が標準的に搭載されるため、この電源検知回路（図示を略す）の出力を活用することができる。

（実施例５）
図９は本発明に係る半導体集積回路の実施例５の要部回路図である。この実施例５では、実施例１の半導体集積回路１の機能ブロック回路２にテストモード信号Ｓ２’が入力されるレジスタ管理回路１６が設けられている。
半導体集積回路１には、レジスタ管理回路１６のレジスタ値を読み取るレジスタリード端子１７が設けられ、このレジスタリード端子１７がレジスタ管理回路１６に接続されている。

この実施例５によれば、テストモード信号Ｓ２’がレジスタ管理回路１６に入力され、レジスタ管理回路１６は、テストモード信号Ｓ２’の状態を示すレジスタ値を出力するので、これをレジスタリード端子１７からリードすることにより、実施例１のテストモード検知回路３が正常に動作し、テストモードに適正に設定されているかを確認できる。

（実施励６）
図１０は本発明に係る半導体集積回路１の実施例６の要部回路図であり、この実施例６では、実施例１〜実施例５に係るテストモード検知回路３を全て組み込んだものであり、アンド回路１１”’は四入力端子を有する。このように、半導体集積回路１に、テストモード検知回路３を複数個組み込む構成としても良い。
その他の構成は大略同一であるので、図１０には、実施例１と同一構成要素に同一符合を付して、その詳細な説明は省略することとする。

以上説明したように、このテストモード設定方法は、第１電源端子７に第１電圧レベルＶ１を印加しかつ第２電源端子８に第２電圧レベルＶ２を印加するステップと、第１電源端子７に印加すべき第１電圧レベルＶ１と第２電源端子８に印加すべき第２電圧レベルＶ２との電圧関係がノーマルモード時に印加すべき電圧関係にあるか否かを判断するステップと、第１電源端子７に印加すべき第１電圧レベルＶ１と第２電源端子８に印加すべき第２電圧レベルＶ２との電圧関係がノーマルモード時に印加すべき電圧関係とは逆の電圧関係にあるときに、機能ブロック回路２をノーマルモードからテストモードに移行させるステップとした。

従って、複数個の電源端子を設けることが必要となり、テストモード専用端子を設けることが困難で、テストモード専用端子を他の端子に兼用させた場合でも、テストモード移行への誤動作を防止することができる。

１…半導体集積回路
２…機能ブロック回路
３…テストモード検知回路
７…第１電源端子
８…第２電源端子
９…テストモード設定兼用出力端子
１３…リセット回路
Ｖ１…第１電圧レベル
Ｖ２…第２電圧レベル
Ｓ１…出力信号
Ｓ２…テストモード設定信号
Ｓ２’…テストモード信号

特開平１０−２５６４８６号公報 特開平０６−３０９４７５号公報 特開平０６−６６８９９号公報 特開２００３−２７３２３２号公報

Claims (6)

1. 動作機能毎に分割された機能ブロック回路と、該機能ブロック回路をノーマルモードで動作させる第１電圧レベルが印加される第１電源端子と、前記機能ブロック回路をノーマルモードで動作させる第２電圧レベルが印加される第２電源端子と、前記機能ブロック回路の出力信号が出力されかつテストモード時にテストモード設定信号が入力されるテストモード設定兼用出力端子と、前記第１電源端子の第１電圧レベルと前記第２電源端子の第２電圧レベルとを比較して前記第１電圧レベルと前記第２電圧レベルとの電圧関係が前記ノーマルモード時に印加される電圧関係にあるか該ノーマルモード時に印加される電圧関係と逆の電圧関係にあるかを判定して、前記第１電圧レベルと前記第２電圧レベルとが前記ノーマルモード時に印加される電圧関係と逆の電圧関係のときに、前記テストモード設定兼用出力端子に入力されたテストモード設定信号により前記機能ブロック回路へ前記テストモード信号を出力するテストモード検知回路とを備えていることを特徴とする半導体集積回路。
2. 前記テストモード検知回路は、前記第１電源端子の第１電圧レベルと前記第２電源端子の第２電圧レベルとを比較する比較器と、前記第２電源端子の第２電圧レベルを分圧する分圧器とを備え、前記比較器には前記第１電圧レベルと前記分圧器により分圧された分圧レベルとが入力されることを特徴とする請求項１に記載の半導体集積回路。
3. 前記機能ブロック回路のノーマルモード時の出力信号を初期状態にリセットするリセット回路を備え、
   前記テストモード検知回路は、前記リセット回路から初期状態レベルが入力され、かつ、前記第１電圧レベルと前記第２電圧レベルとの電圧関係が前記ノーマルモード時の電圧関係と逆の電圧関係のときに、前記テストモード設定兼用出力端子に入力されたテストモード設定信号により前記機能ブロック回路へ前記テストモード信号を出力することを特徴とする請求項１又は請求項２に記載の半導体集積回路。
4. 前記テストモード検知回路は、ノーマルモード時に第３電圧レベルが印加される第３電源端子と、前記第３電圧によって駆動されかつ前記第１電源端子に前記第１電圧レベルが印加されたことを検知する電源検知回路とを備え、前記ノーマルモード時に前記第１電源端子に印加される第１電圧レベルがオフ可能であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体集積回路。
5. 前記機能ブロック回路には前記テストモード信号が入力されるレジスタ管理回路が設けられ、該レジスタ管理回路のレジスタ値を読み取るレジスタリード端子が前記レジスタ管理回路に接続され、前記テストモード設定結果を確認可能なことを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体集積回路。
6. 第１電源端子に第１電圧レベルを印加しかつ第２電源端子に第２電圧レベルを印加するステップと、
   前記第１電源端子に印加すべき第１電圧レベルと第２電源端子に印加すべき第２電圧レベルとの電圧関係がノーマルモード時に印加すべき電圧関係にあるか否かを判断するステップと、
   前記第１電源端子に印加すべき第１電圧レベルと前記第２電源端子に印加すべき第２電圧レベルとの電圧関係がノーマルモード時に印加すべき電圧関係とは逆の電圧関係にあるときに、機能ブロック回路を前記ノーマルモードからテストモードに移行させるステップと、を含むことを特徴とする半導体集積回路のテストモード設定方法。