JP2013190835A - 半導体装置及び携帯端末装置 - Google Patents

Abstract

【課題】安定的に動作することが可能な半導体装置及び携帯端末装置を提供する。
【解決手段】
半導体装置１は、他の半導体装置とバス配線を介して固定接続されるＨＳＩＣ物理層回路２と、ホスト機能またはデバイス機能のいずれかのＵＳＢ機能により動作し、他の半導体装置とリンク接続するＵＳＢリンク制御部３と、ＵＳＢリンク制御部３が動作するＵＳＢ機能を選択するための選択データを記憶する不揮発性記憶部４と、ＵＳＢ物理制御部２とＵＳＢリンク制御部３と不揮発性記憶部４とが形成された半導体基板とを備えている。
【選択図】図１

Description

本発明は、半導体装置及び携帯端末装置に関し、例えば、ホスト機能またはデバイス機能のいずれかのＵＳＢ機能により動作する半導体装置及び携帯端末装置に好適に利用できるものである。

近年、電子機器間を接続するインタフェースとしてＵＳＢ（Universal Serial Bus）が広く普及している。ＵＳＢにより、ホスト機能を有するホスト装置とデバイス機能を有するさまざまなデバイス装置（周辺装置）との接続が可能であり、転送速度の高速化も進んでいることから多くの機器で使用されている。また、電子機器間に限らず、電子機器内部においても使用され始めている。例えば、ＵＳＢ規格の中の"ＵＳＢ２．０ ｈｉｇｈ ｓｐｅｅｄ ｍｏｄｅ"では、半導体装置（半導体チップ）間を固定接続するＨＳＩＣ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｒ Ｃｈｉｐ）が規格化されている。

このようなＨＳＩＣに関する文献として、例えば特許文献１が知られている。

特表２０１１−５１２５７７号公報

上記のようなＨＳＩＣにより半導体装置間を接続するためには、一方の半導体装置がホスト機能を有するホスト装置として動作し、他方の半導体装置がデバイス機能を有するデバイス装置として動作する必要がある。

しかしながら、半導体装置がホスト機能とデバイス機能のいずれのＵＳＢ機能で動作するのか選択する方法は規定されていないため、従来の半導体装置では、動作が不安定になる恐れがあるという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、ＨＳＩＣ物理層回路とＵＳＢリンク制御部と不揮発性記憶部とを備えており、ＨＳＩＣ物理層回路とＵＳＢリンク制御部と不揮発性記憶部は半導体基板に形成されている。また、ＨＳＩＣ物理層回路は、他の半導体装置とバス配線を介して固定接続されるものである。ＵＳＢリンク制御部は、ホスト機能またはデバイス機能のいずれかのＵＳＢ機能により動作し、ＨＳＩＣ物理層回路を介して他の半導体装置とリンク接続するものである。不揮発性記憶部は、ＵＳＢリンク制御部が動作するＵＳＢ機能を選択するための選択データを記憶するものである。

前記一実施の形態によれば、安定的に動作することが可能な半導体装置及び携帯端末装置を提供することができる。

実施の形態に係る半導体装置の主要な特徴を示す構成図である。 実施の形態１に係る携帯端末装置の構成を示す構成図である。 実施の形態１に係るアプリケーションプロセッサの構成を示す構成図である。 実施の形態１に係るベースバンドプロセッサの構成を示す構成図である。 実施の形態１に係る半導体装置の構成を示す構成図である。 実施の形態１に係る半導体装置の構成を示す構成図である。 実施の形態１に係る半導体装置の動作を示すタイミングチャートである。 実施の形態１に係る半導体装置の効果を説明するための説明図である。 実施の形態１に係る半導体装置の動作を説明するための説明図である。 実施の形態２に係る半導体装置の構成を示す構成図である。

（実施の形態の概要）
まず、図１を用いて実施の形態の概要について説明する。図１に示すように、実施の形態に係る半導体装置１は、ＨＳＩＣ物理層回路２と、ＵＳＢリンク制御部３と、不揮発性記憶部４を備えている。

ＨＳＩＣ物理層回路２は、他の半導体装置（不図示）とバス配線６を介して固定接続され、ＵＳＢ物理層の制御を行う。ＵＳＢリンク制御部３は、ホスト機能またはデバイス機能のいずれかのＵＳＢ機能により動作し、ＨＳＩＣ物理層回路２を介して他の半導体装置とのリンク接続を制御する。不揮発性記憶部４は、ＵＳＢリンク制御部３が動作するＵＳＢ機能を選択するための選択データを記憶する。さらに、ＨＳＩＣ物理層回路２とＵＳＢリンク制御部３と不揮発性記憶部４は半導体基板５に形成されている。

このような構成により、半導体装置が、ホスト機能とデバイス機能のいずれのＵＳＢ機能で動作するのかを不揮発性記憶部により設定することができるため、半導体装置を常に安定して動作させることができる。例えば、電源ＯＮ時やリセット時においても、設定されたホスト機能またはデバイス機能により確実に動作することができる。

（実施の形態１）
以下、図面を参照して実施の形態１について説明する。

図２は、本実施の形態に係る携帯端末装置の構成を示している。携帯端末装置１００は、例えば、携帯電話やスマートフォン、タブレット端末等の携帯端末装置である。携帯端末装置１００は、不図示の基地局と無線通信を行い、基地局を介して他の携帯端末装置等と接続して通話等のデータ通信を行う。

図２に示すように、携帯端末装置１００は、マルチプロセッサ構成の端末装置であり、アプリケーションプロセッサ（APE: Application Processor Engine）１１０とベースバンドプロセッサ（BB: Base Band processor）１２０を備えており、各プロセッサの記憶装置としてメモリ１１１、不揮発性メモリ１１２、メモリ１２１を有している。さらに、携帯端末装置１００は、ＰＭＩＣ（Power Management IC）１３０、アンテナ１４０、ＲＦＡＦＥ（Radio Frequency Analog Front End）１５０、ＲＦＩＣ（Radio Frequency IC）１６０、スピーカ１７０、マイク１８０を備えている。

なお、携帯端末装置１００は、携帯電話やスマートフォン等として必要な機能を実現するために、キーボード、カメラ等の入力部や、液晶ディスプレイ、タッチパネル等の表示部等その他の構成を有している。

ＰＭＩＣ（Power Management IC）１３０は、携帯端末装置１００の各部への電源供給を管理する電源回路である。マイク１８０は、通話等のために音声入力を行う入力部であり、スピーカ１７０は、通話等のために音声出力を行う出力部である。

ＲＦＡＦＥ１５０及びＲＦＩＣ１６０は、ＲＦ信号処理回路を構成し、アンテナ１４０を介して送受信されるＲＦ信号（無線信号）に対しＲＦ処理を行う。例えば、ＲＦＡＦＥ１５０は、送信信号の増幅、送信信号の選択及び受信信号の選択を行い、ＲＦＩＣ１６０は、送信信号のアップコンバート、受信信号のダウンコンバート、送信データのＤ／Ａ変換及び受信信号のＡ／Ｄ変換を行う。

アプリケーションプロセッサ１１０は、映像データ（画像データ）の圧縮や伸張等のアプリケーション処理を行う半導体装置である。ベースバンドプロセッサ１２０は、無線データの変調や復調等のベースバンド処理を行う半導体装置である。アプリケーションプロセッサ１１０及びベースバンドプロセッサ１２０は、それぞれ１チップの半導体装置でありＨＳＩＣバス１０１を介して接続されている。

アプリケーションプロセッサ１１０には、不揮発性メモリ１１２及びメモリ１１１が接続されている。不揮発性メモリ１１２は、アプリケーションプロセッサ１１０及びベースバンドプロセッサ１２０で実行されるプログラムが格納されており、後述のように、不揮発性メモリ１１２をベースバンドプロセッサ１２０に接続してもよい。メモリ１１１は、アプリケーションプロセッサ１１０が処理した映像データ等のアプリケーションデータが格納される。例えば、メモリ１１１の映像データが表示部に表示される。

ベースバンドプロセッサ１２０には、メモリ１２１、スピーカ１７０、マイク１８０が接続されている。メモリ１２１は、ベースバンドプロセッサ１２０が処理した音声データ等のベースバンドデータが格納される。

通話機能を実現するため、ベースバンドプロセッサ１２０は、マイク１８０から音声信号が入力されると、音声信号をエンコードして送信データとしてＲＦＩＣ１６０へ出力する。また、ベースバンドプロセッサ１２０は、ＲＦＩＣ１６０から音声の受信データが入力されると、受信データをデコードして音声信号としてスピーカ１７０へ出力する。

また、映像データ等のデータ通信機能を実現するため、ベースバンドプロセッサ１２０は、アプリケーションプロセッサ１１０から映像データが入力されると、映像データをエンコードして送信データとしてＲＦＩＣ１６０へ出力する。また、ベースバンドプロセッサ１２０は、ＲＦＩＣ１６０から映像等の受信データが入力されると、受信データをデコードして映像データとしてアプリケーションプロセッサ１１０へ出力する。

その他、アプリケーション機能を実現するため、例えば、アプリケーションプロセッサ１１０は、カメラ等から映像信号が入力されると、映像信号をエンコードして映像データをメモリ１１１やベースバンドプロセッサ１２０へ出力する。また、アプリケーションプロセッサ１１０は、ベースバンドプロセッサ１２０から映像データが入力されると、映像データをデコードして映像信号として表示部へ出力する。

なお、アプリケーションプロセッサ１１０とベースバンドプロセッサ１２０との間は、ＨＳＩＣバス１０１を介して接続されるとともに、他のバス（不図示）を介しても接続されている。後述のように、ＨＳＩＣバス１０１を介して、主に、アプリケーションプロセッサ１１０またはベースバンドプロセッサ１２０で実行されるプログラムが入出力される。その他、アプリケーションプロセッサ１１０とベースバンドプロセッサ１２０との間で入出力される通信データ等については、ＨＳＩＣバス１０１を介して入出力してもよいし、他のバスを介して入出力してもよい。例えば、ＨＳＩＣバス１０１は、転送速度が４８０Ｍｂｐｓであるため、４８０Ｍｂｐｓ程度の速度で転送する必要のあるデータについては、ＨＳＩＣバス１０１を介して転送し、４８０Ｍｂｐｓ以下の速度で転送してもよいデータについては、他の低速の通信経路を介して転送するようにしてもよい。

図３は、本実施の形態に係るアプリケーションプロセッサ１１０の構成を示し、図４は、本実施の形態に係るベースバンドプロセッサ１２０の構成を示している。アプリケーションプロセッサ１１０及びベースバンドプロセッサ１２０は、周辺回路（インタフェース）としてＨＳＩＣを実装している。

なお、図３及び図４において、共通する構成の符号の末尾にはａまたはｂが付されている。共通する構成について符号にａまたはｂを付さずに称する場合もあり、また、特にアプリケーションプロセッサ１１０に備えられる構成については、符号にａを付して称し、特にベースバンドプロセッサ１２０に備えられる構成については、符号にｂを付して称する。

図３及び図４に示すように、アプリケーションプロセッサ１１０及びベースバンドプロセッサ１２０は、ＣＰＵ１１（１１ａ及び１１ｂ）、バス１２（１２ａ及び１２ｂ）、バスブリッジ１３（１３ａ及び１３ｂ）、バス１４（１４ａ及び１４ｂ）、ＵＳＢリンク層回路２０（２０ａ及び２０ｂ）、ＨＳＩＣ物理層回路３０（３０ａ及び３０ｂ）、複数のペリフェラル回路５０（５０ａ及び５０ｂ）、電気ヒューズ４０（４０ａ及び４０ｂ）を含む設定制御回路６０（６０ａ及び６０ｂ）、オンチップメモリ６１（６１ａ及び６１ｂ）、ＤＭＡＣ（Direct Memory Access Controller）６２（６２ａ及び６２ｂ）、ＳＤＲＡＭインタフェース６３（６３ａ及び６３ｂ）、ＲＯＭ６４（６４ａ及び６４ｂ）を備えている。

さらに、アプリケーションプロセッサ１１０は、グラフィックアクセラレータ７０を備えており、ベースバンドプロセッサ１２０は、モデム８０を備えている。また、これらの回路は、半導体基板１０（１０ａ及び１０ｂ）上に形成されている。

ＣＰＵ１１と、オンチップメモリ６１と、ＤＭＡＣ６２と、ＳＤＲＡＭインタフェース６３と、ＲＯＭ６４と、グラフィックアクセラレータ７０もしくはモデム８０とは、ＣＰＵバスであるバス１２を介して共通接続されている。また、ＵＳＢリンク層回路２０と、電気ヒューズ４０を含む設定制御回路６０と、ペリフェラル回路５０とは、周辺バスであるバス１４を介して共通接続されている。さらに、バス１２とバス１４とはバスブリッジ１３を介して接続されている。例えば、バス１２は高速バスであり、バス１４は低速バスであり、バスブリッジ１３は、高速バスに接続されたＣＰＵ１１と低速バスに接続されたＵＳＢリンク層回路２０との間で信号の入出力を可能とする。

ＣＰＵ１１は、プログラムに従って演算処理を行うことで各処理を実行する処理部である。揮発性メモリであるオンチップメモリ６１には、映像データや音声データ、演算処理に必要なデータが格納され、不揮発性メモリであるＲＯＭ６４には、その他、電源オフの状態でも保持すべき設定データ等が格納される。

ＤＭＡＣ６２は、周辺回路等とオンチップメモリとの間でダイレクトメモリアクセスを可能にする。ＳＤＲＡＭインタフェース６３は、ＳＤＲＡＭに対しデータの書き込み／読み出しを行うインタフェースであり、例えば、図２のメモリ１１１もしくはメモリ１２１と接続するためのインタフェースである。

アプリケーションプロセッサ１１０のＨＳＩＣ物理層回路３０ａとベースバンドプロセッサ１２０のＨＳＩＣ物理層回路３０ｂは、ＨＳＩＣバス１０１を介して着脱不可能に固定接続されており、ＨＳＩＣ規格に従った物理層制御を行う。

アプリケーションプロセッサ１１０のＵＳＢリンク層回路２０ａとベースバンドプロセッサ１２０のＵＳＢリンク層回路２０ｂは、ＨＳＩＣ物理層回路３０ａ、ＨＳＩＣバス１０１、ＨＳＩＣ物理層回路３０ｂを介して接続され、ＵＳＢ規格に従ったリンク層制御を行う。ＵＳＢリンク層回路２０は、ホスト機能及びデバイス機能のいずれの機能でも動作することが可能である。

設定制御回路６０は、アプリケーションプロセッサ１１０またはベースバンドプロセッサ１２０である半導体装置の各種設定を行う回路である。例えば、設定制御回路６０は、ＲＯＭ６４に格納された設定データや外部から入力される信号に基づいて各回路の設定を行う。

特に、本実施の形態では、設定制御回路６０は、電気的に切断可能（プログラム可能）な電気ヒューズ４０を含んでいる。電気ヒューズ４０は、ヒューズの切断状態（プログラム状態）に応じてＵＳＢリンク層回路２０に対し、ホスト機能及びデバイス機能のいずれかを設定する。電気ヒューズ４０の状態を書き換えることで、回路製造後でも、ホスト機能か、デバイス機能かの選択を変更することができる。

ペリフェラル回路５０は、バスを介してＣＰＵに接続される種々の周辺回路であり、半導体装置の機能に応じて必要となる回路が設けられる。例えば、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）やＩ２Ｃ（Inter Integrated Circuit）、半導体装置の外部に設けられた外部装置とのインタフェースである。

図３のグラフィックアクセラレータ７０は、映像データ（画像データ）の圧縮や伸張等を行う映像（画像）処理部である。例えば、グラフィックアクセラレータ７０で処理された映像データがＳＤＲＡＭインタフェース６３を介してメモリ１１１へ格納される。図４のモデム８０は、ＲＦＩＣ１６０との間で入出力されるデジタル信号の変調処理や復調処理を行う通信処理部である。例えば、モデム８０で処理された音声データがＳＤＲＡＭインタフェース６３を介してメモリ１２１へ格納される。

図５は、本実施の形態に係るアプリケーションプロセッサ１１０及びベースバンドプロセッサ１２０である半導体装置１のさらに詳細な構成を示している。図５の半導体装置１は、図３のアプリケーションプロセッサ１１０及び図４のベースバンドプロセッサ１２０に共通する構成のうち、特に、電気ヒューズ４０、ＵＳＢリンク層回路２０、ＨＳＩＣ物理層回路３０の構成と接続関係を示している。

図５に示すように、ＵＳＢリンク層回路２０は、物理（ＰＨＹ）制御回路２１、切替回路２２、バスインタフェース２３、ホスト設定部２４、デバイス設定部２５を備えている。

バスインタフェース２３は、ＣＰＵ１１等からＨＳＩＣバス１０１を介して送信するデータが入力され、またＨＳＩＣバス１０１を介して受信したデータをＣＰＵ１１等へ出力する。また、バスインタフェース２３は、ＣＰＵ１１等からホスト機能／デバイス機能を切り替えるための切替信号（ＵＳＢＳＥＬ）を入力し、切替回路２２へ出力してもよい。

ホスト設定部２４は、ＵＳＢリンク層回路２０及びＨＳＩＣ物理層回路３０をホスト機能として動作させるように設定するための設定部である。ホスト設定部２４は、ホスト機能として動作を開始するようにＨＳＩＣ物理層のＳＴＲＯＢＥ信号及びＤＡＴＡ信号の初期状態（起動時の信号の状態）を設定する設定信号を出力する。

デバイス設定部２５は、ＵＳＢリンク層回路２０及びＨＳＩＣ物理層回路３０をデバイス機能として動作させるように設定するための設定部である。デバイス設定部２５は、デバイス機能として動作を開始するようにＨＳＩＣ物理層のＳＴＲＯＢＥ信号及びＤＡＴＡ信号の初期状態を設定する設定信号を出力する。

切替回路２２は、ホスト機能／デバイス機能を切り替えるための切替信号（ＵＳＢＳＥＬ）が入力され、ＵＳＢＳＥＬ信号に応じて、ホスト機能またはデバイス機能を切り替える。この切り替えにより、切替回路２２は、ホスト設定部２４またはデバイス設定部２５から出力されるホスト機能またはデバイス機能を設定をするための設定信号を物理制御回路２１へ出力する。

物理制御回路２１は、切替回路２２から出力された、ＳＴＲＯＢＥ信号及びＤＡＴＡ信号の初期状態を決める設定信号を、ＨＳＩＣ物理層回路３０へＵＴＭＩバス１０２を介して出力する。また、物理制御回路２１は、バスインタフェース２３との間で、ＨＳＩＣバス１０１及びＵＴＭＩバス１０２を介して送受信するデータの入出力も行う。

ＨＳＩＣ物理層回路３０は、端子制御回路３１を備えている。端子制御回路３１は、ＵＴＭＩバス１０２を介して設定信号が入力され、設定信号に応じてＳＴＲＯＢＥ信号及びＤＡＴＡ信号を出力する。また、ＳＴＲＯＢＥ信号及びＤＡＴＡ信号から入力されるデータをＵＴＭＩバス１０２を介してＵＳＢリンク層回路２０へ出力する。半導体装置１は、ＳＴＲＯＢＥ信号用の端子１０１ａとＤＡＴＡ信号用の端子１０１ｂを有しており、端子１０１ａ及び端子１０１ｂを介してＳＴＲＯＢＥ信号及びＤＡＴＡ信号がＨＳＩＣ物理層回路３０（端子制御回路３１）に入出力される。

電気ヒューズ４０は、ヒューズ制御回路４１、バスインタフェース４２、選択回路４３、複数のヒューズ本体部４４を備えている。各ヒューズ本体部４４は、電圧生成回路４５、ヒューズ４６、センスアンプ（ＳＡ）４７、シフトレジスタ（ＳＲ）４８を備えている。

バスインタフェース４２には、ＣＰＵ１１等から切断または読出対象となるヒューズを選択する選択信号（アドレス信号）が入力される。ヒューズ制御回路４１は、選択信号に対応するヒューズ本体部４４及び選択回路４３へヒューズの切断または読出を指示する。

ヒューズ本体部４４は、ヒューズを切断する場合は、電圧生成回路４５により切断電圧を生成してヒューズ４６に印可する。また、ヒューズ本体部４４は、ヒューズの切断状態を読み出す場合は、電圧生成回路４５により読出電圧をヒューズ４６に印可する。

センスアンプ４７及びシフトレジスタ４８は、ヒューズの読出時に、ヒューズ４６の電流をセンス（検出）して増幅し、ヒューズの切断状態に応じたヒューズデータをレジスタに保持し出力する。選択回路４３は、ヒューズ本体部４４から読み出されるヒューズデータ（選択データ）をホスト機能／デバイス機能を切り替えるための切替信号（ＵＳＢＳＥＬ）として、ＵＳＢリンク層回路２０の切替回路２２へ出力する。

次に、本実施の形態に係るアプリケーションプロセッサ及びベースバンドプロセッサの動作について説明する。図６は、この動作を説明するために使用するＵＴＭＩバス及びＨＳＩＣバスの信号線の接続関係を示している。

図６に示すように、アプリケーションプロセッサ１１０及びベースバンドプロセッサ１２０は、図５のＵＳＢリンク層回路２０（２０ａ及び２０ｂ）、ＨＳＩＣ物理層回路３０（３０ａ及び３０ｂ）、電気ヒューズ４０（４０ａ及び４０ｂ）を有している。

ＵＳＢリンク層回路２０とＨＳＩＣ物理層回路３０との間は、ＵＴＭＩバス１０２（１０２ａ及び１０２ｂ）により接続されている。ＵＳＢリンク層回路２０は、ＵＴＭＩバス１０２を介して接続するためのＵＴＭＩインタフェース２６（２６ａ及び２６ｂ）を有し、ＨＳＩＣ物理層回路３０は、ＵＴＭＩバス１０２を介して接続するためのＵＴＭＩインタフェース３２（３２ａ及び３２ｂ）を有している。

ＵＴＭＩインタフェース（ＵＴＭＩバス）は、ＵＴＭＩ規格に準拠したインタフェース（バス）である。例えば、"USB 2.0 Transceiver Macrocell Interface (UMTI) Specification"に既定されたＵＴＭＩ＋規格に対応しており、その他、ＵＬＰＩ（UMTI Low Pin Interface）規格に対応していてもよい。

ＵＴＭＩバス１０２には複数の入出力信号が含まれており、ここではその一部を示している。ＵＴＭＩバス１０２では、ＵＳＢリンク層回路２０からＨＳＩＣ物理層回路３０へ向かってＸＣＶＲＳＥＬ信号、ＯＰＭＯＤＥ信号、ＴＸＶＡＬＩＤ信号が出力され、ＨＳＩＣ物理層回路３０からＵＳＢリンク層回路２０へ向かってＬＩＮＥＳＴＡＴＥ信号が出力される。

ＸＣＶＲＳＥＬ信号は、ＵＳＢリンク層回路２０がＨＳＩＣ物理層回路３０へトランシーバを選択するための選択信号である。ＵＳＢリンク層回路２０は、ＨＳ（Hi Speed）トランシーバまたはＦＳ（Full Speed）トランシーバを１ビットのＸＣＶＲＳＥＬ信号により設定する。

ＯＰＭＯＤＥ信号は、ＵＳＢリンク層回路２０がＨＳＩＣ物理層回路３０へオペレーショナルモードを設定するためのモード信号である。ＵＳＢリンク層回路２０は、ノーマルオペレーションモード、ノンドライビングモード、ディスエーブルモード（Disable bit stuffing and NRZI encoding）を２ビットのＯＰＭＯＤＥ信号により設定する。

ＴＸＶＡＬＩＤ信号は、ＵＳＢリンク層回路２０がＨＳＩＣ物理層回路３０へ送信フラグを設定するためのフラグ信号である。ＵＳＢリンク層回路２０は、ＵＴＭＩバスに含まれるデータバス（不図示）によりデータを送信する場合にＴＸＶＡＬＩＤ信号を設定する。

ＬＩＮＥＳＴＡＴＥ信号は、ＨＳＩＣ物理層回路３０がＵＳＢリンク層回路２０へＨＳＩＣバスの現在の回線状態を通知するための回線状態信号である。ＨＳＩＣ物理層回路３０は、ＳＥ０（single ended 0）、Ｊステート、Ｋステート、ＳＥ１（single ended 1）を２ビットのＬＩＮＥＳＴＡＴＥ信号により通知する。

ＨＳＩＣ物理層回路３０は、ＨＳＩＣバス１０１を介して接続するためのＨＳＩＣインタフェース３３（３３ａ及び３３ｂ）を有している。ＨＳＩＣインタフェース（ＨＳＩＣバス）は、ＨＳＩＣ規格に準拠したインタフェース（バス）である。例えば、"High-Speed Inter-Chip USB Electrical Specification version 1.0"の規格に従っている。

ＨＳＩＣバス１０１に含まれるＳＴＲＯＢＥ信号及びＤＡＴＡ信号は、アプリケーションプロセッサ１１０とベースバンドプロセッサ１２０との間で双方向に入出力される。ＤＡＴＡ信号は、送受信するデータを入出力するための信号であり、ＳＴＲＯＢＥ信号は、ＤＡＴＡ信号で出力されるデータに同期して出力されるタイミング信号である。

また、ＨＳＩＣバスでは、ＳＴＲＯＢＥ信号及びＤＡＴＡ信号のＨｉｇｈ／Ｌｏｗの組み合わせにより、バス状態がシグナリングされる。このバス状態により、電源オンによる起動時（リセット時）の接続シーケンス（起動シーケンス）が実現される。例えば、電源オンされてＨＳＩＣがイネーブルとなった場合にはＩＤＬＥ状態がシグナリングされ、その後、ＣＯＮＮＥＣＴ状態がシグナリングされる。

図７のタイミングチャートは、図６のアプリケーションプロセッサ１１０及びベースバンドプロセッサにおける、電源オンの起動時（リセット時）の接続シーケンス（起動シーケンス）を示している。すなわち、図７は、電源ＯＮによりＨＳＩＣバスを介してシグナリングが行われてデータ伝送が開始されるまでの各信号を示している。ここでは、アプリケーションプロセッサ１１０がホスト機能として動作し、ベースバンドプロセッサ１２０がデバイス機能として動作する例について説明する。

まず、ＨＳＩＣ物理層回路３０ａ及び３０ｂの電源がＯＮされる（Ｔ０）。携帯端末装置１００の電源がＯＮされると、アプリケーションプロセッサ１１０及びベースバンドプロセッサ１２０が同時に電源ＯＮとなり、ＨＳＩＣ物理層回路３０ａ及び３０ｂに電源の供給が開始される。この状態ではＨＳＩＣ物理層回路３０ａ及び３０ｂは動作不可である。このとき、ＨＳＩＣ物理層回路３０ａ及び３０ｂが動作していないため、ＨＳＩＣバス１０１ではＳＴＲＯＢＥ信号及びＤＡＴＡ信号はＬｏｗである。

また、電源ＯＮによりすぐに電気ヒューズ４０が動作する。そうすると、アプリケーションプロセッサ１１０では、ホスト機能として動作するために電気ヒューズ４０ａが切断状態に応じてＵＳＢＳＥＬ信号にＨｉｇｈ（"１"）の出力を開始する。また、ベースバンドプロセッサ１２０では、デバイス機能として動作するために電気ヒューズ４０ｂが切断状態に応じてＵＳＢＳＥＬ信号にＬｏｗ（"０"）を出力し続ける。したがって、ＵＳＢリンク層回路２０ａの切替回路２２ａはホスト設定部２４ａを選択し、ＵＳＢリンク層回路２０ｂの切替回路２２ｂはデバイス設定部２５ｂを選択するように切り替える。

このとき、ＵＴＭＩバス１０２ａではホスト設定部２４ａによって、また、ＵＴＭＩバス１０２ｂではデバイス設定部２５ｂによって、ＸＣＶＲＳＥＬ信号はＦＳトランシーバ（"１"）に設定され、ＯＰＭＯＤＥ信号はノンドライビングモード（"０１"）に設定され、ＴＸＶＡＬＩＤ信号はＬｏｗとなる。また、ＨＳＩＣ物理層回路３０ａ及び３０ｂが動作していないため、ＵＴＭＩバス１０２ａ及び１０２ｂでは、ＬＩＮＥＳＴＡＴＥ信号はＳＥ０（"００"）である。

続いて、ＨＳＩＣ物理層回路３０ａ及び３０ｂは動作可能な状態となる（Ｔ１）。アプリケーションプロセッサ１１０がホスト機能として動作するため、Ｔ１の直前のタイミング（Ｔ１ａ）で、ＵＳＢリンク層回路２０ａのホスト設定部２４ａはＵＴＭＩバス１０２ａのＯＰＭＯＤＥ信号をノーマルオペレーションモード（"００"）に設定する。例えば、これらの信号がＨＳＩＣ物理層をホスト機能として動作させるための設定信号である。

そうすると、Ｔ１で、ＨＳＩＣ物理層回路３０ａの端子制御回路３１ａは、ＨＳＩＣバス１０１のＳＴＲＯＢＥ信号をＨｉｇｈに立ち上げて、ＨＳＩＣバス１０１をＩＤＬＥ状態（ＳＴＲＯＢＥ＝Ｈｉｇｈ／ＤＡＴＡ＝Ｌｏｗ）とする。すなわち、ホスト機能で動作するアプリケーションプロセッサ１１０がＨＳＩＣバス１０１をＩＤＬＥ状態とする。ＳＴＲＯＢＥ信号がＨｉｇｈとなったため、Ｔ１の直後のタイミング（Ｔ１ｂ）で、ＨＳＩＣ物理層回路３０ａ及び３０ｂは、ＵＴＭＩバス１０２ａ及び１０２ｂのＬＩＮＥＳＴＡＴＥ信号をＪステート（"０１"）とする。

続いて、ＨＳＩＣ物理層回路３０ａ及び３０ｂはアタッチを開始する（Ｔ２）。ベースバンドプロセッサ１２０がデバイス機能として動作するため、Ｔ２の直前のタイミング（Ｔ２ａ）で、ＵＳＢリンク層回路２０ｂのデバイス設定部２５ｂは、ＵＴＭＩバス１０２ｂのＯＰＭＯＤＥ信号をディスエーブルモード（"１０"）に設定し、ＴＸＶＡＬＩＤ信号をＨｉｇｈに立ち上げる。例えば、これらの信号がＨＳＩＣ物理層をデバイス機能として動作させるための設定信号である。

そうすると、Ｔ２で、ＨＳＩＣ物理層回路３０ｂの端子制御回路３１ｂは、ＨＳＩＣバス１０１のＳＴＲＯＢＥ信号をＬｏｗに立ち下げ、ＤＡＴＡ信号をＨｉｇｈに立ち上げて、ＨＳＩＣバス１０１をＣＯＮＮＥＣＴ状態（ＳＴＲＯＢＥ＝Ｌｏｗ／ＤＡＴＡ＝Ｈｉｇｈ）とする。すなわち、デバイス機能で動作するベースバンドプロセッサ１２０がＨＳＩＣバス１０１をＣＯＮＮＥＣＴ状態とする。ＳＴＲＯＢＥ信号がＬｏｗ、ＤＡＴＡ信号がＨｉｇｈとなったため、Ｔ２の直後のタイミング（Ｔ２ｂ）で、ＨＳＩＣ物理層回路３０ａ及び３０ｂは、ＵＴＭＩバス１０２ａ及び１０２ｂのＬＩＮＥＳＴＡＴＥ信号をＫステート（"１０"）とする。

また、ＨＳＩＣ物理層回路３０ｂの端子制御回路３１ｂは、所定期間後、ＨＳＩＣバス１０１のＳＴＲＯＢＥ信号をＨｉｇｈに立ち上げ、ＤＡＴＡ信号をＬｏｗに立ち下げて、ＨＳＩＣバス１０１をＩＤＬＥ状態（ＳＴＲＯＢＥ＝Ｈｉｇｈ／ＤＡＴＡ＝Ｌｏｗ）に戻す（Ｔ２ｃ）。なお、このとき、ＵＳＢリンク層回路２０ａ（ホスト機能）とＵＳＢリンク層回路２０ｂ（デバイス機能）との間でエニュメレーションが行われ、ホスト機能は、デバイス機能の装置を認識する。

続いて、ＨＳＩＣ物理層回路３０ａ及び３０ｂはアタッチを終了する（Ｔ３）。Ｔ３の直前のタイミング（Ｔ３ａ）で、ＵＳＢリンク層回路３０ｂのデバイス設定部２５ｂは、ＵＴＭＩバス１０２ｂのＯＰＭＯＤＥ信号をノーマルオペレーションモード（"００"）に設定し、ＴＸＶＡＬＩＤ信号をＬｏｗに立ち下げる。

そうすると、ＨＳＩＣバス１０１のＳＴＲＯＢＥ信号がＨｉｇｈ、ＤＡＴＡ信号がＬｏｗであるため、Ｔ３で、ＨＳＣＩ物理層回路３０ａの端子制御回路３１ａは、ＵＴＭＩバス１０２ａのＬＩＮＥＳＴＡＴＥ信号をＪステート（"０１"）とし、Ｔ３の直後のタイミング（Ｔ３ｂ）で、ＨＳＩＣ物理層回路３０ｂの端末制御回路３１ｂは、ＵＴＭＩバス１０２ｂのＬＩＮＥＳＴＡＴＥ信号をＪステート（"０１"）とする。

続いて、ＨＳＩＣ物理層回路３０ａ及び３０ｂは、物理層（ＰＨＹ）をリセットする（Ｔ４）。アプリケーションプロセッサ１１０がホスト機能として動作するため、Ｔ４の直前のタイミング（Ｔ４ａ）で、ＵＳＢリンク層回路３０ａのホスト設定部２４ａは、ＵＴＭＩバス１０２ａのＸＣＶＲＳＥＬ信号をＨＳトランシーバ（"０"）に設定し、ＯＰＭＯＤＥ信号をディスエーブルモード（"１０"）に設定する。例えば、これらの信号がＨＳＩＣ物理層をホスト機能として動作させるための設定信号である。

そうすると、Ｔ４で、ＨＳＩＣ物理層回路３０ａの端子制御回路３１ａは、ＨＳＩＣバス１０１のＳＴＲＯＢＥ信号をＬｏｗに立ち下げ、ＨＳＩＣバス１０１をＲＥＳＥＴ状態（ＳＴＲＯＢＥ＝Ｌｏｗ／ＤＡＴＡ＝Ｌｏｗ）とする。すなわち、ホスト機能で動作するアプリケーションプロセッサ１１０がＨＳＩＣバス１０１をＲＥＳＥＴ状態とする。ＳＴＲＯＢＥ信号がＬｏｗ、ＤＡＴＡ信号がＬｏｗとなったため、Ｔ４の直後のタイミング（Ｔ４ｂ）で、ＨＳＩＣ物理層回路３０ａ及び３０ｂは、ＵＴＭＩバス１０２ａ及び１０２ｂのＬＩＮＥＳＴＡＴＥ信号をＳＥ０（"００"）とする。

続いて、ＨＳＩＣ物理層回路３０ａ及び３０ｂは、ＨＳＩＣをアイドルにする（Ｔ５）。Ｔ５の直前のタイミング（Ｔ５ａ）で、ＵＳＢリンク層回路２０ａのホスト設定部２４ａは、ＵＴＭＩバス１０２ａのＯＰＭＯＤＥ信号をノーマルオペレーションモード（"００"）に設定し、ＵＳＢリンク層回路２０ｂのデバイス設定部２５ｂは、ＵＴＭＩバス１０２ｂのＸＣＶＲＳＥＬ信号をＨＳトランシーバ（"０"）に設定する。

そうすると、Ｔ４で、ＨＳＩＣ物理層回路３０ａ及び３０ｂの端子制御回路３１ａ及び３１ｂは、ＨＳＩＣバス１０１のＳＴＲＯＢＥ信号Ｈｉｇｈに立ち上げ、ＨＳＩＣバス１０１をＩＤＬＥ状態（ＳＴＲＯＢＥ＝Ｈｉｇｈ／ＤＡＴＡ＝Ｌｏｗ）とする。ＳＴＲＯＢＥ信号がＨｉｇｈ、ＤＡＴＡ信号がＬｏｗとなったため、Ｔ５の直後のタイミング（Ｔ５ｂ）で、ＨＳＩＣ物理層回路３０ｂは、ＵＴＭＩバス１０２ｂのＬＩＮＥＳＴＡＴＥ信号をＫステート（"１０"）とし、その後、ＬＩＮＥＳＴＡＴＥ信号をＳＥ０（"００"）とし、さらに、Ｊステート（"０１"）とする。

続いて、ＨＳＩＣ物理層回路３０ａ及び３０ｂは、ＨＳＩＣの転送を開始する（Ｔ６）。Ｔ６の直前のタイミング（Ｔ６ａ）で、ＵＳＢリンク層回路２０ａのホスト設定部２４ａは、ＵＴＭＩバス１０２ａのＴＸＶＡＬＩＤ信号をＨｉｇｈに立ち上げる。

そうすると、Ｔ２で、ＨＳＩＣ物理層回路３０ａ及び３０ｂの端子制御回路３１ａ及び３１ｂは、ＨＳＩＣバス１０１のＳＴＲＯＢＥ信号及びＤＡＴＡ信号を用いて、データ転送を行う。データ転送が開始されたため、Ｔ６の直後のタイミング（Ｔ６ｂ）で、ＨＳＩＣ物理層回路３０ａ及び３０ｂは、ＵＴＭＩバス１０２ａ及び１０２ｂのＬＩＮＥＳＴＡＴＥ信号をＪステート（"０１"）とする。

このようにして、電源ＯＮ時にＨＳＩＣバスを介してシグナリングが行われることでデータ転送が可能となる。図７のように、ＨＳＩＣバスにより接続する場合には、電源ＯＮの後、Ｔ２にてデバイス機能の装置がアタッチ（ＣＯＮＮＥＣＴ状態のシグナリング）を行い、Ｔ４にてホスト機能の装置がリセット（ＲＥＳＥＴ状態のシグナリング）を行わなければならない。このため、電源ＯＮ直後（リセット解除時）に半導体装置がホスト機能で動作するのかデバイス機能で動作するのか決まっていないと、アタッチやリセットのシグナリングが行われず、半導体装置間で正常にハンドシェイクが実行されないため、ＵＳＢリンクを接続することができない。

例えば、レジスタ等によりホスト機能／デバイス機能を確定してもよいが、この場合には、電源ＯＮ直後に状態が確定しないため、シグナリングが正常に行われない可能性がある。また、ホスト機能もしくはデバイス機能のいずれかの機能に固定して半導体装置を構成してもよいが、製造後に半導体装置の用途等に応じて機能を選択することができなくなってしまう。そこで、本実施の形態では、電気ヒューズ４０の切断状態により電源ＯＮ直後にホスト機能またはデバイス機能のいずれの機能で動作するのか決定することで、確実に起動シーケンスのシグナリングを行い、正常な接続を可能とした。

図８は、ホスト／デバイス切り替え機能を半導体装置に内蔵する場合と（図８（ａ））、半導体装置の外部に外付けにする場合（図８（ｂ））の構成の違いを示している。

図８（ｂ）では、半導体装置９００の外部に外付け部品４９を設け、外付け部品４９を半導体装置９００の入力端子１０１ｃに接続している。外付け部品４９は抵抗等であり、抵抗値に応じた信号が入力端子１０１ｃを介して入力され、この信号がバッファ４９ａにより増幅されてＵＳＢＳＥＬ信号が生成される。このように、切り替え機能を外付けにした場合、半導体装置には切り替え用の入力端子が必要になるという問題がある。近年の微細化プロセスにより、一つの半導体装置に組み込まれる機能が増加しているため、ホスト／デバイス切り替えのために端子を設けることは困難である。また、この場合、半導体装置の外部に抵抗などの外付け部品が余計に必要になるため、コストが上昇するという問題もある。

そこで、本実施の形態では、図８（ａ）に示すように、ホスト／デバイス切り替え機能を半導体装置に内蔵させている。上述したように、本実施の形態に係る半導体装置１は、内部に電気ヒューズ４０を備え、ヒューズの切断状態に応じてＵＳＢＳＥＬ信号を生成し、ホスト機能／デバイス機能を切り替える構成とした。これにより、図８（ｂ）のような切り替えのための入力端子が不要であるため、半導体装置の端子数を減らすことができる。また、抵抗等の外付け部品を用意する必要がないためコストを削減することも可能である。

図９は、本実施の形態に係る携帯端末装置１００において、上記のようにアプリケーションプロセッサ１１０とベースバンドプロセッサ１２０がホスト機能またはデバイス機能に切り替えられた状態を示している。

図９（ａ）は、アプリケーションプロセッサ１１０がホスト機能として動作し、ベースバンドプロセッサ１２０がデバイス機能として動作する例である。図９（ａ）では、アプリケーションプロセッサ１１０に不揮発性メモリ１１２が接続されており、この不揮発性メモリ１１２には、アプリケーションプロセッサ１１０用の起動プログラム１１０ａとベースバンドプロセッサ１２０用の起動プログラム１２０ａが格納されている。

そして、アプリケーションプロセッサ１１０の電気ヒューズ４０ａはホスト機能を選択するように設定され、ベースバンドプロセッサ１２０の電気ヒューズ４０ｂはデバイス機能を選択するように設定されている。携帯端末装置１００が電源ＯＮされると、図７で示したように、アプリケーションプロセッサ１１０のＵＳＢリンク層回路２０ａ及びＨＳＩＣ物理層回路３０ａはホスト機能として動作し、ベースバンドプロセッサ１２０のＵＳＢリンク層回路２０ｂ及びＨＳＩＣ物理層回路３０ｂはデバイス機能として動作し、ＨＳＩＣバス１０１を介してＵＳＢリンクが接続された状態となる。

そうすると、ホスト機能側のアプリケーションプロセッサ１１０は、不揮発性メモリ１１２からアプリケーションプロセッサ１１０用の起動プログラム１１０ａを読み出して、起動プログラム１１０ａを実行して起動状態となる。また、アプリケーションプロセッサ１１０は、不揮発性メモリ１１２からベースバンドプロセッサ１２０用の起動プログラム１２０ａを読み出し、ＨＳＩＣバス１０１を介して、ベースバンドプロセッサ１２０へ出力する。ベースバンドプロセッサ１２０は、ＨＳＩＣバス１０１を介して起動プログラム１２０ａをダウンロードし、起動プログラム１２０ａを実行して起動状態となる。この場合には、ホストからデバイスへ起動プログラムを転送するため、アプリケーションプロセッサ１１０をホスト機能とし、ベースバンドプロセッサ１２０をデバイス機能としている。

アプリケーションプロセッサ１１０の機能が多く、ベースバンドプロセッサ１２０の起動プログラム１２０ａよりもアプリケーションプロセッサ１１０の起動プログラム１１０ａのサイズが大きい場合には、起動プログラムを格納する不揮発性メモリ１１２をアプリケーションプロセッサ１１０側に設けることで、アプリケーションプロセッサ１１０の起動時間を短縮でき、プログラムの転送時間も短縮できる。

図９（ｂ）は、ベースバンドプロセッサ１２０がホスト機能として動作し、アプリケーションプロセッサ１１０がデバイス機能として動作する例である。図９（ｂ）では、ベースバンドプロセッサ１２０に不揮発性メモリ１２２が接続されており、この不揮発性メモリ１２２には、アプリケーションプロセッサ１１０用の起動プログラム１１０ａとベースバンドプロセッサ１２０用の起動プログラム１２０ａが格納されている。

そして、アプリケーションプロセッサ１１０の電気ヒューズ４０ａはデバイス機能を選択するように設定され、ベースバンドプロセッサ１２０の電気ヒューズ４０ｂはホスト機能を選択するように設定されている。携帯端末装置１００が電源ＯＮされると、図７で示したように、アプリケーションプロセッサ１１０のＵＳＢリンク層回路２０ａ及びＨＳＩＣ物理層回路３０ａはデバイス機能として動作し、ベースバンドプロセッサ１２０のＵＳＢリンク層回路２０ｂ及びＨＳＩＣ物理層回路３０ｂはホスト機能として動作し、ＨＳＩＣバス１０１を介してＵＳＢリンクが接続された状態となる。

そうすると、ホスト機能側のベースバンドプロセッサ１２０は、不揮発性メモリ１２２からベースバンドプロセッサ１２０用の起動プログラム１２０ａを読み出して、起動プログラム１２０ａを実行して起動状態となる。また、ベースバンドプロセッサ１２０は、不揮発性メモリ１２２からアプリケーションプロセッサ１１０用の起動プログラム１１０ａを読み出し、ＨＳＩＣバス１０１を介して、アプリケーションプロセッサ１１０へ出力する。アプリケーションプロセッサ１１０は、ＨＳＩＣバス１０１を介して起動プログラム１１０ａをダウンロードし、起動プログラム１１０ａを実行して起動状態となる。この場合には、ホストからデバイスへ起動プログラムを転送するため、ベースバンドプロセッサ１２０をホスト機能とし、アプリケーションプロセッサ１１０をデバイス機能としている。

ベースバンドプロセッサ１２０の機能が多く、アプリケーションプロセッサ１１０の起動プログラム１１０ａよりもベースバンドプロセッサ１２０の起動プログラム１２０ａのサイズが大きい場合には、起動プログラムを格納する不揮発性メモリ１２２をベースバンドプロセッサ１２０側に設けることで、ベースバンドプロセッサ１２０の起動時間を短縮でき、プログラムの転送時間も短縮できる。

以上のように、本実施の形態では、アプリケーションプロセッサやベースバンドプロセッサなどの半導体装置において、不揮発性記憶部として電気ヒューズを設けて、ヒューズの切断状態により、動作するＵＳＢのホスト機能／デバイス機能を設定する構成とした。これにより、ホスト機能／デバイス機能を回路製造後に選択することができる。また、ホスト機能とデバイス機能とでは、電源ＯＮ時の起動シーケンスでＳＴＲＯＢＥ信号及びＤＡＴＡ信号の状態が異なるため、電気ヒューズにより電源ＯＮ直後にホスト機能またはデバイス機能を確定することにより、電源ＯＮ時に安定して動作することが可能となる。したがって、電源ＯＮ時に確実にＨＳＩＣバスを介して接続することができる。

（実施の形態２）
以下、図面を参照して実施の形態２について説明する。実施の形態１では、半導体装置において、電気ヒューズによりホスト機能／デバイス機能を切り替える例を説明した。本実施の形態では、不揮発性メモリによりホスト機能／デバイス機能を切り替える構成について説明する。なお、ホスト機能／デバイス機能を切り替える構成以外については、実施の形態１と同様である。

図１０は、本実施の形態に係る半導体装置１の構成を示している。この半導体装置１は、実施の形態１の電気ヒューズ４０に代えて、不揮発性メモリ９０を備えている。不揮発性メモリ９０は、たとえばフラッシュメモリ、ＦＲＡＭ（登録商標）、ＭＲＡＭ等である。

図１０に示すように、不揮発性メモリ９０は、電圧生成回路９１とメモリセル９２を有している。ＣＰＵ１１等からホスト機能／デバイス機能を選択する選択データが入力されると、電圧生成回路９１は、書込電圧を生成しメモリセル９２に印可することで、選択データを書き込む。また、選択データを読み出す場合は、電圧生成回路９１により読出電圧がメモリセル９２に印可される。そして読み出された選択データに応じてＵＳＢＳＥＬ信号が出力される。

このように、実施の形態１における電気ヒューズの代わりに不揮発性メモリを備えた場合でも、同様に、ホスト機能／デバイス機能を選択でき、電源ＯＮ時にも安定して接続動作することが可能である。また、不揮発性メモリであれば、何度でも書き換え可能であるため、ユーザ等が任意に機能を変更することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。

例えば、上記の実施の形態では、半導体装置を備えた携帯端末装置の例について説明したが、携帯端末装置に限らず、上記の半導体装置を備えたその他の電子機器等であってもよい。また、半導体装置の一例として、アプリケーションプロセッサ及びベースバンドプロセッサについて説明したが、ＨＳＩＣバスにより接続されるその他の半導体装置であってもよい。

１ 半導体装置
２ ＨＳＩＣ物理層回路
３ ＵＳＢリンク制御部
４ 不揮発性記憶部
５ 半導体基板
６ バス配線
１０（１０ａ、１０ｂ） 半導体基板
１２（１２ａ、１２ｂ） バス
１３（１３ａ、１３ｂ） バスブリッジ
１４（１４ａ、１４ｂ） バス
２０（２０ａ、２０ｂ） ＵＳＢリンク層回路
２１（２１ａ、２１ｂ） 物理制御回路
２２（２２ａ、２２ｂ） 切替回路
２３ バスインタフェース
２４（２４ａ、２４ｂ） ホスト設定部
２５（２５ａ、２５ｂ） デバイス設定部
２６（２６ａ、２６ｂ） ＵＴＭＩインタフェース
３０（３０ａ、３０ｂ） ＨＳＩＣ物理層回路
３１（３１ａ、３１ｂ） 端子制御回路
３２（３２ａ、３２ｂ） ＵＴＭＩインタフェース
３３（３３ａ、３３ｂ） ＨＳＩＣインタフェース
４０（４０ａ、４０ｂ） 電気ヒューズ
４１ ヒューズ制御回路
４２ バスインタフェース
４３ 選択回路
４４ ヒューズ本体部
４５ 電圧生成回路
４６ ヒューズ
４７ センスアンプ
４８ シフトレジスタ
５０（５０ａ、５０ｂ） ペリフェラル回路
６０（６０ａ、６０ｂ） 設定制御回路
６１（６１ａ、６１ｂ） オンチップメモリ
６３（６３ａ、６３ｂ） ＳＤＲＡＭインタフェース
７０ グラフィックアクセラレータ
８０ モデム
９０ 不揮発性メモリ
９１ 電圧生成回路
９２ メモリセル
１００ 携帯端末装置
１０１ ＨＳＩＣバス
１０１ａ 端子
１０１ｂ 端子
１０２（１０２ａ、１０２ｂ） ＵＴＭＩバス
１１０ アプリケーションプロセッサ
１１０ａ 起動プログラム
１１１ メモリ
１１２ 不揮発性メモリ
１２０ ベースバンドプロセッサ
１２０ａ 起動プログラム
１２１ メモリ
１２２ 不揮発性メモリ
１４０ アンテナ
１７０ スピーカ
１８０ マイク

Claims (20)

1. 他の半導体装置とバス配線を介して固定接続されるＨＳＩＣ物理層回路と、
   ホスト機能またはデバイス機能のいずれかのＵＳＢ機能により動作し、前記ＨＳＩＣ物理層回路を介して前記他の半導体装置とリンク接続するＵＳＢリンク制御部と、
   前記ＵＳＢリンク制御部が動作する前記ＵＳＢ機能を選択するための選択データを記憶する不揮発性記憶部と、
   前記ＨＳＩＣ物理層回路と前記ＵＳＢリンク制御部と前記不揮発性記憶部とが形成された半導体基板と、
   を備える半導体装置。
2. 前記ＵＳＢリンク制御部は、
   ホスト機能として動作するための設定信号を生成するホスト設定部と、
   デバイス機能として動作するための設定信号を生成するデバイス設定部と、
   前記ホスト設定部または前記デバイス設定部が生成した前記設定信号を、前記選択データに応じて出力する切替部と、
   を備える請求項１に記載の半導体装置。
3. 前記ＨＳＩＣ物理層回路は、前記ＵＳＢリンク制御部から出力された前記設定信号に応じて、前記バス配線の信号を制御する、
   請求項２に記載の半導体装置。
4. 前記バス配線は、ＳＴＲＯＢＥ信号線及びＤＡＴＡ信号線を含み、
   前記ＨＳＩＣ物理層回路は、前記ＵＳＢリンク制御部から出力された前記設定信号に応じて、前記ＳＴＲＯＢＥ信号線及びＤＡＴＡ信号線の初期状態を制御する、
   請求項２に記載の半導体装置。
5. 前記選択データに応じて前記ＵＳＢリンク制御部がホスト機能として動作する場合、前記ＨＳＩＣ物理層回路は、起動時に前記バス配線をＩＤＬＥ状態とする、
   請求項１に記載の半導体装置。
6. 前記選択データに応じて前記ＵＳＢリンク制御部がデバイス機能として動作する場合、前記ＨＳＩＣ物理層回路は、起動時に前記バス配線をＣＯＮＮＥＣＴ状態とする、
   請求項１に記載の半導体装置。
7. 前記選択データに応じて前記ＵＳＢリンク制御部がホスト機能として動作する場合、前記ＨＳＩＣ物理層回路は、起動時に前記バス配線をＲＥＳＥＴ状態とする、
   請求項１に記載の半導体装置。
8. 前記選択データに応じて前記ＵＳＢリンク制御部がホスト機能として動作する場合、前記ＨＳＩＣ物理層回路は、前記ＣＯＮＮＥＣＴ状態とされた後に前記バス配線をＲＥＳＥＴ状態とする、
   請求項６に記載の半導体装置。
9. 前記不揮発性記憶部は、起動時に前記選択データを前記ＵＳＢリンク制御部へ出力する、
   請求項１に記載の半導体装置。
10. 前記不揮発性記憶部は、電気ヒューズである、
    請求項１に記載の半導体装置。
11. 前記不揮発性記憶部は、不揮発性メモリである、
    請求項１に記載の半導体装置。
12. 前記他の半導体装置で実行するプログラムを格納するメモリを備え、
    前記選択データに応じて前記ＵＳＢリンク制御部がホスト機能として動作する場合、前記メモリに格納されたプログラムを前記他の半導体装置へ転送する、
    請求項１に記載の半導体装置。
13. アプリケーション処理を実行するアプリケーションプロセッサと、
    前記アプリケーションプロセッサとバス配線を介して固定接続され、ベースバンド処理を実行するベースバンドプロセッサと、を備え、
    前記アプリケーションプロセッサ及び前記ベースバンドプロセッサのそれぞれは、
    前記バス配線に固定接続されるＨＳＩＣ物理層回路と、
    ホスト機能またはデバイス機能のいずれかのＵＳＢ機能により動作し、前記ＨＳＩＣ物理層回路を介して前記アプリケーションプロセッサまたは前記ベースバンドプロセッサとリンク接続するＵＳＢリンク制御部と、
    前記ＵＳＢリンク制御部が動作する前記ＵＳＢ機能を選択するための選択データを記憶する不揮発性記憶部と、
    前記ＨＳＩＣ物理層回路と前記ＵＳＢリンク制御部と前記不揮発性記憶部とが形成された半導体基板と、を備える、
    携帯端末装置。
14. 前記ＵＳＢリンク制御部は、
    ホスト機能として動作するための設定信号を生成するホスト設定部と、
    デバイス機能として動作するための設定信号を生成するデバイス設定部と、
    前記ホスト設定部または前記デバイス設定部が生成した前記設定信号を、前記選択データに応じて出力する切替部と、
    を備える請求項１３に記載の携帯端末装置。
15. 前記ＨＳＩＣ物理層回路は、前記ＵＳＢリンク制御部から出力された前記設定信号に応じて、前記バス配線の信号を制御する、
    請求項１４に記載の携帯端末装置。
16. 前記バス配線は、ＳＴＲＯＢＥ信号線及びＤＡＴＡ信号線を含み、
    前記ＨＳＩＣ物理層回路は、前記ＵＳＢリンク制御部から出力された前記設定信号に応じて、前記ＳＴＲＯＢＥ信号線及びＤＡＴＡ信号線の初期状態を制御する、
    請求項１４に記載の携帯端末装置。
17. 前記不揮発性記憶部は、起動時に前記選択データを前記ＵＳＢリンク制御部へ出力する、
    請求項１３に記載の携帯端末装置。
18. 前記不揮発性記憶部は、電気ヒューズである、
    請求項１３に記載の携帯端末装置。
19. 前記不揮発性記憶部は、不揮発性メモリである、
    請求項１３に記載の携帯端末装置。
20. 前記アプリケーションプロセッサまたは前記ベースバンドプロセッサは、前記アプリケーションプロセッサ及び前記ベースバンドプロセッサで実行するプログラムを格納するメモリを備え、
    前記選択データに応じて前記ＵＳＢリンク制御部がホスト機能として動作する場合、前記メモリに格納されたプログラムを、前記アプリケーションプロセッサまたは前記ベースバンドプロセッサへ転送する、
    請求項１３に記載の携帯端末装置。

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