JP2013201190A - 接合形電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】閾値電圧の製造マージンを改善し逆導通ダイオードを内蔵した接合形電界効果トランジスタ及びその製造方法を提供する。
【解決手段】第１導電形の半導体基板と、第１導電形のドリフト層と、第２導電形のゲート領域と、第１導電形のチャネル層と、第１導電形のソース領域と、ソース電極と、ドレイン電極と、第２導電形のゲートコンタクト層と、ゲート電極と、を備えた接合形電界効果トランジスタが提供される。前記第１導電形のドリフト層は、前記第１導電形の半導体基板の第１の主面に設けられる。前記第２導電形のゲート領域は、前記第１導電形のドリフト層表面に設けられる。前記第１導電形のチャネル層は、前記第１導電形のドリフト層と前記第２導電形のゲート領域との上に設けられる。前記第１導電形のソース領域は、前記第１導電形のチャネル層表面に前記第２導電形のゲート領域と対向して設けられる。
【選択図】図１

Description

本発明の実施形態は、接合形電界効果トランジスタ及びその製造方法に関する。

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）よりも禁止帯幅が広く雪崩（アバランシェ）降伏電界強度がＳｉの１０倍程度もあるため、半導体装置に適用したときに低オン抵抗化と高耐圧化が可能と期待されている。炭化珪素を用いた素子の一例として、接合形電界効果トランジスタがある。しかし、例えばノーマリオフ形の素子を得るためには、高精度で閾値電圧を制御する必要があり、さらなる改善が求められている。また、誘導性負荷を駆動するインバータなどにおいては、逆導通ダイオードを内蔵することが望ましい。

特開第２０１０−９３１７６号公報

本発明の実施形態は、閾値電圧の製造マージンを改善し逆導通ダイオードを内蔵した接合形電界効果トランジスタ及びその製造方法を提供する。

実施形態によれば、第１導電形の半導体基板と、第１導電形のドリフト層と、第２導電形のゲート領域と、第１導電形のチャネル層と、第１導電形のソース領域と、ソース電極と、ドレイン電極と、第２導電形のゲートコンタクト層と、ゲート電極と、を備えた接合形電界効果トランジスタが提供される。前記第１導電形のドリフト層は、第１導電形の半導体基板の第１の主面に設けられる。前記第２導電形のゲート領域は、前記第１導電形のドリフト層表面に設けられる。前記第１導電形のチャネル層は、前記第１導電形のドリフト層と前記第２導電形のゲート領域との上に設けられる。前記第１導電形のソース領域は、前記第１導電形のチャネル層表面に前記第２導電形のゲート領域と対向して設けられ、前記第１導電形のチャネル層よりも不純物濃度の高い。前記ソース電極は、前記第１導電形のチャネル層と前記第１導電形のソース領域との上に設けられ、前記第１導電形のチャネル層とショットキー接合し、前記第１導電形のソース領域とオーミック接合する。前記ドレイン電極は、前記第１導電形の半導体基板の前記第１の主面とは反対側の第２の主面に設けられる。前記第２導電形のゲートコンタクト層は、前記第１導電形のチャネル層表面に前記第２導電形のゲート領域に達するように設けられ、前記第２導電形のゲート領域よりも不純物濃度が高い。前記ゲート電極は、前記ゲートコンタクト層上に設けられる。

第１の実施形態に係る接合形電界効果トランジスタを例示する断面図である。 第１の実施形態に係る接合形電界効果トランジスタを例示する平面図である。 第１の実施形態に係る接合形電界効果トランジスタを例示する断面図である。 接合形電界効果トランジスタの不純物プロファイルを例示する特性図である。 接合形電界効果トランジスタの入出力特性を例示する特性図である。 接合形電界効果トランジスタのオフ状態における動作を説明する模式図である。 接合形電界効果トランジスタのオフ状態における動作を説明する模式図である。 接合形電界効果トランジスタの雪崩降伏を起こした場合の動作を説明する模式図である。 接合形電界効果トランジスタの製造方法を例示する工程断面図である。 接合形電界効果トランジスタの製造方法を例示する工程断面図である。 接合形電界効果トランジスタの製造方法を例示する工程断面図であり、（ａ）はＡ−Ａ線断面図、（ｂ）はＢ−Ｂ線断面図である。 接合形電界効果トランジスタの製造方法を例示する工程断面図であり、（ａ）はＡ−Ａ線断面図、（ｂ）はＢ−Ｂ線断面図である。 第２の実施形態に係る接合形電界効果トランジスタを例示する断面図である。 第３の実施形態に係る接合形電界効果トランジスタを例示する平面図である。 第３の実施形態に係る接合形電界効果トランジスタを例示する断面図である。 第４の実施形態に係る接合形電界効果トランジスタを例示する断面図である。 第５の実施形態に係る接合形電界効果トランジスタを例示する断面図である。 第５の実施形態に係る接合形電界効果トランジスタを例示する他の断面図である。

以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

まず、第１の実施形態について説明する。
図１は、第１の実施形態に係る接合形電界効果トランジスタを例示する断面図である。
図２は、第１の実施形態に係る接合形電界効果トランジスタを例示する平面図である。
図３は、第１の実施形態に係る接合形電界効果トランジスタを例示する断面図である。
なお、図１は、図２のＡ−Ａ線断面図であり、図３は、図２のＢ−Ｂ線断面図である。

接合形電界効果トランジスタ１０１は、ドレイン電極１、ｎ形の半導体基板２、ｎ形のドリフト層３、ｐ形のゲート領域４、ｎ形のチャネル層５、ゲート電極６、ｎ形のソース領域７、ソースコンタクト層８、ソース電極１５、及びｐ形のゲートコンタクト層１６を備えている。

ｎ形の半導体基板２は、例えばｎ形炭化珪素（ＳｉＣ）である。また、ｎ形不純物は、例えば窒素（Ｎ）、燐（Ｐ）である。なお、ｎ形半導体基板２は、ｎ形のドリフト層３と比較して不純物濃度の高い、低抵抗の基板を用いることができる。

ｎ形のドリフト層３は、例えばｎ形ＳｉＣである。ｎ形のドリフト層３は、ｎ形の半導体基板２の第１の主面２ａに設けられ、ｎ形の半導体基板２よりも不純物濃度が低い。また、ｎ形の半導体基板２の第１の主面２ａとは反対側の第２の主面２ｂには、ドレイン電極１が設けられている。なお、ｎ形のドリフト層３は、ドレイン・ソース間の耐圧に応じて所定の不純物濃度及び厚さに形成される。

複数のｐ形のゲート領域４は、例えばｐ形ＳｉＣである。複数のｐ形のゲート領域４は、ｎ形のドリフト層３表面にそれぞれ設けられている。すなわち、複数のｐ形のゲート領域４は、埋め込みゲート領域であり、隣接した複数のｐ形のゲート領域４の間には、ｎ形のドリフト層３の間隙部１３が設けられる。また、複数のｐ形のゲート領域４のそれぞれは、第１の主面２ａの法線と垂直な第１の方向に平行に延在し、複数のｐ形のゲート領域４は、第１の主面２ａの法線及び第１の方向に対して垂直な第２の方向に沿って設けられている。すなわち、複数のｐ形のゲート領域４は、ストライプ状に設けられている。また、ｐ形不純物は、例えばアルミニウム（Ａｌ）である。

なお、図１〜図３においては、図２のＢＢ線に平行な方向を第１の方向とし、図２のＡ−Ａ線に平行な方向を第２の方向として、２つのｐ形のゲート領域４が設けられた構成を例示している。しかし、複数のｐ形のゲート領域４は、任意数設けることができる。また、１つのｐ形のゲート領域４を設けることもできる。

ｎ形のチャネル層５は、例えばｎ形ＳｉＣである。ｎ形のチャネル層５は、ｎ形のドリフト層３と複数のｐ形のゲート領域４との上に設けられている。ｎ形のチャネル層５は、ｎ形のドリフト層３よりも不純物濃度が高い。なお、ｎ形チャネル層５は、閾値電圧などに応じて所定の不純物濃度及び厚さに形成される。

複数のｎ形のソース領域７は、例えば高濃度のｎ形ＳｉＣである。複数のｎ形のソース領域７は、ｎ形のチャネル層５表面に、複数のｐ形のゲート領域４のそれぞれに対向して設けられる。複数のｎ形のソース領域７は、ｎ形のチャネル層５よりも不純物濃度が高い。
複数のソースコンタクト層８は、例えばニッケル（Ｎｉ）を含む金属である。複数のソースコンタクト層８は、複数のｎ形のソース領域７表面にそれぞれ設けられ、複数のオーミック接合部１４において複数のｎ形のソース領域７とオーミック接合する。

ソース電極１５は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含む積層膜である。ソース電極１５は、ｎ形のチャネル層５と複数のｎ形のソース領域７と複数のソースコンタクト層８の上に設けられる。ソース電極１５は、ショットキー接合部１９においてｎ形のチャネル層５とショットキー接合する。またソース電極１５は、複数のソースコンタクト層８を介して複数のｎ形のソース領域７とそれぞれオーミック接合部１４においてオーミック接合する。またさらに、ソース電極１５は、絶縁膜１７を介して、ゲート電極６及びゲートコンタクト層１６の上にも設けられている。

ｐ形のゲートコンタクト層１６は、例えば高濃度のｐ形ＳｉＣである。ｐ形のゲートコンタクト層１６は、ｎ形のチャネル層５表面に複数のｐ形のゲート領域４のそれぞれに達するように設けられる。ｐ形のゲートコンタクト層１６は、ｐ形のゲート領域４よりも不純物濃度が高い。

なお、図１〜図３においては、第２の方向（図２のＡ−Ａ線に平行な方向）にそれぞれ延在する２つのｐ形のゲートコンタクト層１６が設けられた構成を例示している。しかし、ｐ形のゲートコンタクト層１６は、ｐ形のゲート領域４の数に応じて任意数設けることができる。また、１つのｐ形のゲートコンタクト層１６を設けることもできる。

ゲート電極６は、ｐ形のゲートコンタクト層１６上に設けられる。ゲート電極６は、複数のｐ形のゲートコンタクト層１６を介して、複数のｐ形のゲート領域４とそれぞれオーミック接合する。

なお、接合形電界効果トランジスタ１０１は、図１〜図３に例示した構造を１セルとして、第１の方向（図２のＢＢ線に平行な方向）または第２の方向（図２のＡ−Ａ線に平行な方向）に複数設けて、所定の電流容量を有する構成とすることができる。また、第１の方向と第２の方向とにマトリクス状に設けることもできる。

次に、第１の実施形態における作用及び効果について説明する。
図１に表したように、接合形電界効果トランジスタ１０１においては、ｎ形のチャネル層５に形成されるチャネル部分９ｃは、ソース電極１５とｎ形のチャネル層５との間に形成されたショットキー接合部１９から延びた空乏層９ａと、複数のｐ形のゲート領域４から延びた空乏層９ｂとに挟まれている。したがって、ゲート電極６とソース電極１５との間のゲート・ソース間電圧によって空乏層９ｂの幅を変化させることができ、チャネル部分を流れる電流を、例えばオンまたはオフに制御することができる。
例えばオンのとき、チャネル部分を介して、ソース電極１５とドレイン電極１との間には、電流経路１０が形成される。

また、所望の閾値電圧に応じて、ｐ形のゲート領域４の不純物濃度、ｎ形のチャネル層５の不純物濃度及び厚さに形成することができる。例えば、ゲート・ソース間電圧がゼロのとき空乏層９ａが空乏層９ｂと会合して、チャネル部分９ｃが遮断される構成、すなわち、閾値電圧が正極性のノーマリオフ型の素子を構成することができる。

図４は、接合形電界効果トランジスタの不純物プロファイルを例示する特性図である。
図４においては、横軸にｎ形のチャネル層５の表面からの深さをとり、縦軸にドーピング濃度｜Ｎ_Ｄ−Ｎ_Ａ｜を表している。
本具体例においては、ｎ型のドリフト層４は、不純物濃度１×１０^１６ｃｍ^−３にドーピングされ、厚さ１２μｍに形成されている。ｎ型のチャネル層５は、不純物濃度２×１０^１７ｃｍ^−３にドーピングされ、厚さ２００ｎｍに形成されている。なお、本具体例の接合形電界効果トランジスタは、ドレイン・ソース間の耐圧が１．２ｋＶに設計されている。接合形電界効果トランジスタの製造方法の一例については、図９〜図１２を参照しつつ、後に説明する。

図５は、接合形電界効果トランジスタの入出力特性を例示する特性図である。
図５に表したように、本具体例においては、閾値電圧は＋１Ｖになっており、ノーマリオフ型の動作が達成されている。
このようなノーマリオフ型の素子、すなわち閾値電圧が正極性の素子を構成するためには、閾値電圧を高精度で制御する必要がある。

閾値電圧は、ｎ形のチャネル層５のドーピング濃度とｐ形のゲート領域４のドーピング濃度に敏感に依存する。本具体例のキャリアプロファイルを設計中心とした場合、閾値電圧の制御範囲を例えば±０．１Ｖに制御するためには、ドーピング濃度を±１％以下に制御する必要がある。ｎ型のドリフト層３の不純物濃度は、例えばエピタキシャル成長によって決定されるが、現在のエピタキシャル成長の技術水準では±５％程度のばらつきを許容しなければならない。

本具体例においては、チャネル層５のドーピング濃度（不純物濃度）は、２×１０^１７ｃｍ^−３に設定され、ｎ型のドリフト層３のドーピング濃度は、１×１０^１６ｃｍ^−３に設定されているため、エピタキシャル成長のドーピング濃度のゆらぎは、ｎ型のチャネル層５のドーピング濃度に対して±０．２５％の範囲に収まる。したがって、ｎ型のドリフト層３のドーピング濃度のゆらぎによる閾値電圧の制御性の劣化は、許容範囲に収まっている。このように、本実施形態の構造は優れた閾値電圧の制御性を有するので高い良品収率を確保できる。

図６及び図７は、接合形電界効果トランジスタのオフ状態における動作を説明する模式図であり、図６、図７は、ドレイン・ソース間電圧がそれぞれ正極性のとき、負極性のときの動作を表している。
図６に表したように、ゲート・ソース間電圧を閾値電圧以下に設定してチャネルを閉じた状態において、ドレイン・ソース間電圧を上昇させると、ｐ形のゲート領域４ からｎ形のドリフト層３ に空乏層９ｄ が延びて行く。そして、隣接するｐ形のゲート領域４の間に設けられたｎ形のドリフト層３の間隙部１３は、空乏層９ｄで塞がれるようになる。この結果、ｎ形のドリフト層３におけるｎ形のチャネル層５とショットキー接合部１９への高電界の侵入が抑制され、逆方向リーク電流の小さい優れた遮断特性を確保することができる。

一方、図７に表したように、チャネルを閉じた状態において、ドレイン・ソース間電圧を低下させると、ｐ形のゲート領域４からｎ形のドリフト層３に延びた空乏層９ｄの幅は縮小して行く。そして、隣接するｐ形のゲート領域４の間に設けられたｎ形のドリフト層３の間隙部１３に、ｎ形のチャネル層５とｎ形のドリフト層３の電流経路が確保される。この結果、ショットキー接合部１９ は、順方向にバイアスされ、ソース・ドレイン間に電流１８が流れる。すなわち逆導通性が確保される。

また、この逆導通性を提供する逆導通ダイオードは、ショットキーダイオードのため、ｐｎ接合のような少数キャリアの蓄積が無く高速で動作する。さらに、ｐｎ接合を逆導通ダイオードとして用いたときのような少数キャリアの注入による欠陥の増殖は無く、高信頼性を確保できる。また、抵抗値の高いｐ形の半導体層、例えばｐ形のゲート領域４、例えばｐ形のＳｉＣが電流経路に無いため、寄生抵抗が小さく低損失である。

図８は、接合形電界効果トランジスタの雪崩降伏を起こした場合の動作を説明する模式図である。
図８に表したように、ドレイン・ソース間に高電圧が印加されてドレイン・ソース間で雪崩降伏を起した場合、ｎ形のドリフト層３におけるドレイン空乏層中のアバランシェ領域２０で発生した正孔２１ａは、ｐ形のゲート領域４に流入する。その結果、ゲート電位が上昇する。そして、ゲート電位が閾値電圧を越えるとｎ形のチャネル層５におけるチャネルが開き、ソース電極１５から電子電流２２がドレイン電極１に向かって流れるようになる。すなわち、雪崩降伏状態でも正孔電流の寄与は少なく降伏電流の大半を電子電流が担うことなる。

したがって、ｎ形のソース領域７、ｐ形のゲート領域４、ｎ形のドリフト層３で形成される寄生バイポーラトランジスタがオンするよりも先に、ｎ形のチャネル層５におけるチャネル部分９ｃが開いて、電子電流が供給される。その結果、ＭＯＳトランジスタのように寄生バイポーラトランジスタの動作に伴う電流集中が発生せず、高いアバランシェ耐量を確保することができる。

このように、本実施形態においては、ｎ形のドリフト層３、ｐ形のゲート領域４及びｎ形のチャネル層５のそれぞれのドーピング濃度と厚みを、例えばイオン注入で形成することができる構造のため、制御性及び均一性に優れ、例えばノーマリオフ形の素子を高収率で形成することができる。

また、本実施形態においては、ゲート・ソース間電圧をチャネルの電流経路が閉じるように設定しても、ドレイン・ソース間にはショットキー接合部１９があるため逆導通性を確保することができる。その結果、誘導性負荷を駆動するような用途においてフライホイールダイオードを併設する必要が無く、低コストでシステムを構築することができる。

また、本実施形態においては、ＭＯＳ界面における電荷担体の寄与が無く、順方向にバイアスしたｐｎ接合における少数電荷担体による伝導も無い。その結果、例えばＳｉＣにおいても高信頼性を確保することができる。

さらに、本実施形態においては、ドレイン・ソース間電圧が上昇して雪崩降伏を起こした場合、ゲート電位が上昇してチャネルが開き、ソースから電子電流がドレインに向かって流れる。その結果、寄生バイポーラトランジスタの動作に伴う電流集中が発生せず、高いアバランシェ耐量を確保することができる。

次に、接合形電界効果トランジスタ１０１の製造方法の一例について説明する。
図９〜図１２は、接合形電界効果トランジスタの製造方法を例示する工程断面図である。
また、図１１（ａ）及び図１２（ａ）は、Ａ−Ａ線断面図、図１１（ｂ）及び図１２（ｂ）は、Ｂ−Ｂ線断面図である。
なお、例示した製造方法は、耐圧１．２ｋＶの接合形電界効果トランジスタを製造する方法の一例である。

図９（ａ）に表したように、高濃度にドーピングされたｎ形のＳｉＣ基板（ｎ形の半導体基板）２の第１の主面２ａ上に、ドナーを例えば１×１０^１６ｃｍ^−３ にドーピングしたｎ型ＳｉＣを、例えば１２μｍの厚さにエピタキシャル成長して、ｎ形のドリフト層３を形成する。

次に、図９（ｂ）に表したように、ｎ形のドリフト層３表面のｐ形のゲート領域４を形成しようとする領域に、選択的にアルミニウム（Ａｌ） を３５０ｅＶ のエネルギーでイオン注入する。
さらに、図９（ｃ）に表したように、ｎ形のドリフト層３に燐（Ｐ）を４０ｅＶ、９０ｅＶ、１８０ｅＶ のエネルギーでイオン注入して、ｎ形のチャネル層５を形成しようとする領域へドナーを導入する。

次に、図１０（ａ）に表したように、選択的に開口したマスクを用いて、ソース領域７を形成しようとする領域に、燐（Ｐ）を４０ｅＶ のエネルギーでイオン注入する。
次に、図１０（ｂ）に表したように、選択的に開口したマスクを用いて、ｐ形のベースコンタクト層１６を形成しようとする領域 に、アルミニウム（Ａｌ） を４０ｅＶ、９０ｅＶ、１８０ｅＶ のエネルギーでイオン注入する。

そして、図示を省略するが、ｎ形の半導体基板２を１７００℃から２０００℃の温度で熱処理し、注入した燐（Ｐ）及びアルミニウム（Ａｌ） を活性化して、ｎ形領域（ｎ形のチャネル層５、ｎ形のソース領域７）及びp形領域（ｐ形のゲート領域４、ｐ形のゲートコンタクト層１６）を形成する。

次に、図１１（ａ）及び（ｂ）に表したように、ｎ形の半導体基板２の第２の主面２ｂとｎ形のソース領域７とｐ形のベースコンタクト層１６ のそれぞれにニッケル（Ｎｉ）電極を形成し、９００℃の熱処理を行い、それぞれドレイン電極１、ソースコンタクト層８、ゲート電極６を形成する。

次に、図１２（ａ）及び（ｂ）に表したように、ウェーハ表面に、例えば厚さ３００ｎｍのＳｉＯ_２膜（絶縁膜）１７を堆積して、ｎ形のチャネル層４、ゲート電極６、ｎ形のソース領域７、ソースコンタクト層８、ｐ形のゲートコンタクト層１６を覆う。そして、ソースコンタクト層８とｎ形のソース領域７とを覆う領域を開口して、開口部に露出したｎ形のソース領域７の一部とソースコンタクト層８とＳｉＯ２膜１７との上（ウェーハ全面）にチタン（Ｔｉ）とアルミニウム（Ａｌ）とを含むソース電極１５を形成する。このソース電極１５は、ｎ型のチャネル層５とショットキー接合を形成している。また、ソース電極１５は、ソースコンタクト層８、ｎ形のソース領域７を介して、ｎ形のチャネル層５とオーミック接合を形成する。

このようにして製造された接合形電界効果トランジスタ１０１は、例えば図４に表した不純物濃度の深さ方向プロファイルを有する。
図４及び図５において説明したように、接合形電界効果トランジスタの閾値電圧は、ｎ形のチャネル層５のドーピング濃度とｐ形のゲート領域４のドーピング濃度に敏感に依存する。

本製造方法においては、ｐ形のゲート領域４の不純物濃度、ｎ形のチャネル層５の不純物濃度及び厚みは、イオン注入工程によって決定されるため、高精度な制御が可能である。
また、炭化珪素（ＳｉＣ）中のアルミニウム（Ａｌ）と燐（Ｐ）の拡散係数は極めて小さく、イオン注入で導入されたドーパントの分布は熱工程を経ても実質的に変化しない。このため、閾値制御に要求される工程制御の水準を満たすことが出来る。

さらに、本製造方法においては、ｎ形のチャネル層５よりも低濃度のｎ形のドリフト層３のドーピング濃度は、エピタキシャル成長によって決定される。したがって、図４及び図５において説明したように、エピタキシャル成長の技術水準として例えば±５％程度のばらつきを許容した場合でも、エピタキシャル成長のドーピング濃度のゆらぎは、ｎ型のチャネル層５のドーピング濃度に対して±０．２５％の範囲に収まる。したがって、ｎ型のドリフト層３のドーピング濃度のゆらぎによる閾値電圧の制御性の劣化は、許容範囲に収まっている。このように、本製造方法は、優れた閾値電圧の制御性を有するので高い良品収率を確保できる。

次に、第２の実施形態について説明する。
図１３は、第２の実施形態に係る接合形電界効果トランジスタを例示する断面図である。
図１３に表したように、第２の実施形態は、第１の実施形態と比較して、ｎ形のチャネル層の構成が異なっている。すなわち、接合形電界効果トランジスタ１０２においては、ｎ形のチャネル層５が、第１のチャネル層５ａと第２のチャネル層５ｂとを有している。

第１のチャネル層５ａは、ｎ形のチャネル層５におけるｐ形のゲート領域４の上に設けられた部分である。第２のチャネル層５ｂは、ｎ形のチャネル層５におけるｎ形のドリフト層３上に設けられた部分であり、逆方向電界が掛るショットキー接合部１９に接した部分である。
このように、ｎ形のチャネル層５は、均一の不純物濃度としなくてもよく、例えば、ｎ形のチャネル層５のドーピングをｐ形のゲート領域４のドーピングパターンに合わせて行うことも可能である。

本実施形態においては、逆方向電界が掛かるショットキー接合部１９に接した部分の第１のチャネル層５ｂのドーピング濃度を、第１のチャネル層５ａのドーピング濃度とは独立に設定できる。その結果、第１の実施形態の効果に加え、ショットキー接合の逆方向リーク電流を小さくするなどの効果を得ることができる。

次に、第３の実施形態について説明する。
図１４は、第３の実施形態に係る接合形電界効果トランジスタを例示する平面図である。
図１５は、第３の実施形態に係る接合形電界効果トランジスタを例示する断面図である。
図１４及び図１５に表したように、第３の実施形態は、第１の実施形態と比較して、ｐ形のゲート電極６及びｐ形のゲートコンタクト層１６の構成が異なっている。すなわち、接合形電界効果トランジスタ１０３においては、ｐ形のゲート領域６及びｐ形のゲートコンタクト層１６が、ｐ形のゲート領域４の延在する第１の方向に延在している。

本実施形態においては、ｐ形のゲート領域４からゲート電極６までの取り出し抵抗が低減されるため、第１の実施形態の効果に加え、スイッチング動作の高速化が可能となる。

次に、第４の実施形態について説明する。
図１６は第４の実施形態に係る接合形電界効果トランジスタを例示する断面図である。
図１６に表したように、第４の実施形態は、第１の実施形態と比較して、ソースコンタクト層８が省略されている点が異なっている。すなわち、接合形電界効果トランジスタ１０４においては、ソース電極１５は、ｎ形のチャネル層５とｎ形のソース領域７との上に設けられている。

ソース電極１５は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）を含む積層膜である。ソース電極１５は、オーミック接合部１４においてｎ形のソース領域７とオーミック接合し、ショットキー接合部１９においてｎ形のドリフト層３とショットキー接合している。

本実施形態においては、ソースコンタクト層８がないため、ソース電極１５を同一の電極材料で一度の工程で形成することも可能である。その結果、ｎ形のソース領域７に対するオーム性電極の合わせ余裕を削除でき、第１の実施形態の効果に加え、ソース電極１５の微細化が容易になる。

次に、第５の実施形態について説明する。
図１７は、第５の実施形態に係る接合形電界効果トランジスタを例示する断面図である。
図１７に表したように、第５の実施形態は、第１の実施形態と比較して、ｐ形のベース領域４ａ、ｐ形のベースコンタクト層１６ａ、オーミック性電極６ａがさらに設けられ、ソース電極１５は、オーミック性電極６ａを介して、ｐ形のベース領域４ａとオーミック接合している点が異なる。すなわち、接合形電界効果トランジスタ１０５においては、ソース電極１５は、オーミック接合部１４においてｎ形のソース領域７とオーミック接合し、図示しないショットキー接合部１９においてｎ形のドリフト層３とショットキー接合し、さらにオーミック接合部１４ａにおいてｐ形のベースコンタクト層１６ａとオーミック接合している。ｐ形のベース領域４ａとｎ形のドリフト層３とはｐｎ接合を構成する。

このように、本実施形態においては、ｐ形のベース領域４ａとｎ形のドリフト層３とで構成されるｐｎ接合ダイオードが、ソース電極１５とｎ形のチャネル層５で構成されるショットキーダイオードと並列に設けられている。

本実施形態においてもソース電極１５とｎ形のドリフト層３とで構成されたショットキーショットキーダイオードは、逆導通動作を行う。しかし、ショットキーダイオードはユニポーラ素子であるため、ｎ形のドリフト層３の導電変調は起こらず、動作電流密度の上限が比較的小さい。このため、逆方向の高電流サージが入った時には、その電流を流しきれずに素子が破壊する可能性などもある。

これに対して、本実施形態においては、高電流サージが入力されショットキーダイオードの電位降下が、ｐ形のベース領域４ａとｎ形のドリフト層３とで構成されたｐｎダイオードの拡散電位よりも大きくなると、ソース電極１５に接続されたｐ形のベース領域４ａから正孔２３がｎ形のドリフト層３に注入され、ｎ形のドリフト層３の導電変調が生じる。その結果、高電流密度領域における通電能力は大きく改善され、逆導通方向の電流サージ耐量を確保できる。なお、サージ電流は短時間の事象なので小数キャリアの再結合に伴う欠陥増殖量は限定的で、素子の動作寿命には影響しない。

第１から第４の実施形態においては、アバランシェ降伏が生じたときに、ｎ形のドリフト層３で生成した正孔がｐ形のゲート領域４に流入する。そして、ゲート電位が上昇してチャネルが開いてオン状態になると、ソース電極１５から電子電流２２がドレイン電極１に向かって流れるようになる。このような機構で、高いアバランシェ耐量を確保できるが、ゲート電位をオン状態に保つための電流は、接合形電界効果トランジスタからゲート電極に接続されるゲート回路へ逆流することになる。このため、第１から第４の実施形態におけるトランジスタでは、ゲート駆動回路がある程度の電流吸収能力を持つことが必要となる。駆動回路の形式によっては電流吸収能力が不足する場合があり、接合形電界効果トランジスタがアバランシェ状態に入ると駆動回路を破壊してしまう可能性もある。

これに対して、本実施形態においては、ソース・ドレイン間のｐｎダイオード部でアバランシェ降伏するように設定して、アバランシェ電流がゲート回路に流れ込むのを防止することができ、第１の実施形態の効果に加え、ゲート駆動回路を保護することが可能になる。

なお、ｐ形のベース領域４ａとｐ形のベースコンタクト層１６ａとは、ｐ形のゲート領域４とｐ形のゲートコンタクト層１６とそれぞれ同一工程で孤立した島状に形成することができる。本実施形態に係る接合形電界効果トランジスタは、ｐ形のベースコンタクト層１６ａをソース電極１５にオーミック接合させる点以外は、第１の実施形態に係る接合形電界効果トランジスタと同様に製造することができる。

図１８は、第５の実施形態に係る接合形電界効果トランジスタを例示する他の断面図である。
図１８に表したように、接合形電界効果トランジスタ１０６は、接合形電界効果トランジスタ１０５と比較して、ソース電極１５ａとドレイン電極１との間に設けられたｐｎダイオードの構成が異なる。すなわち、接合形電界効果トランジスタ１０６においては、ｐ形のベース領域４ｂの表面の一部が掘り込まれた凹状に設けられ、その掘り込まれた部分に、ｐ形のベースコンタクト層１６ａを介してオーミック性電極６ａが設けられている。そして、オーミック性電極６ａを覆ってソース電極１５ａが設けられている。

本実施例においては、ｐ形のベース領域４ｂが凹状に掘り込まれているため、ｐ形のベース領域４ｂとｎ形の半導体基板２との間のｎ形のドリフト層３の厚みが減じられ、アバランシェ降伏電圧が低下している。その結果、アバランシェ降伏２４は、ショットキーダイオードよりも優先してｐｎダイオードで発生させることが可能となる。アバランシェ降伏で発生した正孔電流２５ａ は、ｐ形のベース領域４ａ を経由してソース電極１５ａ に流れ込みゲート側に回り込まなくなる。

したがって、本実施形態においては、アバランシェ電流がゲート回路に流れ込むのを防止することができ、第１の実施形態の効果に加え、ゲート駆動回路を保護することが可能になる。

なお、ｐ形のベース 領域４ｂの掘り込み工程は、例えばＳｉＣ表面にリソグラフィー工程の合わせマークを形成する工程と共通に実施できるので、本実施例も、第一の実施形態と同一の工程で製造可能である。

以上、実施形態について説明したが、各実施形態においては、ｎ型のドリフト層３に埋め込まれたｐ型のゲート領域４をゲートとして用いている。しかし、例えばｐ型のＳｉＣにおいては、アクセプタのイオン化エネルギーが大きく、抵抗率が非常に高くなってしまう。このため、ゲート抵抗が上昇する可能性がある。

したがって、ｐ形のゲートコンタクト層１６を適当な間隔で設けて、埋め込みｐ型のゲート領域４に関わるゲート抵抗を低減すると共に、ｐ形のゲートコンタクト領域１６上に設けたゲート電極６をゲートパッド（図示せず）まで延伸し、ゲート抵抗を低減するような構造を採ることも可能である。

また、接合終端についての記述を省略したが、拡張接合終端構造（ＪＴＥ構造）やガードリング構造などを適宜採用し接合の終端電圧を確保することができる。なお、この場合、ｎ形のドリフト層３における間隙部１３は、ｐ形のゲート領域４と終端部との間に設けられることになる。
また、各実施形態においては、第１導電形がｎ形、第２導電形がｐ形の場合について説明したが、第１導電形をｐ形、第２導電形をｎ形とすることもできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ドレイン電極、 ２…第１導電形の半導体基板、 ２ａ…第１の主面、 ２ｂ…第２の主面、 ３…第１導電形のドリフト層、 ４…第２導電形のゲート領域、 ４ａ…第２導電形のベース領域、 ５…第１導電形のチャネル層、 ６…ゲート電極、 ６ａ…オーミック性電極、 ７…第１導電形のソース領域、 ８…ソースコンタクト層、 ９ｃ、９ｄ…空乏層、 １０…電流経路、 １３…間隙部、 １４、１４ａ…オーミック接合部、 １５、１５ａ…ソース電極、 １６…第２導電形のゲートコンタクト層、 １６ａ…第２導電形のベースコンタクト層、 １７…絶縁膜、 １９…ショットキー接合部

次に、図９（ｂ）に表したように、ｎ形のドリフト層３表面のｐ形のゲート領域４を形成しようとする領域に、選択的にアルミニウム（Ａｌ） を３５０ｋｅＶ のエネルギーでイオン注入する。
さらに、図９（ｃ）に表したように、ｎ形のドリフト層３に燐（Ｐ）を４０ｋｅＶ、９０ｋｅＶ、１８０ｋｅＶ のエネルギーでイオン注入して、ｎ形のチャネル層５を形成しようとする領域へドナーを導入する。

次に、図１０（ａ）に表したように、選択的に開口したマスクを用いて、ソース領域７を形成しようとする領域に、燐（Ｐ）を４０ｋｅＶ のエネルギーでイオン注入する。
次に、図１０（ｂ）に表したように、選択的に開口したマスクを用いて、ｐ形のベースコンタクト層１６を形成しようとする領域に、アルミニウム（Ａｌ） を４０ｋｅＶ、９０ｋｅＶ、１８０ｋｅＶ のエネルギーでイオン注入する。

Claims (12)

1. 第１導電形の炭化珪素からなる半導体基板と、
   前記半導体基板の第１の主面に設けられた第１導電形の炭化珪素からなるドリフト層と、
   前記ドリフト層表面に設けられ、前記第１の主面の法線と垂直な第１の方向にそれぞれ延在する複数の第２導電形の炭化珪素からなるゲート領域と、
   前記ドリフト層と前記複数のゲート領域との上に設けられた第１導電形の炭化珪素からなるチャネル層と、
   前記チャネル層表面に前記複数のゲート領域のそれぞれに対向して設けられ、前記第１の方向に延在し前記チャネル層よりも不純物濃度の高い複数の第１導電形の炭化珪素からなるソース領域と、
   前記チャネル層と前記複数のソース領域との上に設けられ、前記チャネル層とショットキー接合し、前記複数のソース領域のそれぞれとオーミック接合するソース電極と、
   前記第１の主面とは反対側の第２の主面に設けられたドレイン電極と、
   前記チャネル層内に前記複数のゲート領域のそれぞれに達するように設けられ、前記複数のゲート領域よりも不純物濃度の高い複数の第２導電形の炭化珪素からなるゲートコンタクト層と、
   前記複数のゲートコンタクト層上に設けられたゲート電極と、
   を備え、
   前記ソース電極は、前記複数のソース領域上のそれぞれに設けられた複数の炭化珪素からなるソースコンタクト層を有し、
   前記複数のゲートコンタクト層は、前記第１の主面の法線及び前記第１の方向と直交する第２の方向に延在する接合形電界効果トランジスタ。
2. 第１導電形の半導体基板と、
   前記第１導電形の半導体基板の第１の主面に設けられた第１導電形のドリフト層と、
   前記第１導電形のドリフト層表面に設けられた第２導電形のゲート領域と、
   前記第１導電形のドリフト層と前記第２導電形のゲート領域との上に設けられた第１導電形のチャネル層と、
   前記第１導電形のチャネル層表面に前記第２導電形のゲート領域と対向して設けられ、前記第１導電形のチャネル層よりも不純物濃度の高い第１導電形のソース領域と、
   前記第１導電形のチャネル層と前記第１導電形のソース領域との上に設けられ、前記第１導電形のチャネル層とショットキー接合し、前記第１導電形のソース領域とオーミック接合するソース電極と、
   前記第１導電形の半導体基板の前記第１の主面とは反対側の第２の主面に設けられたドレイン電極と、
   前記第１導電形のチャネル層表面に前記第２導電形のゲート領域に達するように設けられ、前記第２導電形のゲート領域よりも不純物濃度が高い第２導電形のゲートコンタクト層と、
   前記ゲートコンタクト層上に設けられたゲート電極と、
   を備えた接合形電界効果トランジスタ。
3. 前記第１導電形のソース領域は、前記第１の主面の法線と垂直な第１の方向に延在し、前記第１の主面の法線及び前記第１の方向と垂直な第２の方向に沿ってストライプ状に設けられ、
   前記第２導電形のゲートコンタクト層は、前記第２の方向に延在する請求項２記載の接合形電界効果トランジスタ。
4. 前記第１導電形のチャネル層は、
   前記第１導電形のドリフト層上に設けられた第１のチャネル層と、
   前記第２導電形のゲート領域上に設けられ、前記第１のチャネル層と不純物濃度が異なる第２のチャネル層と、
   を有する請求項２または３に記載の接合形電界効果トランジスタ。
5. 前記第１導電形のチャネル層は、前記ゲート電極と前記ソース電極との間の電圧がしきい値電圧以下のときに空乏化する請求項１〜４のいずれか１つに記載の接合形電界効果トランジスタ。
6. 前記ソース電極は、前記第１導電形のソース領域上に設けられたソースコンタクト層を有する請求項２〜５のいずれか１つに記載の接合形電界効果トランジスタ。
7. 前記第１導電形の半導体基板は、炭化珪素を含む請求項２〜６のいずれか１つに記載の接合形電界効果トランジスタ。
8. 第１導電形の半導体基板の第１の主面に第１導電形のドリフト層を形成し、
   前記第１導電形のドリフト層に第２導電形のゲート領域を形成し、
   前記第１導電形のドリフト層と前記第２導電形のゲート領域との上に第１導電形のチャネル層を形成し、
   前記第１導電形のチャネル層表面に、前記第２導電形のゲート領域と対向して、前記第１導電形のチャネル層よりも不純物濃度の高い第１導電形のソース領域を形成し、
   前記第１導電形のチャネル層と前記第１導電形のソース領域との上に、前記第１導電形のチャネル層とショットキー接合し、前記第１導電形のソース領域とオーミック接合するソース電極を形成し、
   前記第１導電形の半導体基板の前記第１の主面とは反対側の第２の主面にドレイン電極を形成し、
   前記第１導電形のチャネル層表面に前記第２導電形のゲート領域に達し、前記第２導電形のゲート領域よりも不純物濃度が高い第２導電形のゲートコンタクト層を形成し、
   前記ゲートコンタクト層上にゲート電極を形成する接合形電界効果トランジスタの製造方法。
9. 前記第２導電形のソース領域は、前記第１の主面の法線と垂直な第１の方向に延在し、前記第１の主面の法線及び前記第１の方向と垂直な第２の方向に沿ってストライプ状に形成し、
   前記第２導電形のゲートコンタクト層は、前記第２の方向に延在して形成する請求項８記載の接合形電界効果トランジスタの製造方法。
10. 前記第１導電形のドリフト層上に第１のチャネル層と、
    前記第２導電形のゲート領域上に、前記第１のチャネル層と不純物濃度が異なる第２のチャネル層と、
    を形成して前記第１導電形のチャネル層を形成する請求項８または９に記載の接合形電界効果トランジスタの製造方法。
11. 前記第１導電形のソース領域を形成してから、前記ソース電極を形成する前に、前記第１導電形のソース領域上にソースコンタクト層を形成し、
    前記第１導電形のチャネル層と前記第１導電形のソース領域と前記ソースコンタクトとの上に、前記第１導電形のチャネル層とショットキー接合し、前記第１導電形のソース領域及び前記ソースコンタクト層とオーミック接合するソース電極する請求項８〜１０のいずれか１つに記載の接合形電界効果トランジスタの製造方法。
12. 前記第１導電形の半導体基板は、炭化珪素を含む請求項８〜１１のいずれか１つに記載の接合形電界効果トランジスタの製造方法。

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