JP2013201280A - 不揮発性記憶装置及びその製造方法 - Google Patents

Abstract

【課題】動作安定性の高い不揮発性記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１導電部と、第２導電部と、これらの間の記憶層と、を含む不揮発性記憶装置が提供される。記憶層は、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβの材料を含む。Ｍ１及びＭ２は、Ｍｇ、Ａｌ、Ｓｃ、Ｙ、Ｇａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、Ｓｎ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｃａ、Ｓｒ、Ｂａ及びＬｎよりなる群から選択された少なくともいずれか、Ｘは、ＯまたはＮの少なくともいずれか、αは、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ及びＦｒの少なくともいずれか、βは、Ｆ、Ｃｌ、Ｂｒ及びＩの少なくともいずれかである。組成比は、０．１≦ｘ≦１．１、０．０００１≦ｙ≦０．２、０．９≦ｙ／ｚ≦１．１である。
【選択図】図１

Description

本発明の実施形態は、不揮発性記憶装置及びその製造方法に関する。

近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、小型で大容量の不揮発性記憶装置の需要が急速に拡大してきている。記憶密度の限界を大幅に超えることを目指した新規メモリがいくつか提案されている。例えば、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いたメモリが提案されている。

特開２００８−８４５１２号公報

本発明の実施形態は、動作安定性の高い不揮発性記憶装置及びその製造方法を提供する。

本発明の実施形態によれば、第１導電部と、第２導電部と、記憶層と、を備えた不揮発性記憶装置が提供される。前記記憶層は、前記第１導電部と前記第２導電部との間に設けられる。前記記憶層は、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移する。前記記憶層は、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料を含む。前記Ｍ１及び前記Ｍ２は、Ｍｇ、Ａｌ、Ｓｃ、Ｙ、Ｇａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、Ｓｎ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｃａ、Ｓｒ、Ｂａ及びＬｎ(ランタノイド元素)よりなる群から選択された少なくともいずれかを含む。前記Ｘは、ＯまたはＮの少なくともいずれかを含む。前記αは、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ及びＦｒの少なくともいずれかを含む。前記βは、Ｆ、Ｃｌ、Ｂｒ及びＩの少なくともいずれかを含む。前記ｘは、０．１≦ｘ≦１．１である。前記ｙは、０．０００１≦ｙ≦０．２である。前記ｚは、０．９≦ｙ／ｚ≦１．１である。

第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式図である。 第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。 第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。 不揮発性記憶装置の特性を例示する表である。 第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。 第２の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。 第２の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。 第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。 第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。 第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。 第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。 第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。 第４の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。 第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。 図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。 第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。 第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。 第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。 第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。 第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。 実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャートである。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る不揮発性記憶装置１１０は、第１導電部１０と、第２導電部２０と、記憶層１５と、を含む。記憶層１５は、第１導電部１０と第２導電部２０との間に設けられる。

記憶層１５には、第１導電部１０と第２導電部２０とを介して電流が供給される。記憶層１５は、その電流により、抵抗が低い第１状態（低抵抗状態）と、第１状態よりも抵抗が高い第２状態（高抵抗状態）との間を可逆的に遷移可能である。

不揮発性記憶装置１１０は、記憶層１５の状態の遷移により、情報の記憶を行う。例えば、高抵抗状態をデジタル信号の「０」とし、低抵抗状態をデジタル信号の「１」とする。これにより、デジタル信号の１ビットの情報を記憶することができる。

記憶層１５には、例えば、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料を用いる。
ここで、「Ｍ１」及び「Ｍ２」は、例えば、Ｍｇ、Ａｌ、Ｓｃ、Ｙ、Ｇａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、Ｓｎ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｃａ、Ｓｒ、Ｂａ及びＬｎ(ランタノイド元素)よりなる群から選択された少なくともいずれかを含む。
ランタノイド元素Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕを含む。
また、「Ｍ１」及び「Ｍ２」は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ及びＮｉよりなる群から選択された少なくともいずれかであると、より好ましい。これにより、結晶内の電子状態が、コントロールしやすくなる。

「Ｘ」は、例えば、ＯまたはＮの少なくともいずれかを含む。
「α」は、例えば、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ及びＦｒの少なくともいずれかを含む。
「β」は、Ｆ、Ｃｌ、Ｂｒ及びＩの少なくともいずれかを含む。
組成比「ｘ」は、０．１≦ｘ≦１．１を満たす。
組成比「ｙ」は、０．０００１≦ｙ≦０．２を満たす。
組成比「ｚ」は、０．９≦ｙ／ｚ≦１．１を満たす。
すなわち、「Ｘ」は、ＯまたはＮを主成分とし、陰イオン数に対して少なくとも０．０１％以上２０％以下のアルカリ金属元素及びハロゲン元素を含む。
また、組成比「ｕ」は、０以上１以下の任意の値である。すなわち、「Ｍ１」及び「Ｍ２」は、いずれか一方だけでもよい。換言すると、記憶層１５は、Ｍ１、Ｍ２及びＸを含む３元系の化合物でもよいし、Ｍ１及びＸを含む２元系の化合物でもよい。
記憶層１５の材料及び組成比は、例えば、二次イオン質量分析法（ＳＩＭＳ）によって分析することができる。

記憶層１５に使用する材料は、少なくとも１種類の陽イオン元素を有する複合化合物とする。また、陽イオン元素の少なくとも１種類は、電子が不完全に満たされたｄ軌道を有する遷移元素とする。隣接する陽イオン元素間の平均最短距離は、０．３２ｎｍとする。これにより、記憶層１５の電子伝導度が向上する。
例えば、２種類の陽イオン元素を用いる場合は、その１方がＭ１であり、他方がＭ２である。３種類以上の陽イオン元素を用いる場合は、その陽イオン元素の１つがＭ１であり、他の陽イオン元素がＭ２に含まれる。または、その陽イオン元素の１つがＭ２であり、他の陽イオン元素がＭ１に含まれる。

記憶層１５に使用する材料は、例えば、
・スピネル構造、
・イルメナイト構造、
・ホランダイト構造、
・ウルフラマイト構造、
・ラムスデライト構造、
・デラフォサイト構造、
・α−ＮａＦｅＯ_２構造、
・ＬｉＭｏＮ_２構造、
・蛍石構造、
・岩塩型構造、
・ルチル構造、
・アナターゼ構造
のいずれかの結晶構造を有する。
記憶層１５の結晶構造は、例えば、Ｘ線回折法（ＸＲＤ）により、分析することができる。

図２は、第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式図である。
図２は、記憶層１５の結晶ＣＲを例示している。
記憶層１５は、例えば、スパッタリングによって形成される。スパッタリングにおいては、上記のＭ１、Ｍ２、Ｘ、α及びβを含む材料をターゲットとして用いる。

Ｍ１、Ｍ２、Ｘ、α及びβのうち、α及びβは、上記いずれかの結晶構造で結晶化する際に、結晶ＣＲの粒界部ＣＲｂ付近に集まる。このため、結晶ＣＲの粒界部ＣＲｂにおけるαの濃度は、結晶ＣＲの中心部ＣＲｃにおけるαの濃度よりも高い。また、結晶ＣＲの粒界部ＣＲｂにおけるβの濃度は、結晶ＣＲの中心部ＣＲｃにおけるβの濃度よりも高い。

以上のような材料を記憶層１５に使用することで、高い記録密度を実現しつつ、低抵抗状態と高抵抗状態との間で遷移可能な回数が増加する。例えば、スイッチング確率が向上する。スイッチング確率は、低抵抗状態と高抵抗状態との間で記憶層１５を遷移させる処理を行った回数に対する、処理に応答して記憶層１５が正常に遷移した回数の割合である。低抵抗状態と高抵抗状態との間の遷移は、情報の書き込み及び消去に対応している。従って、スイッチング確率が向上すると、情報の書き込み及び消去を正常に実施できるサイクル寿命が向上する。本実施形態によれば、動作安定性の高い不揮発性記憶装置が得られる。例えば、本実施形態においては、Ｐｂｐｓｉ（Peta bit per square inch）以上の記憶密度を実現することができる。

以下、本実施形態に係る不揮発性記憶装置１１０における動作の例をモデル的に説明する。
図３は、第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
図３に表したように、記憶層１５は、抵抗（抵抗率）が低い低抵抗状態（低抵抗状態ＬＲ）と、低抵抗状態よりも抵抗（抵抗率）が相対的に高い高抵抗状態（高抵抗状態ＨＲ）とを有する。記憶層１５において、低抵抗状態ＬＲと、高抵抗状態ＨＲと、の間を可逆的に遷移可能である。

以下では、記憶層１５の初期状態が高抵抗状態ＨＲである場合として説明する。
記憶層１５に設けられた電位勾配により、記憶層１５を変化させ、記憶層１５を低抵抗状態ＬＲにすることにより情報の書き込みを行う。

記憶層１５は、位置が固定された陽イオン（第１陽イオン５１）と、移動可能な陽イオン（第２陽イオン５２）と、陰イオン５３と、を含む。例えば、第１陽イオン５１として上記の「Ｍ１」の元素が用いられ、第２陽イオン５２として上記の「Ｍ２」の元素が用いられ、陰イオン５３として上記の「Ｘ」の元素が用いられる。例えば、第１陽イオン５１の少なくとも一部は、遷移元素である。すなわち、第１陽イオン５１の価数は変化可能である。

まず、例えば、第２導電部２０の電位が、第１導電部１０の電位よりも相対的に低い状態を作る。例えば、第１導電部１０を固定電位（例えば、接地電位）とし、第２導電部２０に負の電位を与える。これにより、第２陽イオン５２の一部が結晶中(記憶層１５の中）を第２導電部２０（陰極）に向けて移動する。結晶である記憶層１５の内部において、第２陽イオン５２の数が、陰イオン５３に対して相対的に減少する。

第２導電部２０の側に移動した第２陽イオン５２は、第２導電部２０から電子を受取り、例えば、金属原子５２ｍとして析出して金属層１７が形成される。すなわち、記憶層１５のうちで第２導電部２０に近い領域では、第２陽イオン５２が還元されて金属的に振る舞う。これにより、電気抵抗が減少する。

一方、記憶層１５の内部では、陰イオン５３が過剰となるため、記憶層１５の内部に残された第１陽イオン５１の価数が上昇する。これにより、記憶層１５において、電子伝導性が発現する。その結果、記憶層１５全体として、低抵抗状態ＬＲへと変化する。この動作を、セット動作ＳＯという。セット動作ＳＯは、例えば書き込み動作である。

書き込んだ情報の読み出しは、例えば電圧パルスを記憶層１５に印加し、記憶層１５の抵抗値を検出することにより行う。この時、電圧パルスの大きさは、記憶層１５の抵抗が変化しない程度の微小な値とされる。

なお、以上説明した過程は、一種の電気分解である。例えば、第１導電部１０（陽極）の側では電気化学的酸化により酸化剤が生じ、第２導電部２０（陰極）の側では電気化学的還元により還元剤が生じる。

一方、低抵抗状態ＬＲを高抵抗状態ＨＲに戻す動作（リセット動作ＲＯ）の際には、例えば、記憶層１５に大電流パルスを印加し、それによるジュール熱によって記憶層１５を加熱して、記憶層１５の酸化還元反応を促進させる。ジュール熱により、第２陽イオン５２は、熱的により安定な結晶構造内（記憶層１５の内部）へと戻り、初期の高抵抗状態ＨＲが現れる。リセット動作ＲＯは、例えば消去動作である。

また、セット動作ＳＯとは逆極性の電圧パルスを印加してもリセット動作ＲＯを行うことができる。例えば、第１導電部１０を固定電位とし、第２導電部２０に正の電位を与えることにより、第２導電部２０の近傍の金属原子５２ｍは第２導電部２０に電子を与え、第２陽イオン５２となる。第２陽イオン５２は、記憶層１５内の電位勾配により記憶層１５の内部に戻る。これにより、初期の高抵抗状態ＨＲへと変化する。
このようにして、本実施形態に係る不揮発性記憶装置１１０の書き込み動作及び消去動作、すなわち、セット動作ＳＯ及びリセット動作ＲＯが行われる。

このようなセット動作ＳＯ及びリセット動作ＲＯが行われる不揮発性記憶装置を実用化するには、以下の２つの条件が満たされることが好ましい。１つは、室温におけるリセット動作ＲＯが十分に抑制されることである。言い換えると、十分に長いリテンション時間を確保することである。もう１つは、リセット動作ＲＯの消費電力が十分に小さいことである。

室温でのリセット動作ＲＯは、例えば、第１陽イオン５１及び第２陽イオン５２を２価以上にすることで抑制できる。リセット動作ＲＯの消費電力は、例えば、結晶破壊を引き起こすことなく、記憶層１５内（結晶ＣＲ内）を移動する第２陽イオン５２のイオン半径及び移動パスを導入することにより、小さくできる。これらの条件は、既に説明した元素及び結晶構造を有する記憶層１５を用いることで、実現できる。

セット動作ＳＯ後の第１導電部１０（陽極）側には、酸化剤が生じる。このため、第１導電部１０には、酸化され難い材料を用いる。これにより、第１導電部１０の酸化による不揮発性記憶装置１１０の劣化を防止できる。酸化され難い材料としては、例えば、電気伝導性窒化物や電気伝導性酸化物などが挙げられる。

また、第１導電部１０の材料は、イオン電導性を有しないものがよい。
酸化され難く、イオン電導性を有しない材料としては、例えば、Ｄ１Ｎ、Ｄ２Ｏ_ｔ、Ｄ３Ｄ４Ｏ_３、及び、Ｄ５_２Ｄ６Ｏ_４などが挙げられる。
ここで、「Ｄ１」は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ及びＴａよりなる群から選択された少なくともいずれかを含む。
「Ｎ」は、窒素である。
「Ｄ２」は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｏｓ及びＰｔよりなる群から選択された少なくともいずれかを含む。
組成比ｔは、１≦ｔ≦４を満たす。
「Ｏ」は、酸素である。
「Ｄ３」は、Ｌａ、Ｋ、Ｃａ、Ｓｒ、Ｂａ及びＬｎ（ランタノイド元素）よりなる群から選択された少なくともいずれかを含む。
「Ｄ４」は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｏｓ及びＰｔよりなる群から選択された少なくともいずれかを含む。
「Ｄ５」は、Ｋ、Ｃａ、Ｓｒ、Ｂａ及びＬｎ（ランタノイド元素）よりなる群から選択された少なくともいずれかを含む。
「Ｄ６」は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｏｓ及びＰｔよりなる群から選択された少なくともいずれかを含む。
上記のうち、最も好ましい材料は、電気伝導率の良さなどを加味した総合的性能の観点から、ＬａＮｉＯ_３である。

図４は、第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。 図４に表したように、不揮発性記憶装置１１２は、ヒータ層３５と、保護層３３Ｂと、を、さらに備える。保護層３３Ｂは、第２導電部２０の上に設けられる。保護層３３Ｂは、第２導電部２０を保護する。ヒータ層３５は、第２導電部２０と保護層３３Ｂとの間に設けられる。ヒータ層３５は、リセット動作ＲＯにおいて記憶層１５の加熱に用いられる。これにより、リセット動作ＲＯの際の記憶層１５の酸化還元反応をより促進させることができる。保護層３３Ｂは、第１導電部１０の下に設けてもよい。ヒータ層３５及び保護層３３Ｂは、必要に応じて設けられ、省略可能である。

セット動作ＳＯの後、記憶層１５の第２導電部２０側の部分には、還元剤が生じる。そこで、保護層３３Ｂには、例えば、ＳｎＯ_２などの半導体、アモルファスカーボン及びダイヤモンドライクカーボンなどを用いる。これにより、セット動作ＳＯ後に記憶層１５に生じた還元剤が、大気と反応することを防止できる。ヒータ層３５には、例えば、約１０^−５Ωｃｍ以上の抵抗率を持つ材料を用いる。

第１導電部１０と記憶層１５との間、または第２導電部２０と記憶層１５との間に、ペルチエ素子膜を設けてもよい。これにより、第１導電部１０及び第２導電部２０を保護しつつ、記憶層１５のみを有効に加熱することができる。例えば、陽極である第１導電部１０と記憶層１５との間に、ｐ型ペルチエ素子膜を設ける。ｐ型ペルチエ素子膜は、第１導電部１０から記憶層１５に向けて熱を移動させる。これにより、第１導電部１０の劣化を抑制しつつ、記憶層１５を効率的に加熱できる。これにより、サイクル寿命、リセット確率及びリセット動作ＲＯ時の消費電力のいずれも特性が改善する。

ｐ型ペルチエ素子膜には、例えば、ペルチエ係数の大きい材料を用いる。ペルチエ係数は、ゼーベック係数と温度との積で表される。従って、ｐ型ペルチエ素子膜には、ゼーベック係数の大きい材料を用いる。ゼーベック係数の大きい材料は、例えば、フェルミ面での状態密度が急峻になっている。また、ｐ型ペルチエ素子膜には、例えば、ゼーベック係数が大きいとともに、強相関電子系であり、かつ低次元構造の結晶構造を有する材料を用いる。これにより、不揮発性記憶装置１１２の特性が、より改善される。この条件を満足する材料としては、例えば、Ｃａ_３Ｃｏ_４Ｏ_９、ＬａＣａＣｏＯ_４、Ｌａ_２ＣｕＯ_４、ＣｕＡｌＯ_２などが挙げられる。また、ｐ型ペルチエ素子膜の抵抗値は、記憶層１５の抵抗値よりも低くする。そこで、ｐ型ペルチエ素子膜には、上記の材料に若干ｐ形キャリアを注入し、低抵抗化したものを用いる。これにより、ゼーベック係数は、いずれも１００μＶ/Ｋ以上を有する。上記の材料を用いた場合、計算上において、リセット動作ＲＯ時の記憶層１５の全発熱量に対して、３０％〜１００％の第１導電部１０の冷却効果が期待される。

以下、記憶層１５に関する材料の特性の例について説明する。
試料においては、直径が約６０ｍｍで、厚さ約１ｍｍのガラス基板からなるディスクが用いられる。このディスクの上に、下部電極層が設けられ、下部電極層の上に記憶層１５となる試料層が設けられ、その上に上部電極層及び保護層が設けられる。下部電極層及び上部電極層には、厚さが５００ｎｍのＰｔ膜が用いられる。保護層には、ダイヤモンドライクカーボン（ＤＬＣ）が用いられる。

記憶層１５となる原料を含む所定のターゲットを用い、所定の雰囲気でのＲＦマグネトロンスパッタにより、記憶層１５が形成できる。記憶層１５の形成の際のディスクの温度は３００℃〜６００℃の範囲内の値に維持される。記憶層１５の厚さは、約１０ｎｍである。

上部電極層に、タングステン（Ｗ）のプローブを接触させ、記憶層１５に電流を通電する。プローブの先端の径は、約１０ｎｍである。書き込み動作においては、下部電極層とプローブとの間に１０ナノ秒（ｎｓ）で１ボルト（Ｖ）の電圧パルスを印加する。消去動作においては、下部電極層とプローブとの間に、１００ｎｓで０．２Ｖの電圧パルスを印加する。この書き込み動作と消去動作とを繰り返して実施したときに、記憶層１５における高抵抗状態ＨＲの抵抗値の、低抵抗状態ＬＲの抵抗値に対する比（オンオフ比）が１，０００以上であるときのスイッチング確率が評価値として用いられる。

第１試料においては、記憶層１５としてＺｎＶ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。第１試料における記憶層１５は、ＺｎＶ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆの合金ターゲットを用い、９５％のＡｒと、５％のＯ_２と、を含む雰囲気中でのＲＦマグネトロンスパッタにより形成される。ダイヤモンドライクカーボンは、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、記憶層１５の上に、厚さ約３ｎｍで形成される。

第１試料に対し、１０，０００箇所にプローブを当てて電圧パルスの印加を実施する。第１試料では、全ての箇所において、オンオフ比１，０００以上で書き込み及び消去が繰り返される。すなわち、第１試料のスイッチング確率は、１００％である。また、第１試料のスイッチング回数ＳＷＮは、１０，０００サイクル以上である。

以下の各試料において、説明しない部分は、上記の第１試料と同様である。
第２試料においては、記憶層１５としてＺｎＣｒ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第３試料においては、記憶層１５としてＺｎＭｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第４試料においては、記憶層１５としてＺｎＣｏ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第５試料においては、記憶層１５としてＭｇＣｒ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第６試料においては、記憶層１５としてＭｇＭｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第７試料においては、記憶層１５としてＭｇＣｏ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第８試料においては、記憶層１５としてＣｏＭｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第９試料においては、記憶層１５としてＣａＣｒ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第１０試料においては、記憶層１５としてＣａＭｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第１１試料においては、記憶層１５としてＳｒＭｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。
第１２試料においては、記憶層１５としてＢａ_０．２５Ｍｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。製造方法については、Ｂａ_０．２５Ｍｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆをスパッタ法により形成し、Ｂａを約１０ｎｍの厚さで形成する。
第１３試料においては、記憶層１５としてＺｎ_０．２５Ｍｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。製造方法については、Ｚｎ_０．２５Ｍｎ_２Ｏ_４＋０．１Ｌｉ＋０．１Ｆをスパッタ法により形成し、Ｚｎを約1０ｎｍの厚さで形成する。
第１４試料においては、記憶層１５としてＣｕＡｌＯ_２＋０．１Ｌｉ＋０．１Ｆが用いられる。
第１５試料においては、記憶層１５としてＭｇＣｒＯ_３＋０．１Ｌｉ＋０．１Ｆが用いられる。
第１６試料においては、記憶層１５としてＮｉＷＮ_２＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。製造方法については、ＮｉＷＮ_２＋０．１Ｌｉ＋０．１ＦをＡｒ９５％、ＮＨ３５％の雰囲気中でスパッタ法により形成する。
第１７試料においては、記憶層１５としてＺｎ_１．２Ｖ_１．８Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第１８試料においては、記憶層１５としてＺｎ_１．２Ｃｒ_１．８Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第１９試料においては、記憶層１５としてＺｎＡｌ_１．８Ｃｒ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２０試料においては、記憶層１５としてＺｎＡｌ_１．８Ｍｎ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２１試料においては、記憶層１５としてＺｎＳｃ_１．８Ｍｎ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２２試料においては、記憶層１５としてＺｎＹ_１．８Ｍｎ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２３試料においては、記憶層１５としてＺｎＬｎ_１．８Ｍｎ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２４試料においては、記憶層１５としてＺｎＧａ_１．８Ｍｎ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２５試料においては、記憶層１５としてＺｎＡｌ_１．８Ｔｉ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２６試料においては、記憶層１５としてＺｎＡｌ_１．８Ｚｒ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２７試料においては、記憶層１５としてＺｎＡｌ_１．８Ｈｆ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２８試料においては、記憶層１５としてＺｎＡｌ_１．８Ｓｉ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第２９試料においては、記憶層１５としてＺｎＡｌ_１．８Ｇｅ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第３０試料においては、記憶層１５としてＺｎＡｌ_１．８Ｓｎ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第３１試料においては、記憶層１５としてＺｎＦｅ_１．８Ｍｎ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第３２試料においては、記憶層１５としてＺｎＡｌ_１．８Ｎｂ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第３３試料においては、記憶層１５としてＺｎＡｌ_１．８Ｔａ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第３４試料においては、記憶層１５としてＺｎＡｌ_１．８Ｍｏ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第３５試料においては、記憶層１５としてＺｎＡｌ_１．８Ｒｕ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
第３６試料においては、記憶層１５としてＺｎＡｌ_１．８Ｒｈ_０．２Ｏ_４＋０．１Ｌｉ＋０．１Ｆが用いられる。また、保護層としてＳｎＯ_２が用いられる。
以上の第２〜第３６試料においては、１０，０００箇所にプローブを当てて電圧パルスの印加を実施し、全ての箇所において、オンオフ比１，０００以上で書き込み及び消去が繰り返される。すなわち、第２〜第３６試料のスイッチング確率は、１００％である。また、第２〜第３６試料のスイッチング回数ＳＷＮは、１０，０００サイクル以上である。

第３７試料においては、記憶層１５としてＺｎＶ_２Ｏ_４が用いられる。
第３７試料において、１０，０００箇所にプローブを当てて電圧パルスの印加を実施する。第３７試料において、オンオフ比１，０００以上で書き込み及び消去が繰り返されるのは、１０，０００箇所のうち、７５６２箇所のみである。すなわち、第３７試料のスイッチング確率は、７５．６２％である。

第３８試料においては、記憶層１５としてＺｎＣｒ_２Ｏ_４が用いられる。
第３８試料において、１０，０００箇所にプローブを当てて電圧パルスの印加を実施する。第３８試料において、オンオフ比１，０００以上で書き込み及び消去が繰り返されるのは、１０，０００箇所のうち、８５４１箇所のみである。すなわち、第３８試料のスイッチング確率は、８５．４１％である。

第３９試料においては、記憶層１５としてＺｎＭｎ_２Ｏ_４が用いられる。
第３９試料において、１０，０００箇所にプローブを当てて電圧パルスの印加を実施する。第３９試料において、オンオフ比１，０００以上で書き込み及び消去が繰り返されるのは、１０，０００箇所のうち、９６８２箇所のみである。すなわち、第３９試料のスイッチング確率は、９６．８２％である。

第４０試料においては、記憶層１５としてＺｎＣｏ_２Ｏ_４が用いられる。
第４０試料において、１０，０００箇所にプローブを当てて電圧パルスの印加を実施する。第４０試料において、オンオフ比１，０００以上で書き込み及び消去が繰り返されるのは、１０，０００箇所のうち、６５３４箇所のみである。すなわち、第４０試料のスイッチング確率は、６５．３４％である。

第４１試料においては、記憶層１５としてＭｇＣｒ_２Ｏ_４が用いられる。
第４１試料において、１０，０００箇所にプローブを当てて電圧パルスの印加を実施する。第４１試料において、オンオフ比１，０００以上で書き込み及び消去が繰り返されるのは、１０，０００箇所のうち、３７６６箇所のみである。すなわち、第４１試料のスイッチング確率は、３７．６６％である。

第４２試料においては、記憶層１５としてＭｇＭｎ_２Ｏ_４が用いられる。
第４２試料において、１０，０００箇所にプローブを当てて電圧パルスの印加を実施する。第４２試料において、オンオフ比１，０００以上で書き込み及び消去が繰り返されるのは、１０，０００箇所のうち、３５８７箇所のみである。すなわち、第４２試料のスイッチング確率は、３５．８７％である。

第１〜第３６試料においては、記憶層１５は（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料である。第３７〜第４２試料においては、記憶層１５は（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料でない。このように、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料を記憶層１５に用いることで、低抵抗状態と高抵抗状態との間で遷移可能な回数が増加する。すなわち、動作安定性が向上する。

本実施形態において、記憶層１５に含まれる（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβの組成比「ｘ」は、０．１≦ｘ≦１．１を満たす。組成比「ｙ」は、０．０００１≦ｙ≦０．２を満たす。組成比「ｚ」は、０．９≦ｙ／ｚ≦１．１を満たす。

以下、組成比ｘ、組成比ｙ及び組成比ｚを変えたときの記憶層１５の特性の例について説明する。
図５は、不揮発性記憶装置の特性を例示する表である。
図５には、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料において、組成比ｘ、組成比ｙ及び組成比ｚを変えたときの、スイッチング確率の判定Ｅｖを示している。ここで、記憶層１５において、低抵抗状態と高抵抗状態との相互の遷移（スイッチング）を１０，０００箇所で実施したときに、スイッチング確率が１００％の場合が、良好な特性が得られている状態である。スイッチング確率１００％未満の場合は、特性が良くない状態である。
図５においては、良好な特性が得られている状態は、「判定Ｅｖ」に関して「ＯＫ」と表示されている。特性が良くない状態は、「判定Ｅｖ」に関して「ＮＧ」と表示されている。図５においては、「Ｍ１」としてＺｎを用い、「Ｍ２」としてＭｎを用い、「Ｘ」としてＯ（酸素）を用い、「α」としてＬｉを用い、「β」としてＦを用いたときの例が示されている。

図５から分かるように、良好な特性が得られているとき（判定Ｅｖが「ＯＫ」のとき）は、組成比ｘが０．１以上１．１以下である。組成比ｘが０．１未満、または、１．１より大きいときは、良好な特性が得られない（判定Ｅｖは「ＮＧ」）。組成比ｘが０．１以上１．１以下であっても、組成比ｙが、０．０００１より小さい、または、０．２より大きいときは、良好な特性が得られない。さらに、組成比ｘが０．１以上１．１以下であっても、組成比ｙと組成比ｚとの比であるｙ／ｚが、０．９より小さい、または、１．１より大きいときは、良好な特性が得られない。

また、図５では、「Ｍ１」がＺｎで、「Ｍ２」がＭｎで、「Ｘ」がＯ（酸素）で、「α」がＬｉで、「β」がＦのときの例が示されている。「Ｍ１」及び「Ｍ２」が、Ｍｇ、Ａｌ、Ｓｃ、Ｙ、Ｇａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、Ｓｎ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｃａ、Ｓｒ、Ｂａ及びＬｎのいずれかであるときも、同様の傾向となる。「Ｘ」が、ＯまたはＮであるときも、同様の傾向となる。「α」が、Ｎａ、Ｋ、Ｒｂ、Ｃｓ及びＦｒのいずれかであるときも、同様の傾向となる。「β」が、Ｃｌ、Ｂｒ及びＩのいずれかであるときも、同様の傾向となる。

このように、記憶層１５では、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料において、組成比「ｘ」が０．１以上１．１以下であり、組成比「ｙ」が０．０００１以上０．２以下であり、かつ組成比「ｙ／ｚ」が０．９以上１．１以下のときに、良好な特性が得られる。

（第２の実施形態）
本実施形態に係る不揮発性記憶装置は、クロスポイント型の構成を有する。
図６は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図７は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図６及び図７に表したように、本実施形態に係る不揮発性記憶装置２１０においては、基板３０が設けられる。基板３０の主面に対して並行な平面をＸ−Ｙ平面とする。Ｘ−Ｙ平面内の１つの方向をＸ軸方向とする。Ｘ−Ｙ平面内においてＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。

不揮発性記憶装置２１０において、基板３０の主面の上に、Ｘ軸方向に延在する帯状の第１の配線（ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１）が設けられる。さらに、Ｙ軸方向に延在する帯状の第２の配線（ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１）が、設けられる。第２の配線（ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１）は、第１の配線（ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１）に対向する。

なお、上記では、第１の配線の延在方向が第２の配線の延在方向に対して直交するが、第１の配線の延在方向が第２の配線の延在方向と交差（非平行）すれば良い。

なお、上記において添え字ｉ及び添え字ｊは任意である。すなわち、第１の配線の数及び第２の配線の数は、任意である。
本具体例では、第１の配線がワード線となり、第２の配線がビット線となる。ただし、第１の配線がビット線で、第２の配線がワード線でも良い。以下では、第１の配線がワード線であり、第２の配線がビット線であるとして説明する。

図６及び図７に表したように、第１の配線と第２の配線との間にメモリセル３３が設けられる。

図７に表したように、例えば、ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１の一端は、選択スイッチであるＭＯＳトランジスタＲＳＷを介して、デコーダ機能を有するワード線ドライバ３１に接続される。ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１の一端は、選択スイッチであるＭＯＳトランジスタＣＳＷを介して、デコーダ及び読み出し機能を有するビット線ドライバ３２に接続される。

ＭＯＳトランジスタＲＳＷのゲートには、ワード線（ロウ）を選択するための選択信号Ｒ_ｉ−１、Ｒ_ｉ、Ｒ_ｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、ビット線（カラム）を選択するための選択信号Ｃ_ｉ−１、Ｃ_ｉ、Ｃ_ｉ＋１が入力される。

メモリセル３３は、ワード線ＷＬ_ｉ−１、ＷＬ_ｉ、ＷＬ_ｉ＋１と、ビット線ＢＬ_ｊ−１、ＢＬ_ｊ、ＢＬ_ｊ＋１と、が互いに対向する交差部に配置される。メモリセル３３には、書き込み／読み出し時における回り込み電流(sneak current)を防止するための整流素子３４を付加することができる。

図８は、第２の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。
図８に表したように、ワード線ＷＬ_ｉとビット線ＢＬ_ｊとの間には、メモリセル３３及び整流素子３４が設けられる。なお、ワード線ＷＬ_ｉとビット線ＢＬ_ｊとの上下の配置の関係は任意である。ワード線ＷＬ_ｉとビット線ＢＬ_ｊとの間における、メモリセル３３と整流素子３４との配置の順番は、任意である。

図８に表したように、メモリセル３３は、記憶部２２を含む。記憶部２２は、第１導電部１０と、第２導電部２０と、第１導電部１０と第２導電部２０との間に設けられた記憶層１５と、を含む。記憶層１５には、第１の実施形態に関して説明した構成が適用できる。

メモリセル３３は、保護層３３Ｂをさらに含むことができる。本具体例では、保護層３３Ｂは、記憶部２２のビット線ＢＬ_ｊの側に設けられているが、保護層３３Ｂは、記憶部２２のワード線ＷＬ_ｉの側に設けても良く、整流素子３４とワード線ＷＬ_ｉとの間に設けても良い。メモリセル３３は、記憶部２２と保護層３３Ｂとの間に設けられたヒータ層３５をさらに含むことができる。ヒータ層３５及び保護層３３Ｂは、必要に応じて設けられ、省略可能である。

なお、第１導電部１０及び第２導電部２０の少なくともいずれかとして、記憶部２２に隣接する、例えば、ワード線ＷＬ_ｉ、整流素子３４、ヒータ層３５、保護層３３Ｂ、ビット線ＢＬ_ｊの少なくともいずれかを用いても良い。

図９及び図１０は、第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
図９及び図１０に表したように、本実施形態に係る不揮発性記憶装置２１１及び２１２においては、ワード線、ビット線、及び、それらの間に設けられたメモリセル３３を含む積層構造体が、複数積み重ねられる。これにより、３次元構造の不揮発性記憶装置が形成される。

本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においては、駆動部となるワード線ドライバ３１及びビット線ドライバ３２は、ワード線ＷＬ_ｉ及びビット線ＢＬ_ｊを介して、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかを行う。これにより、記憶層１５に変化を発生させて情報を書き込む。例えば、駆動部は、記憶層１５に電圧を印加して記憶層１５に変化を発生させて情報を書き込む。また、書き込んだ情報を読み出すことができる。また、消去を行うことができる。

本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においても、動作安定性の高い不揮発性記憶装置が提供できる。

（第３の実施の形態）
本実施形態に係る不揮発性記憶装置は、プローブメモリ型の構成を有する。
図１１は、第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図１２は、第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。
図１１及び図１２に表したように、本実施形態に係る不揮発性記憶装置２５０では、基板５２０と、基板５２０の上に設けられた電極５２１と、電極５２１の上に設けられた記憶層１５（記憶媒体）と、を備える。基板５２０は、ＸＹスキャナ５１６の上に設けられる。記憶層１５には、複数のデータエリア５３１が設けられる。また、データエリア５３１のＸ軸方向の両端には、サーボエリア５３２が設けられる。

記憶層１５に対向するように、プローブアレイが配置される。
プローブアレイは、例えば、基板５２３と、基板５２３の一面側にアレイ状に配置される複数のプローブ（ヘッド）５２４と、を有する。プローブ５２４として、例えば、カンチレバーが用いられる。複数のプローブ５２４は、マルチプレクスドライバ５２５、５２６により駆動される。
複数のプローブ５２４は、それぞれ、基板５２３内のマイクロアクチュエータを用いて個別に動作可能である。また、全てをまとめて同じ動作をさせて記憶層１５のデータエリア５３１に対してアクセスを行うこともできる。

例えば、電極５２１が第１導電部１０として用いられ、プローブ５２４が第２導電部２０として用いられる。また、記憶層１５の上に導電性の保護層３３Ｂが設けられる場合は、その保護層３３Ｂが、第２導電部２０となる。

例えば、マルチプレクスドライバ５２５、５２６を用いて、全てのプローブ５２４をＸ方向に一定周期で往復動作させ、記憶媒体（記憶層１５）のサーボエリア５３２からＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ５１５に転送される。
ドライバ５１５は、この位置情報に基づいてＸＹスキャナ５１６を駆動し、記憶層１５をＹ方向に移動させ、記憶層１５のデータエリア５３１とプローブ５２４との位置決めを行う。
両者の位置決めが完了したら、データエリア５３１上のプローブ５２４を用いてデータの書き込み、読み出しまたは消去を行う。

例えば、１つのデータエリア５３１に対応して１つのプローブ（ヘッド）５２４が設けられ、１つのサーボエリア５３２に対して１つのプローブ５２４が設けられる。各プローブ５２４は、例えばマルチプレクスドライバ５２５、５２６を介して、駆動部６００に接続される。駆動部６００は、それぞれのプローブ５２４に、情報記憶のための、電圧及び電流の少なくともいずれかを供給する。記憶層１５は、プローブ５２４を介して与えられた電圧及び電流によって、高抵抗状態と低抵抗状態との間を遷移する。また、駆動部６００は、記憶層１５に記憶された高抵抗状態と低抵抗状態とを検出し、記憶された情報を読み出す。

このような構成の不揮発性記憶装置２５０は、記憶層１５と、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかによって、記憶層１５に変化を発生させて情報を記憶する駆動部６００と、を備える。不揮発性記憶装置２５０は、記憶層１５に併設されたプローブ５２４をさらに備え、駆動部６００は、プローブ５２４を介して、記憶層１５の記憶単位に対して電圧の印加及び電流の通電の少なくともいずれかを行う。これにより、記憶層１５に変化を発生させて情報を記憶する。

なお、駆動部６００は、上記のドライバ５１５及びＸＹスキャナ５１６を含むこともでき、逆に、駆動部は、上記のドライバ５１５及びＸＹスキャナ５１６に含まれても良い。

本実施形態に係るプローブメモリ型の不揮発性記憶装置２５０においても、動作安定性の高い不揮発性記憶装置が提供できる。

（第４の実施の形態）
本実施形態に係る不揮発性記憶装置は、フラッシュメモリ型の構成を有する。
図１３は、第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１４は、第４の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。
図１３に表したように、本実施形態に係る不揮発性記憶装置２６０においては、フラッシュメモリ型のメモリセルを有する。このメモリセルは、ＭＩＳ(metal-insulator-semiconductor)トランジスタの構成を有する。

半導体基板４１の表面領域には、複数の拡散層４２が形成される。複数の拡散層４２の間にチャネル領域４２ｃが設けられる。チャネル領域４２ｃ上には、ゲート絶縁層４３が形成される。ゲート絶縁層４３上には、実施形態に係る記憶層１５が形成される。記憶層１５の上には、コントロールゲート電極４５が形成される。

記憶層１５は、第１の実施形態で説明した構成を有する。例えば、チャネル領域４２ｃが第１導電部１０であり、コントロールゲート電極４５が第２導電部２０であると見なすことができる。また、ゲート絶縁層４３と、コントロールゲート電極４５との間に、第１導電部１０、第２導電部２０及び記憶層１５を含む記憶部２２が設けられても良い。以下の図においては、記憶部２２を、適宜、記憶層１５として省略して表示する。

半導体基板４１は、ウェル領域でも良い。半導体基板４１は、拡散層４２の導電形に対して逆の導電形を有する。コントロールゲート電極４５は、ワード線となる。コントロールゲート電極４５には、例えば、導電性ポリシリコンが用いられる。

本実施形態においては、図示しない駆動部が、コントロールゲート電極４５に接続されて設けられる。駆動部は、コントロールゲート電極４５を介して、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかを行う。

図１４に表したように、セット（書き込み）動作ＳＯでは、コントロールゲート電極４５に電位Ｖ１を与え、半導体基板４１に電位Ｖ２を与える。
電位Ｖ１及び電位Ｖ２の差は、記憶層１５が変化、すなわち、抵抗が変化するのに十分な大きさである。ただし、電位の差の極性は、特に、限定されない。すなわち、Ｖ１＞Ｖ２、及び、Ｖ１＜Ｖ２のいずれでも良い。

例えば、初期状態（リセット状態）において、記憶層１５が高抵抗状態ＨＲであると仮定すると、ゲート絶縁層４３が厚くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。

この状態から電位Ｖ１、Ｖ２を与えて記憶層１５を低抵抗状態ＬＲに変化させると、ゲート絶縁層４３が薄くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、低くなる。

なお、電位Ｖ２は、半導体基板４１に与えたが、これに代えて、メモリセルのチャネル領域４２ｃに拡散層４２から電位Ｖ２を転送するようにしても良い。なお、同図において、矢印Ａｅは電子の移動を表し、矢印Ａｉはイオンの移動を表している。

一方、リセット（消去）動作ＲＯでは、コントロールゲート電極４５に電位Ｖ１’を与え、拡散層４２の一方に電位Ｖ３を与え、拡散層４２の他方に電位Ｖ４（＜Ｖ３）を与える。電位Ｖ１’は、セット状態のメモリセルの閾値を越える値にする。

この時、メモリセルはオンになり、電子が拡散層４２の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層４３を介して記憶層１５に注入されるため、記憶層１５の温度が上昇する。

これにより、記憶層１５は、低抵抗状態ＬＲから高抵抗状態ＨＲに変化するため、ゲート絶縁層４３が厚くなったことになり、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。

このように、フラッシュメモリと類似した原理により、メモリセルの閾値を変えることができ、不揮発性記憶装置として利用できる。
本実施形態に係る不揮発性記憶装置２６０においては、記憶層１５として第１の実施形態に関して説明した記憶層１５を用いているので、動作安定性の高い不揮発性記憶装置が提供できる。

図１５は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６１は、ＮＡＮＤ型フラッシュメモリである。図１５は、ＮＡＮＤセルユニット２６１ｃの回路図を示している。図２６（ａ）は、ＮＡＮＤセルユニット２６１ｃの構造を例示している。

図１５に表したように、ＮＡＮＤセルユニット２６１ｃは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴと、を含む。

図１６（ａ）に表したように、ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが設けられる。ｐ形ウェル領域４１ｃ内に、ＮＡＮＤセルユニット２６１ｃが形成される。

この例では、メモリセルＭＣは、セレクトゲートトランジスタＳＴと同じ構造を有する。具体的には、これらは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。

図１５に表したように、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＡＮＤセルユニット２６１ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。

メモリセルＭＣの記憶層１５の状態（高抵抗状態ＨＲ及び低抵抗状態ＬＲ）は、図１４に関して説明した動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記憶層１５は、セット状態、すなわち、低抵抗状態ＬＲに固定される。

セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。

セット（書き込み）動作ＳＯの前には、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルは、リセット状態（抵抗大）になっているものとする。セット（書き込み）動作ＳＯにおいては、ソース線ＳＬ側のメモリセルＭＣからビット線ＢＬ側のメモリセルに向かって１つずつ順番に行われる。選択されたワード線（コントロールゲート電極）ＷＬに書き込み電位としてＶ１（正電位）を与え、非選択のワード線ＷＬに転送電位（メモリセルＭＣがオンになる電位）としてＶ_ｐａｓｓを与える。ソース線ＳＬ側のセレクトゲートトランジスタＳＴをオフ、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域４２ｃにプログラムデータを転送する。

例えば、プログラムデータが“１”の時は、選択されたメモリセルＭＣのチャネル領域４２ｃに書き込み禁止電位（例えば、Ｖ１と同じ程度の電位）を転送し、選択されたメモリセルＭＣの記憶層１５の抵抗値が高い状態から低い状態に変化しないようにする。

また、プログラムデータが“０”の時は、選択されたメモリセルＭＣのチャネル領域４２ｃにＶ２（＜Ｖ１）を転送し、選択されたメモリセルＭＣの記憶層１５の抵抗値を高い状態から低い状態に変化させる。

一方、リセット（消去）動作ＲＯでは、例えば、全てのワード線（コントロールゲート電極）ＷＬにＶ１’を与え、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣをオンにする。また、２つのセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬにＶ３を与え、ソース線ＳＬにＶ４（＜Ｖ３）を与える。

この時、ホットエレクトロンがＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣの記憶層１５に注入されるため、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣに対して一括してリセット動作が実行される。

読み出し動作は、選択されたワード線（コントロールゲート電極）ＷＬに読み出し電位（正電位）を与え、非選択のワード線（コントロールゲート電極）ＷＬには、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる電位を与える。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
選択されたメモリセルＭＣは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオンまたはオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。

図１６（ｂ）に表したように、本実施形態に係る別の不揮発性記憶装置２６２では、セレクトゲートトランジスタＳＴについては、記憶層１５を設けずに、通常のＭＩＳトランジスタが用いられている。このように、セレクトゲートトランジスタＳＴの構造は任意である。

図１６（ｃ）に表したように、本実施形態に係る別の不揮発性記憶装置２６３では、ＮＡＮＤストリングを構成する複数のメモリセルＭＣのゲート絶縁層がｐ形半導体層４７に置き換えられている。

図１７は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図１８は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６４は、ＮＯＲ型フラッシュメモリである。図１７は、ＮＯＲセルユニット２６４ｃの回路図を示している。図１８は、ＮＯＲセルユニット２６４ｃの構造を例示している。

図１８に表したように、ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが形成される。ｐ形ウェル領域４１ｃ内に、ＮＯＲセルが形成される。ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣを含む。メモリセルＭＣは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。

図１７に表したように、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＯＲセルユニット２６４ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置２６４においても、図１４に関して説明した動作が実施される。

図１９は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図２０は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６５は、２トラ型フラッシュメモリである。図１９は、２トラセルユニット２６５ｃの回路図を示している。図２０は、２トラセルユニット２６５ｃの構造を例示している。

図１９及び図２０に表したように、２トラセルユニット２６５ｃは、ＮＡＮＤセルユニットの特徴とＮＯＲセルの特徴とを併せ持ったセル構造を有する。

ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが形成される。ｐ形ウェル領域４１ｃ内に、２トラセルユニット２６５ｃが形成される。

２トラセルユニット２６５ｃは、直列接続される１つのメモリセルＭＣと、１つのセレクトゲートトランジスタＳＴと、を含む。メモリセルＭＣは、セレクトゲートトランジスタＳＴと同じ構造を有する。具体的には、これらは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、２トラセルユニット２６５ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置２６５においても、図１４に関して説明した動作が実施される。

図２１は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
図２１に表したように、本実施形態に係る別の不揮発性記憶装置２６６では、セレクトゲートトランジスタＳＴについては、記憶層１５を設けずに、通常のＭＩＳトランジスタが用いられている。このように、セレクトゲートトランジスタＳＴの構造は、任意である。

また、実施形態に係る不揮発性記憶装置を記憶媒体に応用しても良い。

図２２は、実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャートである。
図２２に表したように、不揮発性記憶装置１１０の製造方法は、第１導電部１０を形成するステップＳ１１０と、第１導電部１０の上に記憶層１５を形成するステップＳ１２０と、記憶層１５の上に第２導電部２０を形成するステップＳ１３０と、を含む。

ステップＳ１２０では、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβで表される材料を記憶層１５に用いる。
ステップＳ１２０では、上記の材料を含む記憶層１５を結晶化させる。この結晶化では、α及びβの少なくとも一方を、結晶ＣＲの粒界部ＣＲｂに集める。
また、不揮発性記憶装置１１０の製造方法には、ステップＳ１２０とステップＳ１３０との間に、記憶層１５を洗浄するステップを、さらに含めてもよい。この洗浄では、粒界部ＣＲｂに集められたα及びβの一部が洗い流される。従って、洗浄を行った場合、記憶層１５に含まれるαの量は、記憶層１５の形成時に使用したαの量よりも少ない。また、洗浄を行った場合、記憶層１５に含まれるβの量は、記憶層１５の形成時に使用したβの量よりも少ない。

実施形態によれば、動作安定性の高い不揮発性記憶装置及びその製造方法が提供できる。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる第１導電部、第２導電部、記憶層、陽イオン元素及び陰イオン元素などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１導電部、 １５…記憶層、 １７…金属層、 ２０…第２導電部、 ２２…記憶部、 ３０…基板、 ３１…ワード線ドライバ、 ３２…ビット線ドライバ、 ３３…メモリセル、 ３３Ｂ…保護層、 ３４…整流素子、 ３５…ヒータ層、 ４１…半導体基板、 ４１ａ…ｐ形半導体基板、 ４１ｂ…ｎ形ウェル領域、 ４１ｃ…ｐ形ウェル領域、 ４２…拡散層（ｎ形核酸層）、 ４２ｃ…チャネル領域、 ４３…ゲート絶縁層、 ４５…コントロールゲート電極、 ４７…ｐ形半導体層、 ５１…第１陽イオン、 ５２…第２陽イオン、 ５２ｍ…金属原子、 ５３…陰イオン、 １１０、２１０、２１１、２１２、２２０、２５０、２６０、２６１〜２６６…不揮発性記憶装置、 ２６１ｃ…ＮＡＮＤセルユニット、 ２６４ｃ…ＮＯＲセルユニット、 ２６５ｃ…２トラセルユニット、 ５１５…ドライバ、 ５１６…ＸＹスキャナ、 ５２０…基板、 ５２１…電極、 ５２３…基板、 ５２４…プローブ、 ５２５、５２６…マルチプレクスドライバ、 ５３１…データエリア、 ５３２…サーボエリア、 ６００…駆動部、 Ａｅ、Ａｉ…矢印、 ＢＬ…ビット線、 ＣＲ…結晶、 ＣＲｂ…粒界部、 ＣＲｃ…中心部、 ＨＲ…高抵抗状態、 ＬＲ…低抵抗状態、 ＭＣ…メモリセル、 ＲＳＷ…トランジスタ、 ＳＬ…ソース線、 ＳＴ…セレクトゲートトランジスタ、 ＷＬ…ワード線

Claims (8)

1. 第１導電部と、
   第２導電部と、
   前記第１導電部と前記第２導電部との間に設けられ、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移可能な記憶層と、
   を備え、
   前記記憶層は、スピネル構造、イルメナイト構造、ホランダイト構造、ウルフラマイト構造、ラムスデライト構造、デラフォサイト構造、α−ＮａＦｅＯ_２構造、ＬｉＭｏＮ_２構造、蛍石構造、岩塩型構造、ルチル構造及びアナターゼ構造のいずれかの結晶構造を持ち、
   前記記憶層は、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβ（Ｍ１及びＭ２は、Ｍｇ、Ａｌ、Ｓｃ、Ｙ、Ｇａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、Ｓｎ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｃａ、Ｓｒ、Ｂａ及びＬｎ(ランタノイド元素)よりなる群から選択された少なくともいずれかを含み、Ｘは、ＯまたはＮの少なくともいずれかを含み、αは、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ及びＦｒの少なくともいずれかを含み、βは、Ｆ、Ｃｌ、Ｂｒ及びＩの少なくともいずれかを含み、０．１≦ｘ≦１．１、０．０００１≦ｙ≦０．２、０．９≦ｙ／ｚ≦１．１である）で表される材料を含み、
   前記記憶層は、少なくとも１種の陽イオン元素と、少なくとも1種の陰イオン元素と、を含み、
   前記陽イオン元素の少なくとも１種は、電子が不完全に満たされたｄ軌道を有する遷移元素であり、
   隣接する前記陽イオン元素間の平均最短距離は、０．３２ｎｍ以下であり、
   前記記憶層は、結晶を含み、前記結晶の粒界部における前記αの濃度は、前記結晶の中心部における前記αの濃度よりも高い不揮発性記憶装置。
2. 第１導電部と、
   第２導電部と、
   前記第１導電部と前記第２導電部との間に設けられ、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移可能な記憶層と、
   を備え、
   前記記憶層は、（Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβ（Ｍ１及びＭ２は、Ｍｇ、Ａｌ、Ｓｃ、Ｙ、Ｇａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、Ｓｎ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｃａ、Ｓｒ、Ｂａ及びＬｎ(ランタノイド元素)よりなる群から選択された少なくともいずれかを含み、Ｘは、ＯまたはＮの少なくともいずれかを含み、αは、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ及びＦｒの少なくともいずれかを含み、βは、Ｆ、Ｃｌ、Ｂｒ及びＩの少なくともいずれかを含み、０．１≦ｘ≦１．１、０．０００１≦ｙ≦０．２、０．９≦ｙ／ｚ≦１．１である）で表される材料を含む不揮発性記憶装置。
3. 前記記憶層は、少なくとも１種の陽イオン元素と、少なくとも1種の陰イオン元素と、を含み、
   前記陽イオン元素の少なくとも１種は、電子が不完全に満たされたｄ軌道を有する遷移元素であり、
   隣接する前記陽イオン元素間の平均最短距離は、０．３２ｎｍ以下である請求項２記載の不揮発性記憶装置。
4. 前記記憶層は、スピネル構造、イルメナイト構造、ホランダイト構造、ウルフラマイト構造、ラムスデライト構造、デラフォサイト構造、α−ＮａＦｅＯ_２構造、ＬｉＭｏＮ_２構造、蛍石構造、岩塩型構造、ルチル構造及びアナターゼ構造のいずれかの結晶構造を持つ請求項２または３記載の不揮発性記憶装置。
5. 前記記憶層は、結晶を含み、前記結晶の粒界部における前記αの濃度は、前記結晶の中心部における前記αの濃度よりも高い請求項２〜４のいずれか１つに記載の不揮発性記憶装置。
6. 前記記憶層は、結晶を含み、前記結晶の粒界部における前記βの濃度は、前記結晶の中心部における前記βの濃度よりも高い請求項２〜５のいずれか１つに記載の不揮発性記憶装置。
7. 前記αは、Ｌｉであり、前記βは、Ｆである請求項２〜６のいずれか１つに記載の不揮発性記憶装置。
8. 第１導電部を形成し、
   （Ｍ１_１−ｕＭ２_ｕ）ｘＸ＋ｙα＋ｚβ（Ｍ１及びＭ２は、Ｍｇ、Ａｌ、Ｓｃ、Ｙ、Ｇａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、Ｓｎ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｃａ、Ｓｒ、Ｂａ及びＬｎ(ランタノイド元素)よりなる群から選択された少なくともいずれかを含み、Ｘは、ＯまたはＮの少なくともいずれかを含み、αは、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ及びＦｒの少なくともいずれかを含み、βは、Ｆ、Ｃｌ、Ｂｒ及びＩの少なくともいずれかを含み、０．１≦ｘ≦１．１、０．０００１≦ｙ≦０．２、０．９≦ｙ／ｚ≦１．１である）で表される材料を用いて、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移可能な記憶層を、前記第１導電部の上に形成し、
   前記記憶層の上に、第２導電部を形成することを備えた不揮発性記憶装置の製造方法。

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