JP2013207231A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】Ｓｉ基板上に、リーク電流が抑制され、且つ低温プロセスにて低コンタクト抵抗の実現が可能なＧｅ上の電極形成を可能にし、低リーク電流特性と高速性能が共に実現された受光素子または発光素子及びその製造方法を提供する。
【解決手段】Ｇｅ受光素子及び発光素子及びその製造方法において、Ｇｅ層上に、該Ｇｅ層を覆うようにＳｉ保護膜を形成することで電流リークを低減し、且つ、該Ｓｉ保護膜が金属層とのコンタクトを形成する領域においてＳｉを全てＮｉとの混晶層であるニッケル・シリサイド（ＮｉＳｉ）層としてＮｉＧｅ層と接合することで保護膜の介在による抵抗の増大を防ぎ、コンタクト抵抗を低減する。
【選択図】図１

Description

本発明はゲルマニウムを用いた受光素子及び発光素子に関するものであり、特に、リーク電流が少なく、且つ高速化に必要な低抵抗化が実現されたゲルマニウム・フォト・ダイオードとゲルマニウム発光素子及びそれらの製造方法に関する。
現代の情報化社会の根幹を成すインターネットのブロード・バンド・ネットワークには、光通信が主流となりつつある。光通信システムでは、８００ｎｍ〜１６００ｎｍの範囲にある近赤外（ＩＲ）光が使用されている。特に重要な波長帯は光ファイバの損失が最小となる帯域であり、短距離通信では８５０ｎｍ、長距離通信では１３１０ｎｍ、１５５０ｎｍが使用されている。これまで、光通信で使用される受光素子・発光素子には、これら長波長帯域で良好な光吸収特性・発光特性を示す砒化ガリウム（ＧａＡｓ）やインジウム燐（ＩｎＰ）を中心とした化合物半導体が用いられてきた。
一方で、ネットワークのシステム内における情報処理はシリコン（Ｓｉ）を主材料とした大規模集積回路（ＬＳＩ）によって行われてきた。Ｓｉは、成熟されたプロセス技術を背景にトランジスタの微細化と高集積化が進んでおり、集積回路には不可欠な材料となっている。このように、これまでは光デバイスと電子デバイスにはそれぞれ最適な半導体材料が存在し、それらが各デバイスにおいて良好な特性を有する為の役割を果たしてきた。
しかしながら、今後、光通信システムのより一層の普及を促す為には装置の低コスト化や小型化、更には高性能化が求められることが予想され、複数の基板材料を用いていた従来からの大きな技術革新が求められる。
上記要求に対して、シリコンチップ上に受光素子や発光素子といった光デバイスを集積させる研究が近年盛んになっている。上記技術が確立すれば集積回路と光デバイスを１チップ上に集積することが出来、光通信システムの低コスト化や小型化、更にはその基幹となるＬＳＩの高機能化・高付加価値化が可能となり、大きな産業的革新をもたらすことが期待される。Ｓｉ上に受光素子を混載する方法として、化合物半導体のＳｉ基板上への貼り付け技術またはＳｉ基板上への化合物半導体結晶成長方法が考えられる。
しかし、いずれも化合物半導体とＳｉの間に存在する熱膨張係数と格子定数の大きな差、また化合物半導体の持つ電気的極性が化合物半導体の結晶性を劣化させるため、技術的バリアは高い。ＳｉまたはＳｉ系ＩＶ族半導体が受光機能を持てばプロセスバリアは格段に下がり、光デバイス／電子デバイスの融合を容易に行うことが可能である。
しかし、Ｓｉは受光特性、発光特性共に化合物半導体に比べて著しく悪い。受光特性で見ると、Ｓｉの禁制帯幅は室温で約１．１ｅＶであり、１１００ｎｍ以上の波長の光を殆ど吸収しない。８５０ｎｍの光においても吸収率は悪く、吸収される光の量が１／ｅに減衰するまでの距離で定義される吸収長は２０μｍより大きくなり、実用デバイスとしての使用が困難である。また、Ｓｉは間接遷移型半導体である為、化合物半導体に比べて発光効率は極めて低い。
このような材料的な不利を解決する手段として、Ｓｉと同じＩＶ族半導体のゲルマニウム（Ｇｅ）の利用が考えられる。Ｇｅは禁制帯幅が室温で約０．６ｅＶと小さく、８００ｎｍ〜１６００ｎｍの波長範囲に対して吸収長が２μｍ以下であり、実用的な受光素子が形成可能である。また、ＧｅはＳｉ同様間接遷移型半導体であるものの、伝導体の底であるＬ点と直接遷移のエネルギーであるΓ点のエネルギー差が０．１３６ｅＶと小さい為、高密度のキャリア注入により容易にΓ点に電子を導入することが出来、電子と正孔が直接遷移型の再結合を行うことが出来る。更に、ＧｅはＳｉと同じＩＶ族半導体であることから、Ｓｉプロセスとの整合性も良い。
従って、Ｇｅにより作製した受光素子または発光素子をＳｉ基板上に作製出来れば、光デバイス／電子デバイスの融合を妨げる物性上／プロセス上の技術バリアを克服することが可能となる。
Ｇｅを用いた受光素子の例は、非特許文献１に開示されている。図４に、従来例１として本従来例によるＳｉ基板上へのＧｅ受光素子の構造例を示す。図４はＰＩＮ型受光器構造となっており、Ｓｉ１０１上に埋め込み二酸化シリコン（ＳｉＯ２）層１０２とＳｉ膜１０３を有するＳＯＩ(Silicon on Insulator)基板上に、高抵抗のＧｅ膜１０４が形成されており、ｐ型Ｓｉ層１０６とｎ型Ｇｅ層１０５が金属電極１０８に接続された構造を有している。ＳＯＩ層１０３はＳｉの光導波路と接続されており、上記光導波路を通して入射された光はＧｅとＳｉの光屈折率差により、Ｇｅ層１０４に入射して吸収され、電子と正孔が生じる。ｐ型Ｓｉ層１０６にマイナス、ｎ型Ｇｅ層１０５にプラスの電極を印加すると上記電子と正孔が加速されてそれぞれｎ型Ｇｅ層１０５とｐ型Ｓｉ層１０６に吸収され、光電流が流れる。上記電圧印加はｐｉｎダイオードには逆バイアスである為、光が入射されていない場合に流れる電流が極めて小さく、光信号のｏｎ／ｏｆｆによりそれに追随した電流への信号変換が成される。
Ｇｅを用いた受光素子の他の例が、特許文献１に開示されている。本従来例は、Ｓｉ光導波路とＧｅ層が同一平面上に存在することにより効率的に光をＧｅ層に導入可能な端面受光型、所謂バット・ジョイント(Butt−Joint)構造を有しており、且つｐ型Ｇｅ層、高抵抗Ｇｅ光吸収層、ｎ型Ｇｅ層が基板に対して水平方向に配列した横型ｐｉｎ(lateral−pin)構造を有することで、Ｇｅの光吸収効率を下げることなくｐ型Ｇｅ層とｎ型Ｇｅ層の距離を短縮して高速特性を向上可能な特徴を有している。
非特許文献２には、基板表面から垂直方向の光を吸収する面入射型の受光素子が開示されている。本従来例では金属電極の配置位置をＧｅ光吸収層の周辺部に限定することで、表面からの光を効率良く吸収可能な構造を有している。
Ｇｅ受光素子を作製するにあたり、特に素子の高速性能に影響をもたらすプロセス技術として、ｎ型Ｇｅ層と金属層の間で低抵抗のコンタクトを実現する例が、特許文献２に開示されている。本従来例ではｎ型Ｇｅ層と金属層の間に、ニッケル（Ｎｉ）とＧｅが互いに同程度混晶したニッケル・ジャーマニウム（ＮｉＧｅ）の層を形成し、上記ＮｉＧｅ形成時にｎ型Ｇｅ中の不純物がＮｉＧｅとｎ型Ｇｅの界面へと移動し、高濃度の不純物領域が形成される。通常、ｎ型Ｇｅ層と金属層を接続させると、金属の種類に依らずフェルミ準位がＧｅの価電子帯近傍に固定され、ｎ型Ｇｅ層と金属層は整流性を持ったショットキー接合を形成して極めて高いコンタクト抵抗を示す。
しかしながら、上記ＮｉＧｅ層をｎ型Ｇｅ層と金属層間に挿入することでＮｉＧｅ層とｎ型Ｇｅ層の接合部における不純物濃度を増加させることが出来、トンネル電流を利用した上記接合の低抵抗化が可能となる。上記技術の具体的な効果は、非特許文献３に開示されている。上記非特許文献３によると、ＮｉＧｅ形成温度である３００℃から４００℃の範囲の低温でオーミック性の低コンタクト抵抗が実現可能であることが示されている。
Ｇｅを用いた発光素子の例は、特許文献３に開示されている。従来例２として、図５に本従来例によるＳｉ基板上へのＧｅ発光素子の構造例を示す。本構造はＳｉ基板１１１と埋め込みＳｉＯ２層１１２上に単結晶ｎ型Ｇｅ膜１１４が形成されており、上記Ｇｅ膜１１４には上記Ｓｉ基板に水平方向に薄膜Ｓｉ層１１３が対称に接続され、且つ上記薄膜Ｓｉ層１１３にはｐ型Ｓｉ電極１１５及びｎ型Ｓｉ電極１１６がそれぞれ接続されている。
本発光素子ではｐ型Ｓｉ電極１１５とｎ型Ｓｉ電極１１６にそれぞれプラスとマイナスの順方向の電圧が印加され、電子と正孔がｎ型Ｇｅ膜１１４に注入される構造を有している。本発光素子の構造において、電子及び正孔の注入源である薄膜Ｓｉ層１１３は禁制帯幅がＧｅより大きいＳｉから成る点に加えて薄膜であることによる量子効果によって電子及び正孔に対してエネルギー障壁を形成する。即ちｎ型Ｇｅ層１１４に注入された電子と正孔は上記エネルギー障壁によりＧｅ層１１４中に閉じ込められ、電子と正孔の発光性再結合効率が向上する。また、Ｇｅ層１１４上に形成されたシリコン窒化膜（Ｓｉ３Ｎ４）１１８がＧｅ層１１４に引張り性の応力を印加し、これによりＧｅの伝導体のΓ点が下がり、Ｌ点からの電子注入効率が増大して発光効率が向上可能な構造となっている。
特許文献４にはＧｅ発光層の基板に水平方向の幅を縮小して極薄Ｇｅ層とし、上記極薄Ｇｅ層中での発光効率を向上した発光素子が開示されている。本従来例は、Ｇｅ発光層を極薄層とすることで電子と正孔が量子化され、それぞれの状態密度が増大することで電子と正孔の発光再結合確率を増大させる効果を有している。更に上記極薄Ｇｅ発光層を基板に水平方向に周期的に配列し、且つＧｅ発光層間の間隔を発光波長の１／２の整数倍とすることで光の進行波と反射波が強め合って光が増幅される、分布帰還型(Distributed Feedback:DFB)構造を取ることで発光効率を更に増大させる効果が開示されている。
米国特許第８０５３７９０Ｂ２号明細書 米国特許出願公開第２０１１／０１４７８７０Ａ１号明細書 米国特許出願公開第２０１１／０２２７１１６Ａ１号明細書 ＷＯ２０１１／０９３２２６号明細書
A. Ramaswamy, M. Piels, N. Nunoya, T.Yin and J.E.Bowers, トランズアクションズ・オン・マイクロウェーブ・セオリー・アンド・テクニクス (IEEE Transactions on Microwave Theory and Techniques), 2010年, 58巻, pp. 3336~3343. M. Oehme, M. Kaschel, J. Werner, O. Kirfel, M. Schmid, B. Bahouchi, E. Kasper and J. Schulze, ジャーナル・オブ・ザ・エレクトロケミカル・ソサイエティ(Journal of the Electrochemical Society), 2010年, 157巻, pp. H144~H148. T. Nishimura, S. Sakata, K. Nagashio, K. Kita and A. Toriumi, アプライド・フィジックス・エクスプレス (Applied Physics Express), 2009年, 2巻, pp. 021202−1~021202−3. M. Morse, O. Dosunme, G. Sarid and Y. Chetrit, フォトニクス・テクノロジー・レターズ (Photonics Technology Letters), 2006年, 18巻, pp. 2442~2444. M. Morse, O. Dosunme, G. Sarid and Y. Chetrit, フォトニクス・テクノロジー・レターズ (Photonics Technology Letters), 2006年, 18巻, pp. 2442~2444.
しかしながら、Ｇｅを用いた受光素子及び発光素子には、下記に示す問題があった。Ｇｅは極めて酸化され易く、自然酸化により生じるＧｅと酸素の化合物ＧｅＯは水溶性であることから、Ｇｅ光吸収層または発光層がＳｉプロセス中に溶解してしまうという課題がある。
また、Ｇｅは表面に準位を形成し易い為、電流リークの要因となる。特にＧｅをＳｉＯ２層に対して選択的にエピタキシャル成長した場合、成長に伴い形成される側壁とＧｅ表面の交線部または側壁同士の交線部、即ちエッジ部に沿って上記表面準位が形成され易く、リーク電流の増大を招く。リーク電流は、受光素子においては光の入射が無い時の電流つまり暗電流が増大することを意味し、光から電気への信号変換の際に生じるノイズとなって受光感度を低下させる。発光素子においては、リーク電流が流れることで発光性の再結合を行う電子と正孔の密度が減少することを意味しており、発光効率の低減を招く。
上記電流リークを抑制する手法として、Ｇｅ上へのＳｉ保護膜形成が挙げられる。Ｇｅを用いた受光素子に上記Ｓｉ保護膜を形成した場合の受光素子の構造例及びその効果がそれぞれ非特許文献４及び非特許文献５に開示されている。
図６に、従来例３として非特許文献４で開示された受光素子の例を示す。Ｓｉ基板１２１上にＧｅ光吸収層１２２が形成され、Ｇｅ層１２２を覆うように非晶質（アモルファス）Ｓｉ層１２３が堆積されている。ｎ型Ｇｅ層１２４上は、ｎ型アモルファスＳｉ層１２５を介して金属層１２８と接続されている。上記アモルファスＳｉ層１２３はＧｅを自然酸化から保護する役割を果たしており、Ｇｅの酸化に起因したプロセス不良及び電流リークの発生を抑制することが出来る。
また、ｎ型アモルファスＳｉ層１２５は、受光素子に逆方向、即ちｐ型Ｓｉ層１２６にマイナス、ｎ型Ｇｅ層１２４にプラスの電圧を印加した際に電子に対するエネルギー障壁を形成する為、受光素子におけるリーク電流を更に低減する効果を持つ。上記保護膜を単結晶Ｓｉで形成した場合、表面のＧｅはＳｉと共有結合する為、表面準位の発生が抑制され、電流リークの更なる低減が可能となる。即ち、アモルファスまたは単結晶のＳｉ層をＧｅ上に堆積することで暗電流を大幅に抑制することが出来る。
Ｇｅを用いた発光素子に関しても、Ｓｉ保護膜の効果が期待される。つまり、Ｓｉ保護膜が無い場合、Ｇｅ発光層中に注入された電子と正孔はＧｅの表面準位によって非発光性の再結合を行う為、発光効率は著しく低下するが、Ｓｉ保護膜により表面準位密度を低減することにより発光効率を向上することが可能となる。
ところが、Ｓｉ保護膜の挿入は、受光素子及び発光素子の高速性を損なうという問題を有している。
図７に、Ｇｅ層中に燐（Ｐ）をイオン注入し、その後Ｐの活性化アニールを行った後のＧｅ層のシート抵抗（ＲＳｈｅｅｔ）を示す。図７の縦軸はＲＳｈｅｅｔ、横軸は活性化アニール温度の絶対値の逆数を示している。図はＳｉ保護膜（Ｓｉ ｃａｐ層）の膜厚を変化させた際の実験結果を示している。図から明らかなように、Ｓｉ ｃａｐ層の膜厚が増大するのに伴い、同一温度におけるシート抵抗は増大する。これはＳｉ中の不純物の活性化率がＧｅに比べて低いことを反映している。即ち金属層との接合部近傍において、キャリア密度が低下することを意味しており、コンタクト抵抗の増大が懸念される。
上記懸念に対し、活性化アニール温度を増大することにより低抵抗化を実現しようとする場合、Ｇｅ層中への不純物の拡散が著しく増大する為、受光素子においてはＧｅ層中の光吸収領域が狭くなり、受光効率が低下するという問題を生じ、発光素子においてはｎ型Ｇｅ層中にｐ型不純物が拡散することによってｎ型不純物とｐ型不純物が打消し合うため、実効的にキャリア注入効率が低下して発光効率が下がる懸念を有している。このように、従来技術ではＧｅを用いた受光素子及び発光素子に対し、リーク電流を低く保ったまま低コンタクト抵抗を実現することは困難であった。
そこで、本発明は、上記の課題を考慮して成されたものであり、その目的とするところはＳｉ基板上にＧｅを用いた受光素子または発光素子を形成する手法を確立し、電流リークの抑制とコンタクト抵抗の低減を共に実現する受光素子及び発光素子の構造及びその製造方法を提供することにある。
上記課題を解決するために、本発明に係る半導体装置の主な特徴を以下に示す。
１）半導体支持基板上に設けられた半導体膜と、半導体膜上に選択的に設けられ、半導体膜よりも小さい禁制帯幅を有し該半導体膜の組成とは異なる元素を含んでなる第１の半導体膜と、第１の半導体膜の側面、あるいは上面の少なくともいずれかに接して設けられ、第１の半導体膜よりも大きい禁制帯幅を有し半導体膜を構成する元素を含んでなる第２の半導体膜とを備え、第１の半導体膜の一部領域において、第１の半導体膜と第１の金属元素とが混晶化して形成された第１の混晶層と、第２の半導体膜と第１の金属元素とが混晶化して形成された第２の混晶層とのそれぞれが接して積層された積層構造を有することを特徴とする。
２）半導体支持基板上に設けられた半導体膜と、半導体膜と周囲を接しながら囲まれ、半導体膜よりも小さい禁制帯幅を有し該半導体膜の組成とは異なる元素を含んでなる第１の半導体膜と、第１の半導体膜の上面に接して設けられ、第１の半導体膜よりも大きい禁制帯幅を有し半導体膜を構成する元素を含んでなる第２の半導体膜とを備え、第１の半導体膜内に、第１導電型の不純物を添加した第１導電型電極領域と前記第１導電型と逆の導電型を有する第２導電型の不純物を添加した第２導電型電極領域とが、それぞれ空間的に離隔して設けられ、第１の半導体膜と第１の金属元素が混晶化して形成された第１の混晶層と、第２の半導体膜と第１の金属元素が混晶化して形成された第２の混晶層とのそれぞれが接して積層された積層構造を有し、第１導電型電極領域と第２導電型電極領域のそれぞれに、第１の混晶層と第２の混晶層からなる積層構造が形成されていることを特徴とする。
３）半導体基板と該半導体基板上に形成された絶縁膜とを含む半導体支持基板と、絶縁膜上に選択的に設けられ、半導体基板よりも小さい禁制帯幅を有し該半導体基板の組成とは異なる元素を含んでなる第１の半導体膜と、第１の半導体膜の側面、あるいは上面の少なくともいずれかに接して設けられ、第１の半導体膜よりも大きい禁制帯幅を有し前記半導体を構成する元素を含んでなる第２の半導体膜と、を備え、第１の半導体膜内に、第１導電型の不純物を添加した第１導電型電極領域と第１導電型と逆の導電型を有する第２導電型の不純物を添加した第２導電型電極領域とが、それぞれ空間的に離隔して設けられ、第１の半導体膜と第１の金属元素が混晶化して形成された第１の混晶層と、第２の半導体膜と第１の金属元素が混晶化して形成された第２の混晶層とのそれぞれが接して積層された積層構造を有することを特徴とする。
また、本発明に係る半導体装置の製造方法の主な特徴を以下に示す。
４）半導体支持基板上に形成された半導体膜に、第１の絶縁膜を形成し、第１の絶縁膜に第１の開口部を形成する工程と、半導体膜とは異なる元素をその一部に含み、禁制帯幅が半導体膜よりも小さい第１の半導体膜を第１の開口部内に選択的にエピタキシャル成長する第１エピ成長工程と、第１の半導体膜上に、半導体膜に含まれる元素と同じ元素をその一部に含み、禁制帯幅が第１の半導体膜よりも大きい第２の半導体膜を第１の絶縁膜に対して選択的にエピタキシャル成長する第２エピ成長工程と、第２の半導体膜の一部に第１導電型の不純物を注入することにより第２の半導体膜及び第１の半導体膜の一部に第１導電型の不純物が添加された第１の不純物領域を形成する工程と、第２の半導体膜上に第２の絶縁膜を形成する工程と、第２の半導体膜表面上の第１の不純物領域の一部が露出するように第２の絶縁膜に第２の開口部を形成する工程と、第２の開口部を含むように第２の絶縁膜上に第１の金属を堆積させる工程と、熱処理を行い、第２の半導体膜と第１の金属とを混晶化させた第１の混晶層を前記第２の開口内に形成する工程と、熱処理で第２の開口領域下部の第１の半導体膜と第１の金属を第１の半導体膜と混晶化させ第２の混晶層を形成する工程と、第２の開口領域以外に堆積した第１の金属をエッチング除去する工程とを有し、第２の混晶層は、第１の半導体膜内において第１の不純物領域と接するように第１の金属の堆積量及び熱処理の条件を調整し形成されることを特徴とする。
本発明に係る半導体装置（受光素子および発光素子）、及びその製造方法によれば、Ｇｅ層上に、Ｇｅ層を覆うようにＳｉ保護膜を形成することで電流リークを低減し、且つＳｉ保護膜が金属層とのコンタクトを形成する領域においてＳｉを全てＮｉとの混晶層であるニッケル・シリサイド（ＮｉＳｉ）層としてＮｉＧｅ層と接合することで保護膜の介在による抵抗の増大を防ぎ、コンタクト抵抗を低減することが出来る。
本発明によれば、電流リークの抑制とコンタクト抵抗の低減を共に実現するＧｅ受光素子及び発光素子及びその製造方法を提供することが出来る。
本発明に係る半導体装置の第１の実施例を示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す断面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 第１の実施例における半導体受光素子の製造方法を順に示す平面図。 従来例１の受光素子構造を示す断面図。 従来例２の発光素子構造を示す断面図。 従来例３の受光素子構造を示す断面図。 Ｓｉ保護膜（Ｓｉ ｃａｐ層）の膜厚を変化させた場合の、燐をイオン注入したｎ型Ｇｅ層のシート抵抗の活性化アニール温度依存性を示すグラフ。 本発明に係る半導体装置の第２の実施例を示す断面図。 第２の実施例における半導体受光素子の製造方法を順に示す断面図。 第２の実施例における半導体受光素子の製造方法を順に示す断面図。 本発明に係る半導体装置の第３の実施例を示す断面図。 第３の実施例における半導体受光素子の製造方法を順に示す断面図。 第３の実施例における半導体受光素子の製造方法を順に示す断面図。 第３の実施例における半導体受光素子の製造方法を順に示す断面図。 第３の実施例における半導体受光素子の製造方法を順に示す断面図。 本発明に係る半導体装置の第４の実施例を示す断面図。 本発明に係る半導体装置の第４の実施例を示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 第４の実施例における半導体受光素子の製造方法を順に示す断面図。 本発明に係る半導体装置の第５の実施例を示す断面図。 本発明に係る半導体装置の第５の実施例を示す断面図。 第５の実施例における半導体受光素子の製造方法を順に示す断面図。 第５の実施例における半導体受光素子の製造方法を順に示す断面図。 第５の実施例における半導体受光素子の製造方法を順に示す断面図。 第５の実施例における半導体受光素子の製造方法を順に示す断面図。 第５の実施例における半導体受光素子の製造方法を順に示す断面図。 第５の実施例における半導体受光素子の製造方法を順に示す断面図。 本発明に係る半導体装置の第６の実施例を示す断面図。 本発明に係る半導体装置の第６の実施例を示す平面図。 本発明に係る半導体装置の第７の実施例を示す断面図。 第７の実施例における半導体受光素子の製造方法を順に示す断面図。 第７の実施例における半導体受光素子の製造方法を順に示す断面図。 本発明に係る半導体装置の第８の実施例を示す断面図。 本発明に係る半導体装置の第８の実施例を示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 第８の実施例における半導体発光素子の製造方法を順に示す断面図。 本発明に係る半導体装置の第９の実施例を示す断面図。 本発明に係る半導体装置の第９の実施例を示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す断面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 第９の実施例における半導体発光素子の製造方法を順に示す平面図。 本発明に係る半導体装置の第１０の実施例を示す断面概略図。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
以下に具体的な実施例について述べる。図面記載された図は、必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。
本実施例では、シリコン基板上に形成され、低リーク電流特性及び低コンタクト抵抗を有し、且つ光導波路と接続した縦型ｐｉｎ構造のＧｅ受光素子及びその製造方法について記載する。
なお、本実施例で示す素子は、以下に受光素子として説明するが、発光素子として用いることも可能である。ただし、両素子に印加するバイアス条件は、互いに異なることは言うまでもない。
図１は本発明に係る半導体受光装置の第１の実施例を示す断面構造である。本図は、シリコン導波路からの光の入射方向に垂直な断面から見た構造を示している。
図１における参照番号１はＳｉ基板であり、Ｓｉ基板１上には約１〜３μｍの膜厚を有する埋め込みＳｉＯ２層３が形成されている。Ｓｉ基板１の裏面にも上記埋め込みＳｉＯ２層３と同程度の膜厚を有するＳｉＯ２膜２が堆積されていて埋め込みＳｉＯ２層３がＳｉ基板１に与える圧縮応力を相殺する役割を担っている。埋め込みＳｉＯ２層３上には高抵抗Ｓｉ層４と低不純物濃度のｐ型Ｓｉ層６、及び高不純物濃度のｐ型Ｓｉ電極５が形成されている。上記Ｓｉ層上にはパターニングされたＳｉＯ２層７が形成されており、ＳｉＯ２層７に開口された低不純物濃度ｐ型Ｓｉ層６上にＧｅ層８がＳｉＯ２層７に対して選択的に形成されている。上記ｐ型Ｓｉ層６はＳｉからなる光導波路と接続されており、上記ｐ型Ｓｉ層６に入射した光は、Ｓｉより屈折率の高いＧｅ層８に誘導され、上記Ｇｅ層８内で吸収される。光導波路下部にある上記埋め込みＳｉＯ２層３はＳｉ導波路に光を閉じ込め、Ｇｅ層８へと光を効率的に誘導する為の役割を果たしている。上記Ｇｅ層８上には、Ｇｅ層８を覆うようにＳｉ保護膜９が形成されている。上記Ｇｅ層８の上部にはｎ型Ｇｅ層１０が形成され、上記ｎ型Ｇｅ層１０上のＳｉ保護膜はｎ型Ｓｉ層１１として存在する。受光素子はＳｉＯ２層１２によって全体を覆われ、高不純物濃度ｐ型Ｓｉ電極５及びｎ型Ｓｉ層１１を介したｎ型Ｇｅ層１０上には上記ＳｉＯ２層１２に形成された開口部内に窒化チタン（ＴｉＮ）層１５とアルミニウム（Ａｌ）層１６の積層金属膜が堆積されて電極を形成している。
本実施例の第一の特徴は、上記ｎ型Ｇｅ層１０上の金属電極領域にはＮｉＧｅ層１３とＮｉＳｉ層１４の積層膜が形成されていることである。ＮｉＳｉ層１４はＴｉＮ層１５とＮｉＧｅ層１３を接続するように形成されている。ＮｉＳｉは金属であるＮｉとＳｉの化合物である為、抵抗値は金属と同程度に低い。この為、たとえｎ型Ｓｉ層１１中の不純物が満足に活性化されていなくても十分低い抵抗でＴｉＮ層１５とＮｉＧｅ層１３を接続することが出来る。また、ＮｉＧｅ層１３はＮｉＧｅ形成時にｎ型Ｇｅ層１０との界面に高濃度の不純物を蓄積することが出来る為、低抵抗のコンタクトが形成可能である。
本実施例の第二の特徴は、ｎ型Ｇｅ層１０はＮｉＳｉ層１４が形成された領域を除き、側壁と表面を単結晶Ｓｉ保護膜９によって覆われていることにある。これにより、受光素子の製造過程においてＧｅが容易に酸化されるのを防ぎ、且つＧｅの表面及び側壁のファセット部を介したリーク電流を抑制することが出来、暗電流の低い受光素子が作製可能となる。
従って、図１に示す構造を作製することによって、Ｓｉ保護膜中の不純物の活性化率に捉われることなくＮｉＧｅ形成温度と同程度の低温において低コンタクト抵抗を実現出来、且つＳｉ保護膜の効果により暗電流を低減した受光素子が実現出来る。
次に、図１Ａ〜図１Ｊ、図２Ａ〜図２Ｊ、図３Ａ〜図３Ｊを用いて、本実施例における半導体装置の具体的な製造方法について、詳細に説明する。尚、図１Ａ〜図１Ｊは光の入射方向に対して垂直な断面の構造であり、図２Ａ〜図２Ｊは光の入射方向に対して平行な方向の断面構造を示し、図３Ａ〜図３Ｊは平面図である。図３Ａ〜図３Ｊに示したＡ−Ａ’線及びＢ−Ｂ’線で断面を見た図がそれぞれ図１Ａ〜図１Ｊ、図２Ａ〜図２Ｊに対応し、各図の下方にはそれぞれＡ−Ａ’及びＢ−Ｂ’を付記してある。
図１Ａ、図２Ａ、図３Ａは受光素子作製前のＳＯＩ(Silicon on Insulator)基板であり、Ｓｉ基板１上及び裏面に約１〜３μｍの膜厚を有するそれぞれ埋め込みＳｉＯ２層３及び裏面ＳｉＯ２層２が形成されており、埋め込みＳｉＯ２層３上にＳＯＩ層４約２００ｎｍが形成されている。ここで、ＳＯＩ層４は光導波路にもなる為、ＳＯＩ層４の膜厚及び埋め込みＳｉＯ２膜３の膜厚は光を効率的に閉じ込められるように光の波長に応じて設計する。
次に、レジストを用いてＳＯＩ層４上にパターニングを行い、ウェットエッチングまたはドライエッチングによってＳＯＩ層４を加工し、図１Ｂ、図２Ｂ、図３Ｂの構造を得る。
次いで、レジストを用いたパターニングによりＳＯＩ層４上の一部領域を開口し、上記領域のみに高濃度のｐ型不純物をイオン注入し、ｐ型Ｓｉ電極５を形成する。更に再度レジストを用いたパターニングを施す事により受光部の下部領域に低濃度のｐ型不純物をイオン注入し、低濃度ｐ型Ｓｉ領域６を形成し、図１Ｃ、図２Ｃ、図３Ｃの構造を得る。ここで、ｐ型不純物にはＩＩＩ族の元素を用いる。本実施例ではボロン（Ｂ）のイオン注入を行ったが、二フッ化ボロン（ＢＦ２）をイオン注入しても良い。上記高濃度ｐ型Ｓｉ電極５中へのイオン注入量は、上記電極５中の不純物濃度が１ｘ１０２０ｃｍ−３程度もしくはそれ以上とすれば低抵抗のコンタクトを得ることが可能となる。
低濃度ｐ型Ｓｉ領域６中へのイオン注入量は、下記に記すように上限及び下限が存在する為、受光素子の特性に応じた設計が必要となる。上記Ｓｉ領域６のシート抵抗は、受光素子の高速特性に影響する為、目標とする受光素子の高速性を達成する為に十分な程低く設定する必要があり、それに応じてイオン注入量の下限を設定する。但し、不純物濃度が高くなり過ぎると、Ｇｅ成膜前にｐ型Ｓｉ領域６表面のダングリングボンドをフッ酸により水素終端することが出来なくなる為、Ｇｅの結晶性が劣化する。従って、十分に低いシート抵抗を実現可能で、且つ良好なＧｅの結晶性を確保出来る範囲にイオン注入量を設定する。イオン注入後は、１０００℃程度の温度で約１秒〜１０秒程度のアニールを施すことで不純物の活性化を行う。
次いで、全面にＳｉＯ２膜７を堆積する。更にレジストを用いて受光部形成領域をパターニングし、ウェットエッチングまたはドライエッチングによって受光部形成領域を開口して図１Ｄ、図２Ｄ、図３Ｄの構造を得る。
上記受光部形成領域に露出した低不純物濃度ｐ型Ｓｉ層６上にゲルマニウム受光層８を選択的に形成する。上記Ｇｅ層８の形成は、上記低不純物濃度ｐ型Ｓｉ層６表面をフッ化水素酸（ＨＦ）水溶液によって洗浄し、表面のダングリングボンドを水素終端させた後、ガスソース分子線エピタキシー(Molecular Beam Epitaxy:MBE)法や、化学気相成長(Chemical Vapor Deposition:CVD)法等を用いたエピタキシャル成長により行う。Ｇｅの原料ガスにはモノゲルマン（ＧｅＨ４）を用いる。成膜時の温度及び圧力を調整することで、Ｇｅを上記低不純物濃度ｐ型Ｓｉ層６のみに選択的に成膜することが出来る。
本実施例では成長圧力を５Ｔｏｒｒ〜８０Ｔｏｒｒ、成長温度を５５０℃〜７００℃に設定することで、１μｍの膜厚を有するＧｅを上記低不純物濃度ｐ型Ｓｉ層６のみに選択的に成膜することを確認した。上記選択成長の際、Ｇｅ層８は（１１１）面を有する側壁（ファセット）を形成する。成膜条件を調整することにより、上記ファセット上にもＧｅの成膜を促すことが可能であり、この場合、Ｇｅ層８はＳｉＯ２膜７上に延びた形状を有する。ファセットの下部端をｐ型Ｓｉ層６から分離することで、リーク電流の更なる低減が可能となる。上記Ｇｅ層８の成膜の際、Ｇｅ中には意図的な不純物の添加を行わない。光吸収層となるＧｅ層８はＰＩＮダイオードに対して逆方向の電圧を印加した際に十分空乏化する必要がある為、Ｇｅ中のｎ型及びｐ型不純物濃度を共に１ｘ１０１８ｃｍ−３以下にすることが望ましい。Ｇｅ層８の膜厚は受光素子の目標特性を加味して５００ｎｍから１μｍ程度の範囲で調整すると良い。即ち、光吸収効率が高い受光素子が求められる際はＧｅ層８の膜厚を厚くして光吸収領域を拡げることが望ましい。
一方、素子の高速化が求められる場合は、電子及び正孔がｎ型及びｐ型電極に到達するまでのキャリアドリフト時間を短くする為、Ｇｅ層８の膜厚を薄く設定すると良い。上記Ｇｅ層８の結晶性は、受光素子の特性に大きく影響する為、良好な結晶性を得る為の成膜手法にも留意する必要がある。Ｇｅの格子定数はＳｉに比べ約４％大きい為、成膜時にＧｅは下地Ｓｉ層から圧縮性の応力を受ける。受光素子に必要な５００ｎｍ以上のＧｅ層を成膜する際は、上記応力に起因した歪が緩和し、それに伴ってＧｅ層内には貫通転位等の結晶欠陥が生じる。上記結晶欠陥の密度を低減する為、Ｇｅ層８の成膜は例えば下記の工程に準じて行うと良い。
まず、Ｇｅを３５０℃程度の低温で約５０ｎｍエピタキシャル成長し、次いで所望の成長温度に上昇させた後、Ｇｅを成膜する。低温で成膜したＧｅ層は結晶に不完全性を有している為、歪緩和の際に発生する欠陥は上記低温成膜層内に優先的に発生し、上部の高温成長層の結晶性は良好に保たれる。更に、Ｇｅ層８の成膜後に８００℃〜９００℃程度の熱処理を１分〜１０分行うことでＧｅ層８内に存在する欠陥が修復され、結晶性を回復させることが出来る。上記Ｇｅ層８を成膜後、Ｇｅ層８を覆うように単結晶Ｓｉ保護膜９をＧｅ層８と同様にエピタキシャル成長により成膜する。Ｓｉの原料ガスにはモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）、またはジクロロシラン（ＳｉＨ２Ｃｌ２）を用いる。上記Ｓｉ保護膜９の成膜はＧｅ層８上のみに選択成長する条件で行う。上記Ｓｉ保護膜９の膜厚は５〜３０ｎｍに設定することで、リーク電流の抑制が可能となる。上記Ｓｉ保護膜９の形成を経て、図１Ｅ、図２Ｅ、図３Ｅに示す構造を得る。
上記Ｇｅ層８及びＳｉ保護膜９上にレジストを用いてパターニングを行い、Ｇｅ層８の上部及びＳｉ保護膜９の表面にｎ型不純物をイオン注入し、ｎ型Ｇｅ領域１０及びｎ型Ｓｉ領域１１を形成し、図１Ｆ、図２Ｆ、図３Ｆに示す構造を得る。イオン注入時の注入深さは、ｎ型Ｇｅ領域１０の厚さが２０〜１００ｎｍとなるように設定する。注入するイオンは、燐（Ｐ）または砒素（Ａｓ）等のＶ族元素を用い、イオン注入量は１ｘ１０１９ｃｍ−３〜１ｘ１０２０ｃｍ−３程度となるように調整する。
次いで、ＳｉＯ２膜１２を成膜し、レジストを用いてＧｅ層上部に電極領域をパターニングし、ドライエッチングまたはウェットエッチングにより電極領域を開口して図１Ｇ、図２Ｇ、図３Ｇの構造を得る。
次に、以下に示す手法により、ｎ型Ｇｅ領域１０及びｎ型Ｓｉ領域１１にそれぞれＮｉＧｅ及びＮｉＳｉを形成する。まず、Ｎｉをスパッタリングにより堆積し、その後約３００〜４００℃で約３０秒程度の熱処理を施すことによりｎ型Ｇｅ領域１０及びｎ型Ｓｉ領域１１内にそれぞれＮｉＧｅ及びＮｉＳｉが形成される。上記ＮｉＧｅの形成時にＮｉＧｅとＧｅの界面にはｎ型不純物が偏析する。更にＮｉＧｅ形成時の熱処理によって上記不純物は活性化する為、ＮｉＧｅとＧｅの界面には高濃度の不純物領域が形成される。熱処理後、塩酸（ＨＣｌ）と過酸化水素水（Ｈ２Ｏ２）の混合水溶液または硫酸（Ｈ２ＳＯ４）とＨ２Ｏ２の混合水溶液にて未反応のＮｉを除去することによりＳｉＯ２層１２の開口部内のみにＮｉＧｅ層１３及びＮｉＳｉ層１４が選択的に形成された図１Ｈ、図２Ｈ、図３Ｈに示す構造を得る。ここで、ＮｉＧｅ層１３の膜厚は約２０〜５０ｎｍとすることが望ましい。この為には、上記ＮｉＧｅ及びＮｉＳｉ形成工程における熱処理で、Ｎｉがｎ型Ｓｉ領域１１を突き抜けてｎ型Ｇｅ領域１０に到達する必要があり、それを見越したＮｉのスパッタリング膜厚を設定する。本実施例ではＮｉのスパッタリング膜厚を２０〜４０ｎｍとすることで、所望の膜厚のＮｉＧｅ層１３を得ることが出来た。
次にＳｉＯ２膜１２にレジストを用いてパターニングを施した後にウェットエッチングまたはドライエッチングを行い、高不純物濃度ｐ型Ｓｉ電極領域５上に開口を形成し、図１Ｉ、図２Ｉ、図３Ｉに示す構造を得る。
最後にＴｉＮ層１５とＡｌ層１６の積層金属膜を堆積し、レジストを用いてパターニングを施した後にウェットエッチングまたはドライエッチングを行い、電極を形成して図１Ｊ、図２Ｊ、図３Ｊに示す構造を得る。
上述したように、本実施例によれば、Ｓｉ保護膜１１によりリーク電流を抑制し、且つＮｉＧｅ層１３とＮｉＳｉ層１４の積層膜を形成することで、Ｓｉ保護膜１１中の不純物が十分に活性化されない温度領域である約３００℃〜４００℃の低温で低抵抗のコンタクト抵抗が実現された受光素子を作製することが可能になる。
本実施例では、光吸収層にＧｅ、保護膜にＳｉを用いたが、共にＳｉとの混晶であるシリコン・ゲルマニウム（ＳｉＧｅ）を用いても良い。光吸収層にはＳｉを結晶に多少含ませることで、Ｓｉ基板との格子不整合量を軽減することが出来、また保護膜にはＧｅを結晶に多少含ませることで光吸収層との格子不整合量を軽減することが出来る為、共に結晶欠陥密度低減の観点で多少有利となる。この場合、光吸収層のＧｅの組成比は７０％〜９０％とすると長波長の光通信でも感度を保つことが出来、好適である。
また、本実施例では絶縁膜としてＳｉＯ２膜を用いたが、他の絶縁膜を使用しても良い。
さらに、本実施例では、受光素子下層をｐ型Ｓｉ、上層をｎ型Ｇｅとしたが、受光素子下層をｎ型Ｓｉ、上層をｐ型Ｇｅとしてもなんら問題はない。
図８は本発明に係る半導体受光装置の第２の実施例を示す断面図である。図８は図１同様、光の進行方向に対して垂直な面からの断面図を示している。本実施例は、ｎ型Ｇｅ層２０９がエピタキシャル成長により形成されており、且つＳｉ保護膜２１０にはｎ型Ｓｉ領域が存在しないことを特徴とする。ｎ型Ｇｅ層２０９をエピタキシャル層とすることで、光吸収層であるＧｅ層２０８とｎ型Ｇｅ層２０９の間の不純物濃度変化を階段状に急峻となり、空乏層端を常にＧｅ層２０８とｎ型Ｇｅ層２０９の界面に固定することが出来る。この為、ｎ型Ｇｅ層中の不純物濃度が深さ方向に向かって傾斜状に減少するイオン注入時に比べて、より厳密な空乏層幅の制御が可能となり、目標とする受光素子性能の設計が容易になるという利点を有している。
更に本実施例は、Ｓｉ保護膜中の不純物濃度に依らず低コンタクト抵抗を得られるという本発明の特徴を活かし、Ｓｉ保護膜２１０中へのイオン注入を行わない構造を有している。この為、イオン注入時に必要なパターニングが不要となり、上記パターニング時のマスクの合わせずれを見込んだサイズマージンを取る必要が無い。即ち、ＮｉＳｉ層２１３の基板に水平方向のサイズに対するＧｅ層２０８のサイズ比を、イオン注入時に比べて縮小することが出来、より小型の受光素子が作製可能である。
本実施例における受光素子の製造方法を、実施例１との相違点に特化して以下に説明する。ＳＯＩ層２０４にパターニング及びイオン注入を行った後、ＳｉＯ２膜２０７を堆積して開口部を形成し、開口部内に露出した低濃度ｐ型Ｓｉ層２０６上にＧｅ光吸収層２０８とｎ型Ｇｅ層２０９を上記ＳｉＯ２層２０７に対して選択的にエピタキシャル成長により成膜する。ｎ型Ｇｅ層２０９の成膜は、Ｖ族元素を有する原料ガスをＧｅの原料ガスに添加して行う。本実施例ではホスフィン（ＰＨ３）またはアルシン（ＡｓＨ３）をＧｅＨ４に添加することでｎ型不純物のドーピングを行った。ガスの添加量は、ｎ型Ｇｅ層２０９中の不純物濃度が約１ｘ１０２０ｃｍ−３程度になるように調整した。ここで、上記Ｇｅ層２０８とｎ型Ｇｅ層２０９の成膜は（１１１）ファセット面上に極力成長しない条件で行う。一般的に、成長温度が高い程ファセット上への成長速度は低い。上記成膜条件を適用することにより、ｎ型Ｇｅ層２０９をＧｅ層２０８の上面即ち（１００）面上のみに形成することが出来、図９Ａに示す構造を得る。
次に、ｎ型Ｇｅ層２０９及びＧｅ層２０８上にＳｉ保護膜２１０をＳｉＯ２膜２０７に対して選択的にエピタキシャル成長により成膜する。上記Ｓｉ保護膜２１０は、ｎ型Ｇｅ層２０９及びＧｅ層２０８のファセット上にも成長する条件で成膜する。Ｓｉ保護膜中への不純物のドーピングは行わず、Ｓｉ保護膜中の不純物濃度を約１ｘ１０１８ｃｍ−３程度以下としている。上記Ｓｉ保護膜２１０の成膜後、図９Ｂの構造を得る。
この後、実施例１の図１Ｇ以降の工程を行うことにより、図８に示す受光素子構造を製造することが出来る。
本実施例では、Ｇｅ層２０８とｎ型Ｇｅ層２０９の成膜を、いずれもファセット上にＧｅが成長しない条件にて行っているが、Ｇｅ層２０８の成膜をファセット上にもＧｅが成長する条件で行い、ｎ型Ｇｅ層２０９の成膜のみをファセット上にＧｅが成長しない条件で行っても、本実施例と同等の効果を得ることが出来る。
図１０は本発明に係る半導体受光装置の第３の実施例を示す断面図である。図１０は図１同様、光の進行方向に対して垂直な面からの断面図を示している。本実施例は、Ｇｅ光吸収層３０８とＳｉ保護膜３０９を覆うＳｉＯ２膜３１０及び３１５が平坦化されていることを特徴とするものである。
選択成長したＧｅ光吸収層が持つ突起形状は、その後の受光素子製造工程においてプロセス上の制限をもたらす可能性がある。例えば、プラズマＣＶＤにより成膜したＳｉＯ２層は膜厚の等方性が悪い為、突起形状に対しては側壁を覆う膜厚が十分に確保出来ない可能性がある。また、金属電極を堆積した後にドライエッチング等でパターニングした際、突起形状の側壁に上記金属が残ってしまう可能性も考えられる。
これらの懸念を払しょくする為に、上記プラズマＣＶＤの成膜条件、或いは上記ドライエッチング条件の最適化が求められるが、そのことによりプロセス条件が制限されるという課題がある。本実施例ではＧｅ光吸収層３０８とＳｉ保護膜３０９がＳｉＯ２膜３１０及び３１５によって埋め込まれている為、上記プロセス条件の制限は緩和される。
本実施例における受光素子の製造方法を、実施例１との相違点に特化して以下に説明する。
Ｇｅ光吸収層３０８とＳｉ保護膜３０９の選択成長を行った後、ＳｉＯ２膜３１０を堆積し、図１１Ａに示す構造を得る。上記ＳｉＯ２膜３１０はＧｅ層３０８とＳｉ保護膜３０９を合わせた膜厚より厚く設計すると良い。
次いで、化学機械的研磨(Chemical Mechanical Polishing)により、Ｓｉ保護膜３０９が露出するまでＳｉＯ２膜３１０を研磨し、図１１Ｂの構造を得る。
その後、Ｇｅ層３０８及びＳｉ保護膜３０９にｎ型不純物をイオン注入してｎ型Ｇｅ領域３１１とｎ型Ｓｉ領域３１２を形成し、図１１Ｃに示す構造を得る。本実施例ではＳｉ保護膜３０９のファセット面は全てＳｉＯ２膜３１０によって覆われている為、イオン注入時にレジストによるパターニングを行わずともＧｅ層３０８とＳｉ保護膜３０９の上部表面領域のみに選択的にイオン注入を行うことが可能である。即ち、実施例２同様、パターニング時のマスクの合わせずれを見込んだサイズマージンを取る必要が無く、より小型の受光素子が作製可能である。
図１１Ｃの構造上にＮｉＧｅ及びＮｉＳｉ形成プロセスを施すことにより、ＳｉＯ２膜３１０上に露出したｎ型Ｓｉ領域３１２上の全面にＮｉＧｅ層３１３とＮｉＳｉ層３１４の積層膜が形成され、図１１Ｄに示す構造を得る。
次いでＳｉＯ２膜３１５を堆積した後に電極部を開口し、ＴｉＮ層３１６とＡｌ層３１７の積層金属膜を堆積してパターニングを行い、図１０の構造を得ることが出来る。
本実施例では、ｎ型Ｇｅ層３１１の上部表面上全てを金属化合物であるＮｉＧｅ層３１３とＮｉＳｉ層３１４の積層膜とすることで、金属電極の開口部のみにＮｉＧｅ及びＮｉＳｉを形成する場合に比べ、ｎ型領域上部のシート抵抗を低減することが可能である。上記シート抵抗の低減は、ｎ型Ｇｅ層３１１に入った電子がＴｉＮ層３１６に到達するまでに受ける電気的な抵抗が下がることを意味しており、これにより受光素子の高速性が向上する。
以上述べたように、本実施例は、Ｇｅ光吸収層３０８の突起形状がもたらす製造工程上の制限を緩和する効果を有すると共に、素子の小型化及び更なる低抵抗化が可能であるという特徴を有する。
本実施例では、素子の平坦化をＣＭＰ研磨によって行ったが、ＳｉＯ２膜３１０を堆積した後に表面全面をドライエッチングによりエッチバックしても良い。この場合、エッチング後のＳｉＯ２膜３１０に多少の凹凸が生じるが、本実施例と同一の構造及び効果を得ることが出来る。上記エッチバックを行う製造工程は、ＣＭＰ研磨に比べて工程が容易であるという利点を有している。
本実施例では、Ｓｉからなる光導波路とＧｅ光吸収層がほぼ同一高さに存在し、端面にて結合するＢｕｔｔ−Ｊｏｉｎｔ構造を用いた受光素子を開示する。
図１２〜図１３は本発明に係る半導体受光装置の第４の実施例を示す断面図である。図１２は、光の進行方向に対して垂直な面からの断面図であり、図１３は光の進行方向に対して平行な面からみた断面図である。
本実施例では、Ｇｅ光吸収層４０８及びＳｉ保護膜４０９がＳｉの光導波路４０４中に埋め込まれた構造を有することを特徴としている。上記構造、即ちＢｕｔｔ−Ｊｏｉｎｔ構造を有することにより、光が効率的にＧｅ光吸収層４０８に入射される為、光の損失が抑制された導波路結合型の受光素子の製造が可能になる。
また、本実施例においては、Ｇｅ光吸収層４０８周辺のＳＯＩ層４０４もＳｉ保護膜としての役割を果たしている為、Ｇｅ光吸収層４０８は実質的にその周辺部全てをＳｉによる保護膜により覆われているとみなすことが出来る。
本実施例における受光素子の製造方法を、図１４Ａ〜図１４Ｅ及び図１５Ａ〜図１５Ｅに示す。図１４Ａ〜図１４Ｅは光の入射方向に対して垂直な断面の構造であり、図１５Ａ〜図１５Ｅは光の入射方向に対して平行な方向の断面構造を示している。ここでは実施例１との相違点に特化して説明する。
ＳＯＩ基板を用い、ＳＯＩ層４０４をパターニングすることにより導波路及び受光素子の台座を形成し、レジストによりパターニングされた領域にイオン注入を行い、高不純物濃度ｐ型Ｓｉ電極層４０５及び低不純物濃度ｐ型Ｓｉ層４０６を形成して図１４Ａ、図１５Ａに示す構造を得る。ここで、上記低不純物濃度ｐ型Ｓｉ層４０６の形成は、不純物濃度がＳＯＩ層４０４の下部領域にピークを持つようにイオン注入エネルギーを設定して行う。
次に、ＳｉＯ２膜４０７を成膜し、ＳＯＩ層４０４の一部表面上を開口して図１４Ｂ及び図１５Ｂに示す構造を得る。
次いで、ドライエッチングまたはウェットエッチングによって、上記開口部に露出したＳＯＩ層４０４を、低不純物濃度ｐ型Ｓｉ層４０６が残るように選択的に除去し、図１４Ｃ及び図１５Ｃに示す構造を得る。ドライエッチングを用いた場合は、エッチング時間を制御することによって低不純物濃度ｐ型Ｓｉ層４０６表面が露出した段階でエッチングを停止する。ドライエッチング適用時は、ＳＯＩ層４０４に生じた側壁は基板に対してほぼ垂直の角度を有する。光導波路から受光素子へ入射される光の進行方向をＳＯＩ層４０４の［１１０］方向とした場合、上記側壁表面は（−１１０）面となる。ウェットエッチングを用いる場合は、アルカリ水溶液によってＳＯＩ層４０４を除去する。アルカリ水溶液を用いた場合のｐ型Ｓｉ層のエッチング速度は、不純物を添加していないＳｉ層に比べて遅い為、上記ウェットエッチングを用いると低濃度ｐ型Ｓｉ層４０６を残してＳＯＩ層４０４を選択的にエッチング除去することが可能になる。上記エッチングを行う際に用いるアルカリ水溶液の例として、アンモニア水溶液（ＮＨ４ＯＨ）、水酸化カリウム水溶液（ＫＯＨ）、ヒドラジン一水和物水溶液（Ｈ２ＮＮＨ２Ｈ２Ｏ）、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ：（ＣＨ３）４ＮＯＨ）等がある。本実施例ではＴＭＡＨを用いたウェットエッチングを行い、低不純物濃度ｐ型Ｓｉ層４０６に対してＳＯＩ層４０４を選択的にエッチング除去することを確認した。また、本実施例では（１００）面を表面とするＳＯＩ層４０４を用い、光導波路から受光素子へ入射される光の進行方向をＳＯＩ層４０４の［１１０］方向とした。この場合、ＳＯＩ層４０４に形成される側壁は（１１１）面を有するファセットであることを確認した。
次に、ＳＯＩ層４０４を一部除去した開口領域に、Ｇｅ光吸収層４０８及びＳｉ保護膜４０９を連続してエピタキシャル成長により成膜する。本成長も他の実施例と同様、ＳｉＯ２膜４０７に対して選択的に成膜する条件にて行う。本実施例では（１００）面を有する低濃度ｐ型Ｓｉ層４０６上に上記選択成長を行っている。ＳＯＩ層４０４の開口部に形成された側壁は上述のように（−１１０）面または（１１１）面である。一般的な成膜条件下では、（１００）面におけるＧｅまたはＳｉの成長速度は、（−１１０）面または（１１１）面における成長速度に比べて速い為、Ｇｅ光吸収層４０８及びＳｉ保護膜４０９は、ＳＯＩ層４０４内に形成された開口を埋めるように成膜する。成長条件と成膜時間を調整することにより、平坦な表面を有するＧｅ光吸収層４０８とＳｉ保護膜４０９を形成し、且つＳｉ保護膜４０９の上部表面とＳｉＯ２膜４０７の下面の高さをほぼ等しくすることが可能となる。上記成膜を行うことにより、図１４Ｄ、図１５Ｄの構造を得ることが出来る。尚、本実施例ではＳＯＩ層４０４表面を（１００）面、ＳＯＩ層４０４の開口部に形成された側壁を（−１１０）面または（１１１）面としたが、基板に垂直方向の成長速度がＳＯＩ層４０４の開口部に形成された側壁上の成長速度より速ければ、他の面方位を用いても良い。
Ｇｅ光吸収層４０８及びＳｉ保護膜４０９の成膜後、ＳｉＯ２膜４０７の開口部内にｎ型不純物のイオン注入を行い、ｎ型Ｇｅ層４１０及びｎ型Ｓｉ層４１１を形成し、図１４Ｅ、図１５Ｅに示す構造を得る。上記イオン注入はレジストマスクを用いずに行うことが出来る為、パターニング時のマスクの合わせずれを見込んだサイズマージンを取る必要が無く、受光素子の小型化が可能である。
図１４Ｅ、図１５Ｅの構造に、実施例１の図１Ｇ〜図１Ｊ、図２Ｇ〜図２Ｊで示した工程を行うことで、図１２及び図１３の受光素子構造を得ることが出来る。
尚、本実施例ではＳｉＯ２膜４０７上に更にＳｉＯ２膜４１２を堆積し、上記ＳｉＯ２膜４１２上に金属電極４１５及び４１６の開口領域を形成しているが、ＳｉＯ２膜４０７の開口領域に直接ＮｉＧｅ層４１３、ＮｉＳｉ層４１４、さらにＴｉＮ層４１５及びＡｌ層４１６を堆積させても良い。この場合、製造工程数の削減が可能となる。
図１６、図１７は、本発明に係る半導体受光装置の第５の実施例を示す断面図である。図１６は、光の進行方向に対して垂直な面からの断面図であり、図１７は光の進行方向に対して平行な面からみた断面図である。
本実施例は、光導波路を形成するＳＯＩ層５０４上にさらにＳｉ層５０６が成膜され、上記ＳＯＩ層５０４とＳｉ層５０６の積層膜にＧｅ光吸収層５１０及びＳｉ保護膜５１１が埋め込まれた構造を有することを特徴とする。
本実施例では、光損失を抑えるＢｕｔｔ−Ｊｏｉｎｔ構造を有したまま、光導波路のＳＯＩ層５０４の膜厚と光吸収層であるＧｅ層５１０の膜厚をそれぞれ別々に設計することが可能な構造を提供している。即ち、Ｂｕｔｔ−Ｊｏｉｎｔ構造を実現する為に光導波路であるＳＯＩ層中にＧｅ光吸収層を形成した場合は光導波路と光吸収層をほぼ同じ膜厚としなくてはならないという制約が生じる。
それに対し、本実施例では光導波路領域は効率的に光を閉じ込めることが出来るようにＳＯＩ層５０４の膜厚を設計し、受光素子領域では光を効率的に電流に変換出来るようにＧｅ光吸収層５１０の膜厚をＳＯＩ層５０４とは独立に設計することが可能となる。
本実施例における受光素子の製造方法を、実施例４と異なる部分に特化して以下に開示する。図１８Ａ〜図１８Ｃ及び図１９Ａ〜図１９Ｃは本実施例における受光素子の製造方法を説明する図であり、図１８Ａ〜図１８Ｃは光の入射方向に対して垂直な断面の構造であり、図１９Ａ〜図１９Ｃは光の入射方向に対して平行な方向の断面構造を示している。
ＳＯＩ基板を用い、上部ＳＯＩ層５０４を導波路形状及び受光素子の下地形状に加工し、図１８Ａ、図１９Ａの構造を得る。
次いで、ＳｉＯ２膜５０５を堆積した後、レジストを用いてパターニングした後、ドライエッチングまたはウェットエッチングを用いて受光素子領域を開口し、図１８Ｂ、図１９Ｂの構造を得る。
上記開口部にＳｉ層５０６を選択エピタキシャル成長により成膜し、図１８Ｃ、図１９Ｃに示した構造を得る。上記Ｓｉ層５０６の膜厚は、Ｇｅ光吸収層の膜厚に応じて設計する。
図１８Ｃ、図１９Ｃの構造上に、実施例５の図１４Ａ〜図１４Ｅと図１５Ａ〜図１５Ｅに開示した製造工程を行うことにより、図１６、図１７に示した受光素子構造を得ることが出来る。
本実施例では、基板の上部表面から入射した光を電流変換する、面受光型受光素子を開示する。
図２０、及び図２１は本発明に係る半導体受光装置の第６の実施例を示す断面構造及び平面図である。図２０は図２１に示した平面図のＡ−Ａ’線分の断面に対応する。
本実施例では、Ｇｅ光吸収層６０６上の金属電極６１３及び６１４が上記光吸収層の周辺部を取り囲むように配置され、中心部でＳｉＯ２膜６１０が露出した構造を有しており、基板表面から光を受光出来る構造を有している。この為、デバイス表面に入射した光を電流変換する用途に使用することが出来る。
本実施例では、Ｇｅ光吸収層６０６上の開口領域を広くすることで受光感度が向上する為、素子面積当りの受光感度を増大する為には、Ｇｅ光吸収層６０６上の金属電極６１３及び６１４の領域を狭くすることが望ましい。この場合、ｎ型Ｇｅ領域６０８とｎ型Ｓｉ領域６０９の基板に水平方向への不純物拡散は極力少なくする必要がある為、ＮｉＧｅ層６１１とＮｉＳｉ層６１２の積層構造を利用して低温プロセスにて低抵抗のコンタクト抵抗を得ることが出来る本発明は本実施例に適している。
本実施例における受光素子の製造方法は、実施例１とほぼ同一である。但し、本実施例では光導波路と受光素子を結合する必要が無い為、基板には通常のＳｉ基板６０１を用いた構造を開示している。この場合、Ｓｉ基板６０１にＳｉＯ２が部分的に埋め込まれた構造である素子分離領域即ちＳＴＩ(Shallow Trench Isolation)６０２を形成し、上記素子分離領域６０２で囲まれた領域に低濃度ｐ型Ｓｉ層６０４及び高濃度ｐ型電極層６０３を形成している。上記素子分離領域は部分的にＳｉを酸化するＬＯＣＯＳ(Local Oxidation of Silicon)であっても良い。但し、本実施例は、使用する基板をＳｉ基板に限定するものではなく、実施例１〜５で示したようなＳＯＩ基板を用いても良い。
本実施例では、基板に水平方向にｐ型電極と光吸収層とｎ型電極が配列した、横型ｐｉｎ受光素子を開示する。
図２２は本発明に係る半導体受光装置の第７の実施例を示す、光の進行方向に対して垂直な面における断面図である。
本実施例における受光素子は、光導波路にＧｅ光吸収層７０５が閉じ込められたＢｕｔｔ−Ｊｏｉｎｔ構造を有しており、且つｎ型Ｓｉ領域７０７、ｎ型Ｇｅ領域７０８、ｎ型Ｓｉ層７０９からなるｎ型電極領域とｐ型Ｓｉ領域７１０、ｐ型Ｇｅ領域７１１、ｐ型Ｓｉ層７１２からなるｐ型電極領域が基板に対して水平方向に配列した構造を有している。
本実施例では、Ｇｅ光吸収層７０５を厚膜化することで光吸収を増大することが出来、同時にｎ型領域とｐ型領域の距離を縮小することでＧｅ光吸収層７０５内における電子と正孔の走行時間を短縮することが可能となる。即ち受光効率と高速性能を同時に向上することが可能な受光素子が実現する。
本実施例における受光素子の製造方法を、実施例４と異なる部分に特化して以下に開示する。図２３Ａ、図２３Ｂは本実施例における受光素子の製造方法を説明する図であり、光の入射方向に対して垂直な断面構造を示している。
ＳＯＩ基板を用い、ＳＯＩ層７０４をパターニングすることにより導波路及び受光素子の台座を形成し、更に実施例４の図１４Ｂ〜図１４Ｄに示した製造工程を行い、その後ＳＯＩ層７０４上のＳｉＯ２膜をウェットエッチング等により除去して図２３Ａの構造を得る。
次いで、レジストを用いてｎ型電極領域とｐ型電極領域を別々にパターニングし、それぞれｎ型不純物とｐ型不純物をイオン注入して図２３Ｂの構造を得る。イオン注入は、不純物濃度がＳＯＩ層の深さ方向においてほぼ一様になるようにエネルギーを調整して行う。
図２３Ｂの構造にＳｉＯ２膜７１３の堆積、金属電極形成領域の開口、上記領域内へのＮｉＧｅ層７１４及びＮｉＳｉ層７１５の形成、ＴｉＮ層７１６とＡｌ層７１７の電極形成を行って図２２に示す受光素子構造を得る。
本実施例は、ＮｉＧｅ層７１４近傍以外の電極領域を広範囲で活性化する必要がある為、ｎ型不純物とｐ型不純物のイオン注入後に、不純物の活性化アニールを行うと良い。この場合、ｎ型Ｇｅ領域７０８とｐ型Ｇｅ領域７１１が活性化すれば良く、アニール温度は約５００℃程度であれば良い。
本実施例では、受光素子の高速化の観点からｎ型電極領域とｐ型電極領域の間隔を狭くすることが望ましく、この為にはｎ型Ｇｅ領域７０８とＧｅ光吸収層７０５、及びｐ型Ｇｅ領域７１１間の不純物の濃度変化を出来得る限り階段状にする必要がある。上記観点を鑑みると、低温プロセスにて低抵抗のコンタクト抵抗を得ることが出来る本発明は本実施例に適している。
本実施例では、Ｂｕｔｔ−Ｊｏｉｎｔ構造を用いた例を開示しているが、実施例１のように導波路であるＳＯＩ層上にＧｅ光吸収層を形成し、上記Ｇｅ光吸収層にｎ型電極領域とｐ型電極領域を基板に水平方向に配列した構造を有していても良い。
本実施例では、Ｇｅ層を発光層とする発光素子の第１の実施例を開示する。
図２４と図２５に本発明に係る半導体発光装置の第１の実施例を示す。図２４と図２５はそれぞれ互いに垂直方向の断面図を示している。
埋め込みＳｉＯ２膜８０３と裏面ＳｉＯ２膜８０２をそれぞれ上下に有するＳｉ基板８０１上に５ｎｍ程度の薄膜Ｇｅ層８０９がパターニングされ、上記薄膜Ｇｅ層８０９上にはｎ型Ｇｅからなる発光層８１３とｎ型Ｇｅ層８１５ｂとｐ型Ｇｅ層８１７ｂが間隔をおいて形成されている。上記発光層８１３とｎ型Ｇｅ層８１５ｂ及びｐ型Ｇｅ層８１７ｂはそれぞれ高抵抗Ｓｉ層８１４、ｎ型Ｓｉ層８１６、ｐ型Ｓｉ層８１８で覆われており、更に上記発光層８１３と上記ｎ型Ｇｅ層８１５ｂ、及び上記発光層８１３と上記ｐ型Ｇｅ層８１７ｂを接続する薄膜Ｇｅ層８０９の上部はＳｉ保護膜８１１により覆われている形態を有する。
更にｎ型Ｇｅ層８１５ｂとｐ型Ｇｅ層８１７ｂの上部には、共にＮｉＧｅ層８２１とＮｉＳｉ層８２２の積層膜及びＴｉＮ層８２３とＡｌ層８２４からなる金属電極を有する構造とする。
上記ｎ型領域にマイナス、上記ｐ型領域にプラスの順方向電圧を印加することにより、それぞれｎ型Ｇｅ層８１５ｂとｐ型Ｇｅ層８１７ｂからｎ型Ｇｅ発光層８１３に電子及び正孔が注入され、ｎ型Ｇｅ層８１３内で再結合することにより発光する機構を有する。上記ｎ型Ｇｅ層８１５ｂ及びｐ型Ｇｅ層８１７ｂとｎ型Ｇｅ層８１３を接続する薄膜Ｇｅ層８０９は、いずれも薄膜Ｇｅ層８０９よりも大きな禁制帯幅を有する埋め込みＳｉＯ２膜８０３とＳｉ保護膜８１１でそれぞれ下面と上面を囲まれており、且つ薄膜Ｇｅ層８０９の膜厚は約５ｎｍと薄い為、Ｇｅ層８０９の禁制帯幅は量子効果により増大する。
即ち、薄膜Ｇｅ層８０９の禁制帯幅はｎ型Ｇｅ層８１３に比べて高くなり、上記ｎ型Ｇｅ層８１３に注入された電子及び正孔に対するエネルギー障壁が形成される。この為、電子と正孔を上記ｎ型Ｇｅ層８１３中に有効に閉じ込めることが出来、発光性の再結合確率を増大することが出来る。
また、図２５に示すように、パターニングされたＳＯＩ層８０４を発光波長の１／２の整数倍の間隔で配列することにより、分布ブラッグ反射型（ＤＢＲ： Distributed Bragg Reflector)のミラー構造を形成すると、Ｇｅ発光層８１３から発せられた光はＳｉとＳｉＯ２の屈折率差を利用した上記ミラーにより効率的に反射され、Ｇｅ発光層８１３に再入射する。これにより光の誘導放出による光の増幅を行うことが可能になる。
本実施例では、ｎ型Ｇｅ発光層８１３及び薄膜Ｇｅ層８０９は高抵抗のＳｉ保護膜８１４及び８１１により表面のダングリングボンドが終端されている為、ｎ型Ｇｅ領域８１５ｂとｐ型Ｇｅ領域８１７ｂ間でのリーク電流は抑制され、且つＮｉＧｅ層８２１とＮｉＳｉ層８２２の積層構造を採用することで、従来より低温の製造プロセスにて低抵抗のコンタクトが実現された発光素子が作製可能となる。
以下、図２６Ａ〜図２６Ｈに示す断面図、図２７Ａ〜図２７Ｈに示す断面図、図２８Ａ〜図２８Ｈに示す平面図を用いて本実施例における発光素子の製造方法を説明する。図２６Ａ〜図２６Ｈと図２７Ａ〜図２７Ｈは、図２８Ａ〜図２８ＨのそれぞれＡ−Ａ’線、Ｂ−Ｂ’線における断面図に対応する。
ＳＯＩ基板を用い、ＳＯＩ層８０４にレジストを用いたパターニングを施して、ドライエッチングにより加工し、図２６Ａ、図２７Ａ、図２８Ａの構造を得る。この際、図２７Ａに示すＤＢＲミラー構造は、パターン周期が発光波長の１／２の整数倍になるように設計する。
次いで、ＳｉＯ２膜８０５及びＳｉ３Ｎ４膜８０６を連続して堆積し、発光層形成領域をレジストパターニング後のドライエッチングまたはウェットエッチングにより開口し、ＳＯＩ層８０４を露出させる。好ましいエッチングの一例としては、ＳｉＯ２膜８０５をエッチングストッパとしてＳｉ３Ｎ４膜８０６をドライエッチングにより除去し、露出したＳｉＯ２膜８０５をＨＦ水溶液にてウェットエッチングすると良い。
次にレジスト除去後に全体を酸化することにより上記開口部内のＳＯＩ層８０４のみを酸化する。酸化膜厚は、上記ＳＯＩ層８０４が所望の膜厚となるように設定する。例えば、本実施例ではＳＯＩ層８０４を２０ｎｍの膜厚とする為、３６０ｎｍの酸化を行い、ＳｉＯ２膜８０７を得た。ＳｉＯ２膜８０７の形成方法は、上記酸化方法に限定される必要は無く、ＣＶＤ法を用いた成膜により形成してももちろん構わない。上記工程を経て、図２６Ｂ、図２７Ｂ、図２８Ｂの構造を得る。
次に、ＳｉＯ２膜８０７をウェットエッチングにより除去し、露出したＳＯＩ層８０４上にＳｉＧｅ層８０８をエピタキシャル成長により、Ｓｉ３Ｎ４膜に対して選択的に成膜し、図２６Ｃ、図２７Ｃ、図２８Ｃの構造を得る。本実施例においては、ＳｉＧｅ層８０８中のＧｅの組成比は２０％とし、膜厚は１５ｎｍとした。
次いで、構造全体を酸化することにより、ＳｉＧｅ層８０８中のＳｉのみが選択的に酸化され、Ｇｅ原子はＳｉＧｅ層８０８の下部領域に移動して濃縮する、所謂、酸化濃縮現象を利用して薄膜Ｇｅ層８０９を形成し、図２６Ｄ、図２７Ｄ、図２８Ｄの構造を得る。本実施例では、４４ｎｍの酸化を行いＳｉＯ２膜８１０を得ると共に、３ｎｍの単結晶薄膜Ｇｅ層８０９を得た。
上記構造から、ＳｉＯ２膜８１０をＨＦ水溶液を用いたウェットエッチングにより除去し、更にＳｉ３Ｎ４膜８０６をドライエッチングまたはウェットエッチングにより除去する。Ｓｉ３Ｎ４のエッチングは、ドライエッチングを用いる場合は薄膜Ｇｅ層８０９形成領域をレジストにより保護して行い、ウェットエッチングを用いる場合は、１６０℃程度の燐酸水溶液により行う。上記工程を経て、露出した薄膜Ｇｅ層８０９上に、エピタキシャル成長によりＳｉ保護膜８１１をＳｉＯ２膜８０３及び８０５に対して選択的に成膜し、図２６Ｅ、図２７Ｅ、図２８Ｅの構造を得る。本実施例では、Ｓｉ保護膜８１１の膜厚は約１０ｎｍ〜２０ｎｍとした。
次に、ＳｉＯ２膜８１２を堆積し、発光層とｐ型電極及びｎ型電極を分離するようにＳｉＯ２膜８１２上にパターニングを行い、ＳｉＯ２膜８１２を一部エッチング除去する。次いで、上記ＳｉＯ２膜８１２をマスクとして、Ｓｉ保護膜８１１をドライエッチングまたはウェットエッチングを用いて選択的にエッチング除去し、薄膜Ｇｅ層８０９を露出させ、図２６Ｆ、図２７Ｆ、図２８Ｆの構造を得る。上記Ｓｉ保護膜８１１のエッチングは、例えばアルカリ水溶液を用いたエッチングを行うと良い。エッチング液としては、アンモニア水溶液（ＮＨ４ＯＨ）、水酸化カリウム水溶液（ＫＯＨ）、ヒドラジン一水和物水溶液（Ｈ２ＮＮＨ２Ｈ２Ｏ）、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ：（ＣＨ３）４ＮＯＨ）が挙げられる。この場合、Ｓｉ保護膜８１１のエッチングレートは薄膜Ｇｅ層８０９に比べて約１０倍以上速くすることが出来、薄膜Ｇｅ層８０９をストッパとしたＳｉ保護膜８１１の選択エッチングが可能となる。上記選択エッチングを用いた場合、Ｓｉ保護膜８１１の側壁には（１１１）面を有するファセットが出現する。
次に、エピタキシャル成長を行い、Ｇｅ層８１３と第二のＳｉ保護膜８１４を露出した薄膜Ｇｅ層８０９上に選択的に成膜し、図２６Ｇ、図２７Ｇ、図２８Ｇの構造を得る。ここで、Ｇｅ層８１３中央部の発光領域は、発光効率を増大させる為に、ｎ型不純物をドーピングしてエピタキシャル成長すると良い。上記不純物はＰまたはＡｓとし、ドーピング濃度は１ｘ１０１７ｃｍ−３程度とする。これにより、Ｇｅの伝導体のＬ点からΓ点に電子を効率的に導入して電子と正孔の直接遷移型の再結合確率を増大させることが出来る。ここで、上記ｎ型不純物のドーピングは、イオン注入によって行っても良い。
次いで、レジストを用いてパターニングした別々の領域にｎ型不純物とｐ型不純物をそれぞれイオン注入により導入し、ｎ型Ｇｅ薄膜８１５ａ、ｎ型Ｇｅ層８１５ｂ、ｎ型Ｓｉ膜８１６からなるｎ型電極領域とｐ型Ｇｅ薄膜８１７ａ、ｐ型Ｇｅ層８１７ｂ、ｐ型Ｓｉ膜８１８からなるｐ型電極領域を形成し、図２６Ｈ、図２７Ｈ、図２８Ｈの構造を得る。ここで、ｎ型不純物としてはＰまたはＡｓ、ｐ型不純物としてはＢまたはＢＦ２を用いると良い。ｎ型不純物及びｐ型不純物は、それぞれｎ型Ｇｅ層８１５ｂとｐ型Ｇｅ層８１７ｂ内の不純物濃度が約１ｘ１０２０ｃｍ−３程度で且つ深さ方向にほぼ一定の濃度となるよう、イオン注入条件を設定する。イオン注入後は不純物活性化の為のアニールを行う。本発明ではｎ型Ｓｉ膜８１６及びｐ型Ｓｉ膜８１８の活性化率に関らず低コンタクト抵抗を得ることが出来る為、ここではｎ型Ｇｅ層８１５ｂとｐ型Ｇｅ層８１７ｂ中の不純物のみが活性化する温度でアニールを行えば良く、本実施例では上記温度を５００℃程度に設定した。
上記構造上に、ＳｉＯ２膜８１９とＳｉ３Ｎ４膜８２０を連続して堆積し、金属電極形成領域を開口後、ＮｉＧｅ層８２１及びＮｉＳｉ層８２２を選択的に形成し、ＴｉＮ層８２３及びＡｌ層８２４を堆積及び加工して図２４と図２５に示す発光素子構造を得る。
ここで、上記Ｓｉ３Ｎ４膜８２０はＧｅ発光層８１３に、基板に平行方向に引っ張り性の応力を印加する目的で堆積している。上記応力の印加により、Ｇｅの伝導体のΓ点のエネルギーを低下することが出来、直接遷移型の再結合確率を増大することが出来る。本実施例では、約２００ｎｍのＳｉ３Ｎ４を堆積することで、約１ＧＰａの応力を印加することが出来、発光効率の増大を確認した。
本実施例では、Ｇｅ層を発光層とする発光素子の第２の実施例を開示する。
図２９と図３０に本発明に係る半導体発光装置の第２の実施例を示す。図２９と図３０はそれぞれ互いに垂直方向の断面図を示している。
図２９に示すように、埋め込みＳｉＯ２膜９０３と裏面ＳｉＯ２膜９０２をそれぞれ上下に有するＳｉ基板９０１上にＧｅ発光層９０７とＳｉ保護膜９１０が形成された構造を基本とする。上記Ｇｅ発光層９０７には高不純物濃度のｎ型Ｇｅ領域９１３とＮｉＧｅ層９１９、更にＮｉＳｉ層９１８が基板に水平方向に順次配列しており、上記ｎ型Ｇｅ領域９１３上部もｎ型Ｓｉ領域９１４とＮｉＳｉ層９２０が水平方向に配列した構造を有している。
同様に、上記Ｇｅ発光層９０７に高不純物濃度のｐ型Ｇｅ領域９１６とＮｉＧｅ層９１９、更にＮｉＳｉ層９１８が基板に水平方向に順次配列しており、上記ｐ型Ｇｅ領域９１６上部もｐ型Ｓｉ領域９１７とＮｉＳｉ層９２０が水平方向に配列した構造を成す。
ＴｉＮ層９２３とＡｌ層９２４の積層構造からなる金属電極は、上記ｎ型領域、ｐ型領域共にＮｉＳｉ層９１８と接続している。本発明におけるＮｉＧｅ層９１９とＮｉＳｉ層９１８の積層技術を適用することにより、低温プロセスにて上記発光素子を作製することが出来る為、Ｇｅ発光層９０７とｎ型Ｇｅ領域９１３間、及びＧｅ発光層９０７とｐ型Ｇｅ領域９１６間の不純物濃度変化を階段状に急峻とすることが出来、Ｇｅ発光層９０７中への効率的な電子・正孔の注入が可能になる。
更に、図３０に示すように、上記Ｇｅ発光層９０７をパターニングして基板に水平方向のＧｅ膜厚を５ｎｍ程度に薄膜化することで、量子効果によりＧｅ中の電子及び正孔の状態密度を増加させ、発光効率の増大が可能な構造を有している。また、上記薄膜Ｇｅ層９０７を周期的に配列し、更に上記薄膜Ｇｅ層９０７間の間隔を発光波長の１／２の整数倍とすることでＤＢＲミラー構造を形成している。Ｇｅ発光層９０７から発せられた光が効率的に反射されてＧｅ発光層９０７に戻る構造とすることで、光の誘導放出による光の増幅を行うことを可能にしている。
以下、図３１Ａ〜図３１Ｈに示す断面図、図３２Ａ〜図３２Ｈに示す断面図、図３３Ａ〜図３３Ｈに示す平面図を用いて本実施例における発光素子の製造方法を説明する。図３１Ａ〜図３１Ｈは、図３３Ａ〜図３３ＨのＡ−Ａ’線における断面図にそれぞれ対応し、図３２Ａ〜図３２Ｈは、図３３Ａ〜図３３ＨのＢ−Ｂ’線における断面図にそれぞれ対応する。
ＳＯＩ基板を用い、ＳＯＩ層９０４上にＳｉＯ２層９０５を堆積し、上記ＳｉＯ２層９０５上にレジストを用いたパターニングを施して、ドライエッチングによりＳｉＯ２層９０５とＳＯＩ層９０４を加工し、図３１Ａ、図３２Ａ、図３３Ａの構造を得る。この際、図３２Ａに示すＤＢＲミラー構造は、パターン周期が発光波長の１／２の整数倍になるように設計する。上記ＳＯＩ層９０４の、基板に水平方向の幅は約３０ｎｍとした。
次いで、上記ＳＯＩ層９０４の側壁に、１０％のＧｅ組成を有するＳｉＧｅ層９０６をエピタキシャル成長によりＳｉＯ２層９０３及び９０５に対して選択的に成膜し、図３１Ｂ、図３２Ｂ、図３３Ｂの構造を得る。本実施例では、上記ＳｉＧｅ層９０６の膜厚を１５ｎｍとした。
次に全体を酸化することにより、ＳｉＧｅ層９０６及び上記ＳｉＧｅ層９０６で側壁を覆われたＳＯＩ層９０４が濃縮酸化を起こし、ＧｅがＳＯＩ層９０４中心部に向かって凝縮し、ＳｉＯ２層９０８で覆われた単結晶の薄膜Ｇｅ層９０７を形成する。上記工程を経て、図３１Ｃ、図３２Ｃ、図３３Ｃの構造を得る。図３１Ｃに示す、ＤＢＲミラーの配列方向に垂直で薄膜Ｇｅ層９０７を含む断面では、Ｇｅ層９０７がＳＯＩ層９０４に側壁を挟まれた構造となる。
また、図３２Ｃに示すＤＢＲミラーの配列方向の断面のＤＢＲ構造以外の部分では、ＳＯＩ層９０４にＧｅが拡散したＳｉＧｅ領域９０９が同時に形成される。上記酸化は、ＳｉＯ２層９０８の膜厚が２８ｎｍとなるように調整した場合、薄膜Ｇｅ層９０７の基板に水平方向の膜厚は約４ｎｍとなる。
次に、ＳｉＯ２層９０８をＨＦ水溶液を用いたウェットエッチングにより除去し、薄膜Ｇｅ層９０７上にＳｉ保護膜９１０をＳｉＯ２層９０３に対して選択的にエピタキシャル成長により成膜し、図３１Ｄ、図３２Ｄ、図３３Ｄの構造を得る。上記Ｓｉ保護膜９１０の膜厚は１０〜２０ｎｍに設定すると良い。
上記構造上に、レジストを用いたパターニングを行い、ＳｉＧｅ領域９０９と、Ｓｉ保護膜９１０及びＳＯＩ層９０４の一部領域をＳｉＯ２層９０３をエッチングストッパとするドライエッチングにより除去し、図３１Ｅ、図３２Ｅ、図３３Ｅの構造を得る。
更に、全体にＳｉＯ２膜９１１を堆積して、レジストを用いたパターニングを行い、ＳｉＯ２膜９１１をウェットエッチングまたはドライエッチングにより除去することにより、図３１Ｆ、図３２Ｆ、図３３Ｆに示す構造を得る。ここで、上記パターニングは、ＤＢＲミラーの配列方向に垂直な方向にはＧｅ層９０７の側壁を覆うＳＯＩ層９０４が残るように行い、且つＤＢＲミラーの配列方向に平行な方向にはＤＢＲ部分がＳｉＯ２膜９１１に覆われるように行う。また、上記エッチングは、ＳＯＩ層９０４のエッチング途中で停止するよう、エッチング時間を調整する。
次に、ＤＢＲミラーの配列方向に垂直な方向において、Ｇｅ層９０７の両側の側壁及びＳＯＩ層９０４が、それぞれｎ型とｐ型にドーピングされるようにパターニングを行い、ｎ型不純物とｐ型不純物をイオン注入により導入する。上記イオン注入を経て、ｎ型Ｇｅ領域９１３、ｎ型Ｓｉ膜９１４、ｎ型Ｓｉ領域９１２、及びｐ型Ｇｅ領域９１６、ｐ型Ｓｉ膜９１７、ｐ型Ｓｉ領域９１５が形成され、図３１Ｇ、図３２Ｇ、図３３Ｇに示す構造を得る。ここで、ｎ型不純物としてはＰまたはＡｓ、ｐ型不純物としてはＢまたはＢＦ２を用いると良い。ｎ型不純物及びｐ型不純物は、それぞれｎ型Ｇｅ層９１３とｐ型Ｇｅ層９１６内の不純物濃度が約１ｘ１０２０ｃｍ−３程度で且つ深さ方向にほぼ一定の濃度となるよう、イオン注入条件を設定する。イオン注入後は不純物活性化の為のアニールを行う。本発明ではｎ型Ｓｉ膜９１４とｎ型Ｓｉ領域９１２、及びｐ型Ｓｉ膜９１７とｐ型Ｓｉ領域９１５の活性化率に関らず低コンタクト抵抗を得ることが出来る為、ここではｎ型Ｇｅ層９１３とｐ型Ｇｅ層９１６中の不純物のみが活性化する温度でアニールを行えば良く、本実施例では上記温度を５００℃程度に設定した。
次いで、ＮｉＧｅ及びＮｉＳｉの形成プロセスを行うことで、ＳｉＯ２膜９１１とＳｉＯ２層９０３で覆われていない領域にＮｉＧｅ層９１９及びＮｉＳｉ層９１８とＮｉＳｉ膜９２０を選択的に形成し、図３１Ｈ、図３２Ｈ、図３３Ｈに示す構造を得る。ここで、ＮｉＧｅ層９１９の基板に水平方向の膜厚は約２０〜５０ｎｍとすることが望ましい。この為には、上記ＮｉＧｅ及びＮｉＳｉ形成工程における熱処理で、Ｎｉがｎ型Ｓｉ領域９１２及びｐ型Ｓｉ領域９１６を突き抜けてそれぞれｎ型Ｇｅ領域９１３及びｐ型Ｇｅ領域９１６に到達する必要があり、それを見越したＮｉのスパッタリング膜厚を設定する。本実施例ではＮｉのスパッタリング膜厚を２０〜４０ｎｍとすることで、所望の膜厚のＮｉＧｅ層９１９を得ることが出来た。
上記構造上に、ＳｉＯ２膜９２１とＳｉ３Ｎ４膜９２２を連続して堆積し、それぞれｎ型Ｇｅ領域９１３とｐ型Ｇｅ領域９１６と電気的に接続するＮｉＳｉ層９１８上の二か所に金属電極形成領域を開口後、ＴｉＮ層９２３とＡｌ層９２４の積層構造からなる金属電極を形成して図２９及び図３０に示す発光素子構造を得る。
ここで、上記Ｓｉ３Ｎ４膜９２２はＧｅ発光層９０７に、基板に平行方向に引っ張り性の応力を印加する目的で堆積している。上記応力の印加により、Ｇｅの伝導体のΓ点のエネルギーを低下することが出来、直接遷移型の再結合確率を増大することが出来る。
本実施例では、これまでの実施例で開示したＧｅ受光素子及びＧｅ発光素子を、Ｓｉを用いた光導波路及び光変調器と共にＳｉ基板上に集積し、更に各素子の電極にＬＳＩを接続して、ＬＳＩに搭載した回路により各光素子を駆動する、光・電子集積チップの例を開示する。
図３４に本実施例の概略図を示す。
ＳＯＩ基板１００１上に、実施例１〜実施例７に示したいずれかのＧｅ受光素子１００２と、Ｓｉからなる光変調器１００３と、実施例８〜実施例９で開示したいずれかのＧｅ発光素子１００４が形成され、それぞれがＳＯＩ層からなる光導波路１００５で結合されている。上記光導波路１００５には光ファイバ１００６が結合しており、ＳＯＩ基板１００１外部との光信号の送受信が可能な構造を成している。
また、上記ＳＯＩ基板１００１上には、ＬＳＩチップ１００８が搭載されている。上記ＬＳＩチップ１００８はＧｅ受光素子１００２と光変調器１００３、更にＧｅ発光素子１００４上の金属電極１００７と接続されており、Ｇｅ発光素子１００４と光変調器１００３を駆動するドライバ回路、及びＧｅ受光素子１００２の信号を受ける増幅回路等が組み込まれている。図３４に示す金属電極１００７は、ＬＳＩ１００８とＧｅ発光素子１００４などの間には層間膜（図示せず）が介在し、該層間膜に孔を開け、その孔に埋め込んだ導電体材料で構成されている。また、ＬＳＩ１００８とＧｅ発光素子１００４とを接続する２本の金属電極１００７は並行して描かれているが、図の手前側と向い側とが重なって２本あることが識別できなくなることを避けるために、敢えてずらして描いている。他の素子と接続される金属電極１００７に関しても同様である。
本実施例は、成熟した微細化技術を有し、且つ汎用性に優れるＳｉのＬＳＩを光の送受信が可能なＳｉ基板に集積することで、大容量の情報通信を可能にする光通信機器の小型化及び低価格化を実現可能である。また、情報量の増加とともに増大する消費電力が問題となっている、サーバ等の大容量の情報機器のボード間通信等に適用することにより、大幅な低消費電力化が可能となる。
尚、図３４で示した実施例はあくまで概略図であり、図３４に示す素子間の結合、光ファイバとの結合等は、本実施例を適用するシステム等に応じて広範な自由度を以て適宜設計可能なものとする。また、本実施例ではＧｅ受光素子１００２とＧｅ発光素子１００４を同時にＳＯＩ基板上１００１に搭載しているが、Ｇｅ受光素子１００２のみをＳＯＩ基板上１００１に搭載し、発光素子は化合物半導体のレーザ等を用いても良い。
１…シリコン基板、２…二酸化シリコン層、３…二酸化シリコン層、４…単結晶シリコン層、５…高不純物濃度ｐ型単結晶シリコン領域、６…低不純物濃度ｐ型単結晶シリコン領域、７…二酸化シリコン層、８…単結晶ゲルマニウム層、９…単結晶シリコン保護膜、
１０…ｎ型単結晶ゲルマニウム領域、１１…ｎ型単結晶シリコン領域、１２…二酸化シリコン層、１３…ニッケル・ジャーマニウム層、１４…ニッケル・シリサイド層、１５…窒化チタン層、１６…アルミニウム層、
１０１…シリコン基板、１０２…二酸化シリコン層、１０３…単結晶シリコン層、１０４…単結晶ゲルマニウム層、１０５…ｎ型単結晶ゲルマニウム層、１０６…ｐ型単結晶シリコン領域、１０７…二酸化シリコン層、１０８…金属電極、１１１…シリコン基板、１１２…二酸化シリコン層、１１３…単結晶シリコン層、１１４…単結晶ゲルマニウム層、１１５…ｐ型単結晶シリコン領域、１１６…ｎ型単結晶シリコン領域、１１７…二酸化シリコン層、１１８…シリコン窒化膜、１１９…窒化チタン層、１２０…アルミニウム層、１２１…シリコン基板、１２２…単結晶ゲルマニウム層、１２３…アモルファスシリコン層、１２４…ｎ型単結晶ゲルマニウム領域、１２５…ｎ型アモルファスシリコン領域、１２６…ｐ型単結晶シリコン領域、１２７…シリコン窒化膜、１２８…金属層、
２０１…シリコン基板、２０２…二酸化シリコン層、２０３…二酸化シリコン層、２０４…単結晶シリコン層、２０５…高濃度ｐ型単結晶シリコン領域、２０６…低濃度ｐ型単結晶シリコン領域、２０７…二酸化シリコン層、２０８…単結晶ゲルマニウム層、
２０９…ｎ型単結晶ゲルマニウム層、２１０…単結晶シリコン保護膜、２１１…二酸化シリコン層、２１２…ニッケル・ジャーマニウム層、２１３…ニッケル・シリサイド層、２１４…窒化チタン層、２１５…アルミニウム層、
３０１…シリコン基板、３０２…二酸化シリコン層、３０３…二酸化シリコン層、３０４…単結晶シリコン層、３０５…高濃度ｐ型単結晶シリコン領域、３０６…低濃度ｐ型単結晶シリコン領域、３０７…二酸化シリコン層、３０８…単結晶ゲルマニウム層、３０９…単結晶シリコン保護膜、３１０…二酸化シリコン層、３１１…ｎ型単結晶ゲルマニウム領域、３１２…ｎ型単結晶シリコン領域、３１３…ニッケル・ジャーマニウム層、３１４…ニッケル・シリサイド層、３１５…二酸化シリコン層、３１６…窒化チタン層、３１７…アルミニウム層、
４０１…シリコン基板、４０２…二酸化シリコン層、４０３…二酸化シリコン層、４０４…単結晶シリコン層、４０５…高濃度ｐ型単結晶シリコン領域、４０６…低濃度ｐ型単結晶シリコン領域、４０７…二酸化シリコン層、４０８…単結晶ゲルマニウム層、４０９…単結晶シリコン保護膜、４１０…ｎ型単結晶ゲルマニウム領域、４１１…ｎ型単結晶シリコン領域、４１２…二酸化シリコン層、４１３…ニッケル・ジャーマニウム層、４１４…ニッケル・シリサイド層、４１５…窒化チタン層、４１６…アルミニウム層、
５０１…シリコン基板、５０２…二酸化シリコン層、５０３…二酸化シリコン層、５０４…単結晶シリコン層、５０５…二酸化シリコン層、５０６…単結晶シリコン層、５０７ａ…高濃度ｐ型単結晶シリコン領域、５０７ｂ…高濃度ｐ型単結晶シリコン領域５０８…低濃度ｐ型単結晶シリコン領域、５０９…二酸化シリコン層、５１０…単結晶ゲルマニウム層、５１１…単結晶シリコン保護膜、５１２…ｎ型単結晶ゲルマニウム領域、５１３…ｎ型単結晶シリコン領域、５１４…二酸化シリコン層、５１５…ニッケル・ジャーマニウム層、５１６…ニッケル・シリサイド層、５１７…窒化チタン層、５１８…アルミニウム層、
６０１…シリコン基板、６０２…埋め込み二酸化シリコン領域、６０３…高濃度ｐ型単結晶シリコン領域、６０４…低濃度ｐ型単結晶シリコン領域、６０５…二酸化シリコン層、
６０６…単結晶ゲルマニウム層、６０７…単結晶シリコン保護膜、６０８…ｎ型単結晶ゲルマニウム領域、６０９…ｎ型単結晶シリコン領域、６１０…二酸化シリコン層、６１１…ニッケル・ジャーマニウム層、６１２…ニッケル・シリサイド層、６１３…窒化チタン層、６１４…アルミニウム層、
７０１…シリコン基板、７０２…二酸化シリコン層、７０３…二酸化シリコン層、７０４…単結晶シリコン層、７０５…単結晶ゲルマニウム層、７０６…単結晶シリコン保護膜、７０７…ｎ型単結晶シリコン領域、７０８…ｎ型単結晶ゲルマニウム領域、７０９…ｎ型単結晶シリコン領域、７１０…ｐ型単結晶シリコン領域、７１１…ｐ型単結晶ゲルマニウム領域、７１２…ｐ型単結晶シリコン領域、７１３…二酸化シリコン層、７１４…ニッケル・ジャーマニウム層、７１５…ニッケル・シリサイド層、７１６…窒化チタン層、７１７…アルミニウム層、
８０１…シリコン基板、８０２…二酸化シリコン層、８０３…二酸化シリコン層、８０４…単結晶シリコン層、８０５…二酸化シリコン層、８０６…シリコン窒化膜、８０７…二酸化シリコン層、８０８…単結晶シリコン・ゲルマニウム層、８０９…単結晶ゲルマニウム層、８１０…二酸化シリコン層、８１１…単結晶シリコン保護膜、８１２…二酸化シリコン層、８１３…単結晶ゲルマニウム層、８１４…単結晶シリコン保護膜、８１５ａ…ｎ型単結晶ゲルマニウム領域、８１５ｂ…ｎ型単結晶ゲルマニウム領域、８１６…ｎ型単結晶シリコン領域、８１７ａ…ｐ型単結晶ゲルマニウム領域、８１７ｂ…ｐ型単結晶ゲルマニウム領域、８１８…ｐ型単結晶シリコン領域、８１９…二酸化シリコン層、８２０…シリコン窒化膜、８２１…ニッケル・ジャーマニウム層、８２２…ニッケル・シリサイド層、８２３…窒化チタン層、８２４…アルミニウム層、
９０１…シリコン基板、９０２…二酸化シリコン層、９０３…二酸化シリコン層、９０４…単結晶シリコン層（ＳＯＩ層）、９０５…二酸化シリコン層、９０６…単結晶シリコン・ゲルマニウム層、９０７…単結晶ゲルマニウム領域、９０８…二酸化シリコン層、９０９…単結晶シリコン・ゲルマニウム領域、９１０…単結晶シリコン保護膜、９１１…二酸化シリコン層、９１２…ｎ型単結晶シリコン領域、９１３…ｎ型単結晶ゲルマニウム領域、９１４…ｎ型単結晶シリコン領域、９１５…ｐ型単結晶シリコン領域、９１６…ｐ型単結晶ゲルマニウム領域、９１７…ｐ型単結晶シリコン領域、９１８…ニッケル・シリサイド層、９１９…ニッケル・ジャーマニウム層、９２０…ニッケル・シリサイド層、９２１…二酸化シリコン層、９２２…シリコン窒化膜、９２３…窒化チタン層、９２４…アルミニウム層、
１００１…ＳＯＩ(Silicon on Insulator)基板、１００２…ゲルマニウム受光素子、１００３…シリコン光変調器、１００４…ゲルマニウム発光素子、１００５…シリコン光導波路、１００６…光ファイバ、１００７…金属電極、１００８…ＬＳＩチップ。

Claims (14)

  1. 半導体支持基板上に設けられた半導体膜と、
    前記半導体膜上に選択的に設けられ、前記半導体膜よりも小さい禁制帯幅を有し該半導体膜の組成とは異なる元素を含んでなる第１の半導体膜と、
    前記第１の半導体膜の側面、あるいは上面の少なくともいずれかに接して設けられ、前記第１の半導体膜よりも大きい禁制帯幅を有し前記半導体膜を構成する元素を含んでなる第２の半導体膜と、を備え、
    前記第１の半導体膜の一部領域において、前記第１の半導体膜と第１の金属元素とが混晶化して形成された第１の混晶層と、前記第２の半導体膜と前記第１の金属元素とが混晶化して形成された第２の混晶層とのそれぞれが接して積層された積層構造を有することを特徴とする半導体装置。
  2. 半導体支持基板上に設けられた半導体膜と、
    前記半導体膜と周囲を接しながら囲まれ、前記半導体膜よりも小さい禁制帯幅を有し該半導体膜の組成とは異なる元素を含んでなる第１の半導体膜と、
    前記第１の半導体膜の上面に接して設けられ、前記第１の半導体膜よりも大きい禁制帯幅を有し前記半導体膜を構成する元素を含んでなる第２の半導体膜と、を備え、
    前記第１の半導体膜内に、第１導電型の不純物を添加した第１導電型電極領域と前記第１導電型と逆の導電型を有する第２導電型の不純物を添加した第２導電型電極領域とが、それぞれ空間的に離隔して設けられ、
    前記第１の半導体膜と第１の金属元素が混晶化して形成された第１の混晶層と、前記第２の半導体膜と前記第１の金属元素が混晶化して形成された第２の混晶層とのそれぞれが接して積層された積層構造を有し、
    前記第１導電型電極領域と前記第２導電型電極領域のそれぞれに、前記第１の混晶層と前記第２の混晶層からなる積層構造が形成されていることを特徴とする半導体装置。
  3. 前記半導体膜はシリコンを含み、
    前記第１の半導体膜は、単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成り、
    前記第２の半導体膜は、単結晶シリコンまたは単結晶シリコン・ゲルマニウムから成り、
    前記第１の半導体膜中のゲルマニウム含有率は、前記第２の半導体膜中のゲルマニウム含有率よりも高いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の金属元素は、ニッケルであることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記半導体膜の一部に形成され第１導電型の不純物が添加された第１不純物添加領域と、
    前記第１の半導体膜の他の一部に形成され前記第１導電型と逆の導電型を有する第２導電型の不純物が添加された第２不純物添加領域と、を有し、
    前記第２不純物添加領域は、前記第１不純物添加領域と前記第１の半導体膜を介して離隔して設けられ、前記第１の混晶層と前記第２の混晶層が接する面と異なる面において前記第１の混晶層と接していることを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記第１の半導体膜内に、前記第１導電型の不純物を添加した第１導電型電極領域と前記第２導電型の不純物を添加した第２導電型電極領域とが、それぞれ空間的に離隔して設けられ、
    前記第１の半導体膜と第１の金属元素が混晶化して形成された第１の混晶層と、前記第２の半導体膜と前記第１の金属元素が混晶化して形成された第２の混晶層とのそれぞれが接して積層された積層構造を有し、
    前記第１導電型電極領域と前記第２導電型電極領域のそれぞれに、前記第１の混晶層と前記第２の混晶層からなる積層構造が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  7. 前記半導体膜は、該半導体膜の一部領域上に前記第１の半導体膜を形成する台座領域と、該台座領域の両端部に連接され前記半導体膜の他の一部領域に形成された光を伝播する光導波路領域とを有することを特徴とする請求項１に記載の半導体装置。
  8. 半導体基板と該半導体基板上に形成された絶縁膜とを含む半導体支持基板と、
    前記絶縁膜上に選択的に設けられ、前記半導体基板よりも小さい禁制帯幅を有し該半導体基板の組成とは異なる元素を含んでなる第１の半導体膜と、
    前記第１の半導体膜の側面、あるいは上面の少なくともいずれかに接して設けられ、前記第１の半導体膜よりも大きい禁制帯幅を有し前記半導体を構成する元素を含んでなる第２の半導体膜と、を備え、
    前記第１の半導体膜内に、第１導電型の不純物を添加した第１導電型電極領域と前記第１導電型と逆の導電型を有する第２導電型の不純物を添加した第２導電型電極領域とが、それぞれ空間的に離隔して設けられ、
    前記第１の半導体膜と第１の金属元素が混晶化して形成された第１の混晶層と、前記第２の半導体膜と前記第１の金属元素が混晶化して形成された第２の混晶層とのそれぞれが接して積層された積層構造を有することを特徴とする半導体装置。
  9. 前記半導体膜はシリコンを含み、
    前記第１の半導体膜は、単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成り、
    前記第２の半導体膜は、単結晶シリコンまたは単結晶シリコン・ゲルマニウムから成り、
    前記第１の半導体膜中のゲルマニウム含有率は、前記第２の半導体膜中のゲルマニウム含有率よりも高いことを特徴とする請求項８に記載の半導体装置。
  10. 前記第１の金属元素は、ニッケルであることを特徴とする請求項８に記載の半導体装置。
  11. 前記半導体支持基板上に該半導体支持基板の表面に対する水平方向の長さが垂直方向の長さより短い断面形状を有する前記第２の半導体層からなる複数の薄膜が互いに対向して周期的に配列された薄膜構造を有し、
    前記複数の薄膜のそれぞれは、前記第１の半導体層から放出される光の波長の１／２の整数倍の周期で配列されていることを特徴とする請求項８に記載の半導体装置。
  12. 半導体支持基板上に形成された半導体膜に、第１の絶縁膜を形成し、前記第１の絶縁膜に第１の開口部を形成する工程と、
    前記半導体膜とは異なる元素をその一部に含み、禁制帯幅が前記半導体膜よりも小さい第１の半導体膜を前記第１の開口部内に選択的にエピタキシャル成長する第１エピ成長工程と、
    前記第１の半導体膜上に、前記半導体膜に含まれる元素と同じ元素をその一部に含み、禁制帯幅が前記第１の半導体膜よりも大きい第２の半導体膜を前記第１の絶縁膜に対して選択的にエピタキシャル成長する第２エピ成長工程と、
    前記第２の半導体膜の一部に第１導電型の不純物を注入することにより前記第２の半導体膜及び前記第１の半導体膜の一部に前記第１導電型の不純物が添加された第１の不純物領域を形成する工程と、
    前記第２の半導体膜上に第２の絶縁膜を形成する工程と、
    前記第２の半導体膜表面上の前記第１の不純物領域の一部が露出するように前記第２の絶縁膜に第２の開口部を形成する工程と、
    前記第２の開口部を含むように前記第２の絶縁膜上に第１の金属を堆積させる工程と、
    熱処理を行い、前記第２の半導体膜と前記第１の金属とを混晶化させた第１の混晶層を前記第２の開口内に形成する工程と、
    前記熱処理で前記第２の開口領域下部の前記第１の半導体膜と前記第１の金属を前記第１の半導体膜と混晶化させ第２の混晶層を形成する工程と、
    前記第２の開口領域以外に堆積した第１の金属をエッチング除去する工程とを有し、
    前記第２の混晶層は、前記第１の半導体膜内において前記第１の不純物領域と接するように前記第１の金属の堆積量及び前記熱処理の条件を調整し形成されることを特徴とする半導体装置の製造方法。
  13. 前記第１エピ成長工程において、
    前記半導体膜とは異なる元素をその一部に含み、禁制帯幅が前記半導体膜よりも小さい第１の半導体膜を第１の不純物の添加を行わないでエピタキシャル成長させ、その後前記第１の不純物を添加させて前記第１の開口部内に選択的にエピタキシャル成長を行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 半導体支持基板上に形成された半導体膜に、第１の絶縁膜を形成し、前記第１の絶縁膜に第１の開口部を形成する工程と、
    前記半導体膜とは異なる元素をその一部に含み、禁制帯幅が前記半導体膜よりも小さい第１の半導体膜を前記第１の開口部内に選択的にエピタキシャル成長する第１エピ成長工程と、
    前記第１の半導体膜上に、前記半導体膜に含まれる元素と同じ元素をその一部に含み、禁制帯幅が前記第１の半導体膜よりも大きい第２の半導体膜を前記第１の絶縁膜に対して選択的にエピタキシャル成長する第２エピ成長工程と、
    前記第２の半導体膜表面の一部を成す第１の領域にＩＩＩ族元素を注入し、前記第２の半導体膜及び前記第１の半導体膜の前記第１の領域下部にＩＩＩ属元素添加領域を形成する工程と、
    前記第２の半導体膜表面上で前記第１の領域とは隔てられた第２の領域にＶ族元素を注入し、前記第２の半導体膜及び前記第１の半導体膜の前記第２の領域下部にＶ族元素添加領域を形成する工程と、
    前記第２の半導体膜上に第２の絶縁膜を形成する工程と、
    前記III族元素添加領域の表面の一部及び前記V族元素添加領域の表面の一部が露出するように前記第２の絶縁膜にそれぞれ第２の開口部及び第３の開口部を形成する工程と、
    前記第２の開口部及び第３の開口部を含むように前記第２の絶縁膜上に第１の金属を堆積させる工程と、
    熱処理を行い、前記第２の開口内及び前記第３の開口内において前記第２の半導体膜と前記第１の金属を混晶化させ、第１の混晶層を形成する工程と、
    前記熱処理で前記第２の開口領域及び前記第３の開口領域下部の前記第１の半導体膜と前記第１の金属を前記第１の半導体層と前記第２の半導体膜を混晶化させ第２の混晶層を形成する工程と、
    前記第２の開口領域及び前記第３の開口領域以外に堆積した第１の金属をエッチング除去する工程とを有し、
    前記第２の混晶層は前記第１の半導体層内において前記ＩＩＩ族元素添加領域及びＶ族元素添加領域と接するように前記第１の金属堆積量及び前記熱処理条件を調整し形成されることを特徴とする半導体装置の製造方法。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115396A1 (ja) * 2014-01-31 2015-08-06 技術研究組合光電子融合基盤技術研究所 ＳｉＧｅフォトダイオード
JP2015179749A (ja) * 2014-03-19 2015-10-08 株式会社日立製作所 半導体光素子
WO2016021057A1 (ja) * 2014-08-08 2016-02-11 株式会社日立製作所 半導体光素子及び半導体光素子の製造方法
WO2016151759A1 (ja) * 2015-03-24 2016-09-29 株式会社日立製作所 半導体光素子およびその製造方法
JP2017022175A (ja) * 2015-07-07 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017034021A (ja) * 2015-07-30 2017-02-09 技術研究組合光電子融合基盤技術研究所 光デバイス
CN106463566A (zh) * 2014-03-10 2017-02-22 科锐安先进科技有限公司 无金属接触的近红外锗光电探测器
JP2017103270A (ja) * 2015-11-30 2017-06-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017147352A (ja) * 2016-02-18 2017-08-24 沖電気工業株式会社 半導体受光素子、光電融合モジュール、半導体受光素子の製造方法
JP2017220581A (ja) * 2016-06-08 2017-12-14 富士通株式会社 半導体装置及びその製造方法、光インターコネクトシステム
JP2018181918A (ja) * 2017-04-04 2018-11-15 日本電信電話株式会社 光検出器
US10134938B2 (en) 2014-03-10 2018-11-20 Elenion Technologies, Llc Lateral avalanche photodetector
US10211352B2 (en) 2016-11-16 2019-02-19 Renesas Electronics Corporation Germanium photodiode
US10818813B2 (en) 2017-12-27 2020-10-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10830950B2 (en) 2018-11-13 2020-11-10 Fujitsu Limited Optical transmitter-receiver
KR20210055750A (ko) * 2018-09-10 2021-05-17 더 유니버시티 코트 오브 더 유니버시티 오브 글래스고우 단일 광자 아발란치 검출기, 이를 이용하는 방법 및 이를 제조하는 방법
CN115642191A (zh) * 2021-07-19 2023-01-24 富士通光器件株式会社 半导体光电检测器、接收器和集成光器件
JP2023043745A (ja) * 2021-09-16 2023-03-29 富士通オプティカルコンポーネンツ株式会社 光検出器、及び光集積素子
JP2023132161A (ja) * 2022-03-10 2023-09-22 株式会社豊田中央研究所 受光素子
EP3716314B1 (fr) * 2019-03-29 2026-03-04 Commissariat à l'Energie Atomique et aux Energies Alternatives Prise de contact sur du germanium

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244448A (ja) * 1993-02-18 1994-09-02 Sanyo Electric Co Ltd 半導体光センサ及び酸化膜形成方法
JP2004172609A (ja) * 2002-11-05 2004-06-17 Alps Electric Co Ltd 光電変換素子およびその製造方法
WO2009110632A1 (ja) * 2008-03-07 2009-09-11 日本電気株式会社 ＳｉＧｅフォトダイオード
JP2011181874A (ja) * 2010-03-04 2011-09-15 Nippon Telegr & Teleph Corp <Ntt> ゲルマニウム受光器およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244448A (ja) * 1993-02-18 1994-09-02 Sanyo Electric Co Ltd 半導体光センサ及び酸化膜形成方法
JP2004172609A (ja) * 2002-11-05 2004-06-17 Alps Electric Co Ltd 光電変換素子およびその製造方法
WO2009110632A1 (ja) * 2008-03-07 2009-09-11 日本電気株式会社 ＳｉＧｅフォトダイオード
JP2011181874A (ja) * 2010-03-04 2011-09-15 Nippon Telegr & Teleph Corp <Ntt> ゲルマニウム受光器およびその製造方法

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115396A1 (ja) * 2014-01-31 2015-08-06 技術研究組合光電子融合基盤技術研究所 ＳｉＧｅフォトダイオード
US10043927B2 (en) 2014-03-10 2018-08-07 Elenion Technologies, Llc Metal-contact-free photodetector
CN106463566A (zh) * 2014-03-10 2017-02-22 科锐安先进科技有限公司 无金属接触的近红外锗光电探测器
EP3117467A4 (en) * 2014-03-10 2017-03-08 Elenion Technologies, LLC Germanium metal-contact-free near-ir photodetector
US9812598B2 (en) 2014-03-10 2017-11-07 Elenion Technologies, Llc Metal-contact-free photodetector
US10134938B2 (en) 2014-03-10 2018-11-20 Elenion Technologies, Llc Lateral avalanche photodetector
JP2015179749A (ja) * 2014-03-19 2015-10-08 株式会社日立製作所 半導体光素子
WO2016021057A1 (ja) * 2014-08-08 2016-02-11 株式会社日立製作所 半導体光素子及び半導体光素子の製造方法
WO2016151759A1 (ja) * 2015-03-24 2016-09-29 株式会社日立製作所 半導体光素子およびその製造方法
JP2017022175A (ja) * 2015-07-07 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017034021A (ja) * 2015-07-30 2017-02-09 技術研究組合光電子融合基盤技術研究所 光デバイス
US10340399B2 (en) 2015-07-30 2019-07-02 Photonics Electronics Technology Research Association Optical device
JP2017103270A (ja) * 2015-11-30 2017-06-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017147352A (ja) * 2016-02-18 2017-08-24 沖電気工業株式会社 半導体受光素子、光電融合モジュール、半導体受光素子の製造方法
JP2017220581A (ja) * 2016-06-08 2017-12-14 富士通株式会社 半導体装置及びその製造方法、光インターコネクトシステム
US10211352B2 (en) 2016-11-16 2019-02-19 Renesas Electronics Corporation Germanium photodiode
JP2018181918A (ja) * 2017-04-04 2018-11-15 日本電信電話株式会社 光検出器
US10818813B2 (en) 2017-12-27 2020-10-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP7501956B2 (ja) 2018-09-10 2024-06-18 ザ ユニバーシティー コート オブ ザ ユニバーシティー オブ グラスゴー 単一光子アバランシェ検出器、その使用方法および製造方法
KR20210055750A (ko) * 2018-09-10 2021-05-17 더 유니버시티 코트 오브 더 유니버시티 오브 글래스고우 단일 광자 아발란치 검출기, 이를 이용하는 방법 및 이를 제조하는 방법
JP2022500882A (ja) * 2018-09-10 2022-01-04 ザ ユニバーシティー コート オブ ザ ユニバーシティー オブ グラスゴー 単一光子アバランシェ検出器、その使用方法および製造方法
KR102758357B1 (ko) * 2018-09-10 2025-01-23 더 유니버시티 코트 오브 더 유니버시티 오브 글래스고우 단일 광자 아발란치 검출기, 이를 이용하는 방법 및 이를 제조하는 방법
US12140707B2 (en) 2018-09-10 2024-11-12 The University Court Of The University Of Glasgow Single photon avalanche detector, method for use therefore and method for its manufacture
US10830950B2 (en) 2018-11-13 2020-11-10 Fujitsu Limited Optical transmitter-receiver
EP3716314B1 (fr) * 2019-03-29 2026-03-04 Commissariat à l'Energie Atomique et aux Energies Alternatives Prise de contact sur du germanium
JP7639592B2 (ja) 2021-07-19 2025-03-05 富士通オプティカルコンポーネンツ株式会社 半導体受光器、受信機及び光集積素子
JP2023014488A (ja) * 2021-07-19 2023-01-31 富士通オプティカルコンポーネンツ株式会社 半導体受光器、受信機及び光集積素子
US12376387B2 (en) 2021-07-19 2025-07-29 Fujitsu Optical Components Limited Semiconductor photodetector, receiver, and integrated optical device
CN115642191B (zh) * 2021-07-19 2025-11-21 富士通光器件株式会社 半导体光电检测器、接收器和集成光器件
CN115642191A (zh) * 2021-07-19 2023-01-24 富士通光器件株式会社 半导体光电检测器、接收器和集成光器件
JP2023043745A (ja) * 2021-09-16 2023-03-29 富士通オプティカルコンポーネンツ株式会社 光検出器、及び光集積素子
JP7679743B2 (ja) 2021-09-16 2025-05-20 富士通オプティカルコンポーネンツ株式会社 光検出器、及び光集積素子
JP7679743B6 (ja) 2021-09-16 2025-06-19 古河ファイテルオプティカルコンポーネンツ株式会社 光検出器、及び光集積素子
JP2023132161A (ja) * 2022-03-10 2023-09-22 株式会社豊田中央研究所 受光素子
JP7794031B2 (ja) 2022-03-10 2026-01-06 株式会社豊田中央研究所 受光素子

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