JP2013247357A - 一体的階段状スタック構造体を備えた多層電子構造体 - Google Patents

Abstract

【課題】電気的接続性、放熱性に優れた、一体的階段状ビアスタック構造体を備えた多層電子構造体を提供する。
【解決手段】多層電子支持構造体４５０であって、ＸＹ平面に対して垂直なＺ方向に導通する金属ビア柱４００を取り囲む誘電材料４１０からなるＸＹ平面内に延在する複数の層を備え、この複数の層の少なくとも２つのビア層を横断するスタックされたビア構造体が、隣接したビア層内の少なくとも２本のビア柱を備え、スタックされたビア構造体が、テーパーがつくように、隣接した層内の少なくとも２本のスタックされたビア柱が、ＸＹ平面内に異なる寸法を有する構造体。
【選択図】図４

Description

本発明は、改良された相互接続構造体に、および特に、一体的階段状ビアスタックおよびそれらの製作のための方法に向けられるが、これらに限定されない。

ますます複雑な電子構成部品の小型化に対するますますより大きな需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、より集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。

この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。

これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に最後の金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。

ドリルアンドフィルビアアプローチには複数の欠点がある。各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。その上、穴開けされる誘電体がポリマーマトリクスのガラスまたはセラミックファイバを備える複合材料である所で、側壁が特に粗く、この粗さが追加的な迷いインダクタンスを作り出す場合がある。

穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。電気メッキ堆積技法は、陥凹形成に結びつく場合があり、そこで小型のクレータがビアの上部に出現する。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、および、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。さらに、理解されるであろうことは、特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難であることである。

受け入れられるサイズおよび信頼性の範囲が時間とともに向上しているとはいえ、上記の欠点はドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定すると予測される。レーザー穴開けが丸いビアチャネルを作り出すために最良であることが更に注意される。スロット形状のビアチャネルが理論的にはレーザーミリングによって製作されることができるとはいえ、実際には、製作されることができる幾何学形状の範囲はいくぶん限定され、および、所定の支持構造体内のビアは一般的に円柱状で実質的に同一である。

ドリルアンドフィルによるビアの製作は高価であり、および相対的に費用効果的な電気メッキプロセスを使用してそれによって銅によって作り出されるビアチャネルを均一に一貫して充填することは困難である。

複合誘電材料内にレーザー穴開けされたビアのサイズは、実用的に約６０×１０^−６ｍの直径に限定され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する深さによる有意なテーパリング、同じく粗い側壁に苦しむ。

前述のレーザー穴開けの他の限定に加えて、異なる穴開けサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを製作することが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィルの典型的課題は悪化する。従って、実際には、除去およびテーパリングに影響を受けるが、単一層内の全てのドリルアンドフィルビアは名目上、同じ直径を有する。

ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。

パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がシード層の上に置かれ、その後パターンを作り出すために露光されて、それがシード層を露出させる溝を作るために選択的に除去される。ビア柱が、フォトレジスト溝内に銅を堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバプリプレグである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。種々の技法およびプロセスが、次いで誘電材料の一部を除去するために使用され、それによって構造体を平坦化して薄くし、ビア柱の上部を露出し、そこで次の金属層を構築するためにそれによって接地に対する導電接続を可能にすることができる。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。

以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層がこの上に堆積されてパターンがその中に現像され、現像されたフォトレジストのパターンが剥離されて、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。

未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。

上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的に銅由来の『ビア柱』およびフィーチャ層として公知である。

理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力は高い信頼性を有する、ますますより小さく、より薄くおよびより軽く、およびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますますより高い密度の構造体を作り出すために、ますますより小さい接続部のますますより多くの層が必要とされる。実際に、時には互いの上に構成要素をスタックすることが、望ましい。

メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化し、平面性を達成するのを補助する。

高密度相互接続部を製作するための１つの柔軟な技術が、誘電マトリクス内に金属ビアまたはフィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができ、一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。

例えば、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載する。それは、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化することによって形成され、ビアを終端することが続くことができる。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された（特許文献２）が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備え、第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された（特許文献３）が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」 米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」 米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」

本発明の一態様が、多層電子支持構造体であって、ＸＹ平面に対して垂直なＺ方向に導通する金属ビア柱を取り囲む誘電材料からなるＸＹ平面内に延在する複数の層を備え、複数の層の少なくとも２つのビア層を横断するスタックされたビア構造体が、隣接したビア層内の少なくとも２本のビア柱を備え、スタックされたビア構造体が、テーパーがつくように、隣接した層内のこの少なくとも２本のスタックされたビア柱が、ＸＹ平面内に異なる寸法を有する構造体を提供することに向けられる。

いくつかの実施態様において、スタックされたビア構造体が少なくとも３本のビア柱を備える。

いくつかの実施態様において、スタックされたビア構造体の各層が矩形であり、各以降の層が各以前の層より少なく１つの方向に延在し、スタックされたビア構造体が１つの方向に階段状の外形を有する。

いくつかの実施態様において、スタックされたビア構造体の各層が矩形であり、各以降のビアが各以前のビアより少なく２つの反対方向に延在し、スタックされたビア構造体が概ね台形の形状を有する。

いくつかの実施態様において、スタックされたビア構造体の各層が矩形であり、各以降のビアが各以前のビアより少なく３つの反対方向に延在し、スタックされたビア構造体が、３つの階段状の斜めの側面および多層複合電子構造体の上面および底面に対して垂直な１つの実質的に円滑な側面を備えた概ねピラミッド状の形状を有する。

いくつかの実施態様において、スタックされたビア構造体の各層が矩形であり、各以降のビアが各以前の層より少なく４つの反対方向に延在し、スタックが概ね階段状のピラミッド形状を有する。

いくつかの実施態様において、スタックされたビア構造体の各層が円形であり、各以降のビアが各以前のビアより少なく延在し、スタックされたビア構造体が概ね階段状の円錐形の形状を有する。

いくつかの実施態様において、多層電子支持構造体が少なくとも４個のビアを備える。

いくつかの実施態様において、多層電子支持構造体が少なくとも５個のビアを備える。

いくつかの実施態様において、少なくとも１つの金属層が金属シード層を備える。

いくつかの実施態様において、シード層が誘電材料に対する接着力を増進するために最初に置かれる接着金属層を更に備える。

いくつかの実施態様において、接着金属層がチタン、クロム、タンタルおよびタングステンを含む群の少なくとも１つを備える。

いくつかの実施態様において、スタックされたビア構造体内の最下層が、少なくとも３０％、最上層より大きい。

いくつかの実施態様において、複数の層の少なくとも２つの層を横断するスタックされたビア構造体が、少なくとも２本の隣接したビア柱を備え、少なくとも２本の隣接したビア柱が、ＸＹ平面内に異なる寸法を有し、および、２本の隣接したビア柱の間に挿入されるシード層が２本の隣接したビア柱の少なくとも１つより更にＸＹ平面内に延在する。

いくつかの実施態様において、シード層がＸＹ平面内に２本の隣接したビア柱より更に延在する。

いくつかの実施態様において、シード層およびビアのスタックの金属の少なくとも１つが、銅を備える。

いくつかの実施態様において、誘電材料がポリマーを備える。

いくつかの実施態様において、誘電材料がセラミックまたはガラス含有物を更に備える。

いくつかの実施態様において、スタックの以前の層がＸＹ平面内に以降の層より更に延在し、スタックされたビア柱構造体が概ねピラミッド状の形状を有する。

いくつかの実施態様において、スタックの以前の層が以降の層の範囲より少なくＸＹ平面内に延在し、スタックが概ね逆ピラミッド状の形状を有する。

いくつかの実施態様において、多層電子支持構造体が３つを超える層を備え、少なくとも１つの内側の層が少なくとも１つの側面上で隣接する外側の層より更に延在し、スタックが前記少なくとも１つの側面上で外側にたわむ外形を有する。

いくつかの実施態様において、多層電子支持構造体が３つを超える層を備え、少なくとも１つの内側の層が少なくとも１つの側面上で隣接する外側の層より少なく延在し、スタックが前記少なくとも１つの側面上で内側にたわむ外形を有する。

本発明の第二態様が、多層電子支持構造体を製作するプロセスであって、以下のステップ、すなわち、
（ａ）下位ビア層内にビアの端部を露出するために処理される下位ビア層を含む基板を得るステップと、
（ｂ）シード層によって基板を覆うステップと、
（ｃ）シード層の上にフォトレジストの層を塗布するステップと、
（ｄ）フィーチャのネガパターンを形成するためにフォトレジストを露光してかつ現像するステップと、
（ｅ）フィーチャの層を製作するためにネガパターンに金属を堆積するステップと、
（ｆ）フォトレジストを剥離して、フィーチャの層を直立したままに残すステップと、
（ｇ）シード層およびフィーチャの層の上に第２のフォトレジスト層を塗布するステップと、
（ｈ）第２のフォトレジスト層内にビアのパターンを露光してかつ現像するステップと、
（ｉ）第２のパターンに銅を電気メッキするステップと、
（ｊ）第２のフォトレジスト層を剥離するステップと、
（ｋ）シード層を除去するステップと、
（ｌ）ビア層内の少なくとも１個の構成要素の上に誘電材料を積層するステップと、を含むプロセスに向けられる。

いくつかの実施態様において、このプロセスが少なくとも１個の構成要素の金属を露出するために誘電材料を薄くする更なるステップ（ｍ）を備える。

いくつかの実施態様において、このプロセスが露出された金属構成要素によって薄くされた誘電材料の上に金属シード層を堆積する更なるステップ（ｎ）を備える。

いくつかの実施態様において、多層電子支持構造体が以下のうち少なくとも１つによって更に特徴づけられる：
（ｉ）シード層が銅を備える、
（ｉｉ）金属層が銅を備える、
（ｉｉｉ）誘電材料がポリマーを備える、および
（ｉｖ）誘電材料がセラミックまたはガラス強化材を備える。

いくつかの実施態様において、多層電子支持構造体が以下のうち少なくとも１つによって更に特徴づけられる：
（ｉ）誘電層が、ポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物を含む群から選択されるポリマーを備える、
（ｉｉ）誘電層がガラスファイバを備える、および
（ｉｖ）誘電層が粒子フィラーを備える。

いくつかの実施態様において、少なくとも１つのビア層が以下のステップ、すなわち、
（ｉ）フィーチャ層を含み、かつ露出された銅を有する基板を得るステップと、
（ｉｉ）シード層によってフィーチャ層を覆うステップと、
（ｉｉｉ）シード層の上に金属層を堆積するステップと、
（ｉｖ）金属層の上にフォトレジストの層を塗布するステップと、
（ｖ）フォトレジスト内のビアのポジパターンを露光してかつ現像するステップと、
（ｖｉ）露出された金属層をエッチング除去するステップと、
（ｖｉｉ）フォトレジストを剥離して、ビア層内の少なくとも１個の構成要素を直立したままに残すステップと、
（ｖｉｉｉ）ビア層内の少なくとも１個の構成要素の上に誘電材料を積層するステップと、を含むプロセスによって製作される。

任意選択で、このプロセスが金属を露出するために誘電材料を薄くする更なるステップ（ｉｘ）を含む。

任意選択で、このプロセスが接地表面の上に金属シード層を堆積する更なるステップ（ｘ）を備える。

用語ミクロンまたはμｍは、マイクロメートルまたは１０^−６ｍを指す。

本発明のより良い理解のために、かつ、それがどのように実行に移されることができるかを示すために、参照がここで、単に一例として添付の図面になされる。

次に詳細に図面に対する特定の参照によって、強調されるのは、示される詳細は、例として、および、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される記述であると信じられることを提供するために提示されることである。 この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者に明らかにする図面とともに記述がなされる。添付の図面において：

従来技術の多層複合支持構造体の簡略断面図である。 本発明の一実施態様に従うビアの台形のスタックの断面の概略図である。 上方から台形の、ピラミッド状のおよび円錐形のビアを示す。 第２の実施態様に従うビアおよびフィーチャ層の台形のスタックの断面である。および 図４の構造体を製作するための１つの方法を示す１つの流れ図である。および 図２または４の構造体の層を製作するための別の方法を示す第２の流れ図である。

以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混合物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。

ここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、フィーチャの面内方向寸法に何の実効上限もないということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。

図１は、従来技術の多層複合支持構造体の簡略断面図である。従来技術の多層支持構造体１００は、個々の層を絶縁する誘電体１１０、１１２、１１４、１１６の層によって隔てられる構成要素またはフィーチャ１０８の機能層１０２、１０４、１０６を含む。誘電層を通してのビア１１８は、隣接する機能またはフィーチャ層間の電気接続を与える。したがって、フィーチャ層１０２、１０４、１０６はＸＹ平面内の、層内に概ね配置されるフィーチャ１０８および誘電層１１０、１１２、１１４、１１６を横切って電流を導通するビア１１８を含む。ビア１１８は、最小のインダクタンスを有するように設計されていて、かつその間に最小静電容量を有するように十分に隔てられる。

ビアがドリルアンドフィル技術によって製作される所で、それらが誘電体内にレーザー穴を最初に穴開けすることによって製作されるので、ビアは一般に実質的に円形断面を有する。誘電体が異質で異方性でかつ無機フィラーおよびガラスファイバ強化材を備えたポリマーマトリクスから成るので、その円形断面は一般的に粗いエッジを持ち、その断面が真円形状からわずかにゆがめられることになる。さらに、ビアはいくぶんテーパーがつく傾向があり、円柱状の代わりに逆円錐台形である。

例えば（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、図１の構造体は、あるいは、フォトレジスト内のパターン内にメッキをする（パターンメッキ）か、またはパネルメッキし、次いで選択的にエッチングし、どちらにせよ直立したビア柱を残し、そして次に、その上に誘電プリプレグを積層することによって製作されることができる。

『ドリルアンドフィルビア』アプローチを使用して非円形ビアを製作することは、断面制御および形状における困難に起因してひどく高くなる。レーザー穴あけの限界に起因する約５０−６０ミクロン直径の最小ビアサイズもまた、ある。これらの困難は、先に背景技術で詳細に記載されたものであり、かつ、なかでも、銅ビアフィル電気メッキプロセスに起因する陥凹形成および／または半球形の成型、レーザー穴あけプロセスに起因するビアテーパリング形状および側壁粗さ、およびポリマー／ガラス誘電体内に溝を生成する『ルーティング』モードでスロットをミリングするための高価なレーザー穴あけ機を使用することに起因するより高いコスト、に関連する。

前述のレーザー穴開けの他の限定に加えて、穴開け異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィルの典型的課題は悪化する。

さらに、ポリイミド／ガラスもしくはエポキシ／ガラスもしくはＢＴ（ビスマレイミド／トリアジン）／ガラスまたはセラミックおよび／または他のフィラー粒子とのそれらの混合物のような複合誘電材料内のレーザー穴開けされたビアが実用的に約６０×１０^−６ｍの直径の最小サイズに限定されることが注意され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、ならびに粗い側壁に苦しむ。

メッキおよびフォトレジスト技法の柔軟性を使用して、広範囲にわたるビア形状およびサイズが、費用対効果が高い状態で製作されることができることが驚くべきことに見いだされた。さらに、異なるビア形状およびサイズが同じ層内に製作されることができる。ＡＭＩＴＥＣによって開発された私有ビア柱アプローチが、ｘ−ｙ平面内に導通するビア層の大きな寸法を利用する『導体ビア』構造体を可能にする。銅パターンメッキアプローチが使用される時、これは特に容易にされ、そこで、円滑な、まっすぐな、テーパーがつかない溝がフォトレジスト材料内に生成され、そして次に、金属シード層を用いてこれらの溝に銅をその後堆積することによって充填され、そして次に、溝に銅をパターンメッキすることによって埋めることができる。ドリルアンドフィルビアアプローチとは対照的に、ビアポスト技術は陥凹なし、半球なしの銅コネクタを得るようにフォトレジスト層内の溝が充填されることを可能にする。銅の堆積の後、フォトレジストがその後剥離され、金属シード層がその後除去され、および、永続的な、ポリマーガラス誘電体がその上におよびその周りに塗布される。このように作り出される『ビア導体』構造体は、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるプロセスフローを使用することができる。

図２を参照して、ビア柱のテーパー付きスタック２００の断面図が示される。スタック２００は、誘電材料２１０によって取り囲まれる第１層２０２、第２層２０４、第３層２０６および第４層２０８から成る。

より大きい以前の層の上に各層が堆積されるので、ＸＹ平面内に中間の銅導体またはパッドなしでフォトレジストのその後堆積された層にパターンメッキによって各層を製作することが可能である。

一例では、スタック２００の最下層２０２が９４０×１０^−６ｍ（すなわちミクロンまたはμｍ）×４２０ｘ１０^−６ｍであることができる。第２層２０４が、８４０ｘ１０^−６ｍ×３２０ｘ１０^−６ｍであることができ、第３の層２０６が、７４０ｘ１０^−６ｍ×２２０×１０^−６ｍであることができ、および、第４の（最上部）層２０８が６４０ｘ１０^−６ｍ×１２０ｘ１０^−６ｍであることができる。したがって、各層は全ての寸法で上方の層と比べて４０から５０ミクロンより広くあることができる。

図２には、４つの層を含む台形の階段状のビアスタックが示される。台形の階段状のビアスタックは、２つの方向に対称的にテーパーがつくかまたは傾斜する。しかしながら、理解されるであろうことは、慎重な位置合わせによって、階段状のビアスタックは対称的に傾斜しないかまたは１つの方向にだけ傾斜するように構成されることができることである。

図３を参照して、上方から、ビア３１０の階段状のスタックが矩形であることができてかつ２つの方向に傾斜することができる。あるいは、スタック３２０が正方形であることができてかつ４つの方向に傾斜することができる。図示はしていないが、各以降の層を非対称に置くことによって、１つまたは３つの寸法に傾斜するスタックが製作されることができることが、認識される。

さらに、スタック３３０はディスク形状の層を備えることができてかつ円錐形であることができる。各ディスクの直径および位置合わせに従い、スタックは規則的であるかまたは不規則であることができる。

スタックされたビア構造体が相互接続構造体内に複数の層の少なくとも２つの層を横断して、かつスタックにテーパーがつくように、ＸＹ平面内に異なる寸法を有する隣接層内の少なくとも２本の重なり合うビア柱から成る。より一般的に、ビアスタックは少なくとも３つの層を備えてかつ４つまたは５つ以上の層から成ることができる。

いくつかの実施態様において、スタックの各層が矩形であり、各以降の層が各以前の層より少なく、１つの方向に延在し、および、スタックが１つの方向に階段状の構造体を備える。他の実施態様では、スタックの各層が矩形であり、各以降の層が各以前の層より少なく２つの反対方向に延在し、および、スタックが概ね台形の形状を有する。

さらに他の実施態様では、スタックの各層が正方形または矩形であり、各以降の層が各以前の層より少なく、３つの反対方向に延在し、および、スタックが３つの階段状の斜めの側面ならびに最上層および最下層に対して垂直な１つの実質的に円滑な側面を備えた概ねピラミッド状の形状を有する。

さらに他の実施態様では、スタックの各層が矩形であり、各以降の層が各以前の層より少なく、４つの反対方向に延在し、および、スタックが概ね階段状のピラミッド形状を有する。

いくつかの実施態様において、スタックの各層が円形であり、各以降の層が各以前の層より短く延在し、および、スタックが概ね階段状の円錐形の形状を有する。

一般に、図１に示すように、相互接続構造体が一般的に交互のビア層およびフィーチャ層を備える。Ａｍｉｔｅｃの私有技術を使用して、ビア層はまた、ＸＹ平面内に延在することができて、かつ単純な円柱状柱である必要はなく、他の形状を有することができる。

垂直なピラミッドがより外延的な層の上に置かれた金属の層を備えるとはいえ、相互接続構造体の周囲の領域内に、誘電体上にフィーチャを置く必要があるかもしれない。したがって、相互接続構造体内にテーパーがついているビアスタックの製作を可能にするために、ビア層がフィーチャ層またはパッドを点在させることができる。これらは、一般的に銅であることができるシード層から成って、かつ下層誘電体に接着するためにスパッタリングによってまたは無電解めっきによって製作されることができる。シード層は、厚さ０．５から１．５ミクロンであることができる。シード層の上に、金属、一般的に銅の相対的に厚い層またはパッドが、パターンまたはパネルメッキされることができる。下層誘電体へのシード層の接着を更に補助するために、チタン、タンタル、タングステン、クロムまたはその混合物のような接着金属の、一般的に０．０４ミクロンから０．１ミクロンの、非常に薄い層が、最初に塗布されることができる。

いくつかの実施態様において、スタック内の最下層が、少なくとも３０％、最上層より大きい。

図４を参照して、階段状の外形を有する銅ビア柱およびフィーチャ層のスタック４００を含む相互接続構造体４５０の断面図が、示される。スタック４００は、誘電材料４１０によって取り囲まれる。スタック４００は、誘電材料４１０によって取り囲まれる、銅の４つのビア層、すなわち第１のビア層４０２、第２のビア層４０４、第３のビア層４０６および第４のビア層４０８から成る。層４０２、４０４、４０６、４０８は、幾何学的に互いに隔てられることができるが、ＸＹ平面４１３、４１４および４１５内の銅導体またはパッドによって共に電子的に連結されることができる。これらのパッド４１３、４１４および４１５は、図示されていない相互接続構造体の他の部分内に周囲のフィーチャを一般的に含むフィーチャ層の部分である。フィーチャが誘電体の上に置かれることを可能にするために、示された階段のノーズを作り出すために、しかしより有意に、周囲のフィーチャを作り出すために、パッド４１３、４１４および４１５が、スパッタリングされるかまたは無電解メッキされ、かつ厚さ０．５ミクロンから１．５ミクロンであることができる銅のシード層を概ね含む。シード層上へ、パッドまたはフィーチャの追加的な厚さが電気メッキを使用して構築されることができる。誘電体に対する接着を更に補助するために、チタン、タンタル、クロム、タングステンまたはその混合物のような、接着金属の非常に薄い層が、最初に堆積されることができる。この薄い接着金属層は、一般的に厚さ０．０４ミクロンから０．１ミクロンである。

ＩＣチップ４１８は例えばボールグリッドアレイのような終端部４１７経由でスタック４００に、最上部導体層４１６に連結されることができる。このように形成されるスタック４００は、その形状、およびそれが２つのまたは４つの方向に傾斜するかどうかに従い、台形のまたはピラミッド状のビアスタックであることができる。個々の層が円形の所で、スタックは円錐形ビアスタックと称することができる。シード層および交互のフィーチャ層（パッド）およびビアの使用は、ビア４３２およびフィーチャ４３４のより従来の構造体４３０が相互接続部４５０内の他の場所で共に製作されることを可能にする。

いくつかの実施態様において、複数の層の少なくとも２つの層を横断するスタックされたビア構造体が、隣接層内の少なくとも２本のビア柱を備え、隣接層内のこの少なくとも２本のスタックされたビア柱が、ＸＹ平面内に異なる寸法を有し、および、フィーチャ層が以前の層と以降の層との間に挿入される。

フィーチャ層は、ＸＹ平面内に以前の層と以降の層のうち少なくとも１つより更に延在することができる。

いくつかの実施態様において、フィーチャ層がＸＹ平面内に以前の層または以降の層のどちらかの範囲より更に延在し、図４の構造体を与えるか、または、同じマスクを使用して、以降のビア層がフィーチャ層上へ正確に堆積され、図２内に示されるそのような構造体を与えることができる。

図４では、ＸＹ平面内のフィーチャ層のパッド、４１３、４１４、４１５および４１６が、同じサイズか、またはその下のビア柱より数ミクロン大きいことができる。銅導体またはパッドがその下のビア柱と同じサイズであるならば、スタックの外観が図２内に示されるそれに類似するが、しかしながら、この製造法は周囲のフィーチャ層およびスタックが製作されることを可能にする。最上層４１６内の銅パッドは、ＩＣ（集積回路）４１８に対して適切にサイズ設定されることができてかつフリップチップ、ダイボンディングまたは他の適切な技術を代表する相互接続バンプ４１７によってそれに連結されることができる。（ビア柱層４０２に取り付けられる）底部パッド層４１２は例えば、プリント回路基板（ＰＣＢ）に取り付けられることができる。

ビア柱のこの種の台形のまたはピラミッド状のスタック４００を用いて、最上部パッド層４１６が有意により小さく、底部パッド層４１２の領域のおそらく約２８％であることができる。最下層４０２のビア柱領域は、ビア柱最上層４０８のその３．５倍であることができる。この種の大きな下部表面を有することの１つの利点が、効果的熱放散を可能にすることであり、それで最下層４０２がヒートシンクとして非常に効果的に役に立つことができる。しかしながら、同時に、ＩＣ４１８のサイズに必要な大きさにされることができる、この種のビアスタックの小さい上面を有することは、これが基板の熱放散性能を有意に低下させることなく、４１６の銅パッドによって代表されるＩＣ高密度小パッドサイズを４１２の銅パッドによって代表されるＰＣＢ領域のパッドに再配分することによって基板の挿入確率密度関数で補助することができるので有利である。

相対的に小さい上面構造体を有することによって、より効果的に周囲の表面を利用することが可能であるという点で、それはまた有利であることができる。例えば、周囲の表面に取り付けられる構成要素が、より大きくなることができる。

したがって、それらの全体で本願明細書に引用したものとする、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載される、ＡＭＩＴＥＣ技術を使用して、１つまたは２つの方向に傾斜することができる台形の、ピラミッド状の、円錐形のおよび三角形プリズム形状のビア柱のような、多様な断面外形を有するビア柱構造体を作り出すことが可能であることが見いだされた。

理解されるであろうことは、シードおよびフィーチャ層を使用するところで、各その後置かれた層が以前の層より小さい所で、テーパリングビアスタックが製作されることができるだけでないことである。１つの層内のフィーチャが下位層内のフィーチャより突き出ることを可能にするフィーチャ層に起因して、中央でより広い（凸形）かまたは中央でより狭い（凹形）ビアスタックが、製作されることができる。ビアスタックは、２つの方向にまたは３つもしくは４つの方向に、平坦な対向する壁とともに、１つの方向にたわむことができる。

更に認識されるであろうことは、この種のスタッキングおよびビア柱アプローチを用いて、台形のビアスタックが必要とされない基板を最大限に活用するために、以降の層内のビア柱がｘ−ｙ平面内にその寸法を維持する所で、テーパリング（すなわち台形のまたはピラミッド状の）凹形および凸形ビア構造体が、より規則的なビア柱スタックの極めて近傍に生成されることができることである。

いくつかの実施態様において、スタックの以前の層が以降の層の範囲より小さくＸＹ平面内に延在し、および、スタックが概ね逆ピラミッド状の形状を有する。

いくつかの実施態様において、多層電子支持構造体内のビアの多層スタックが、３つを超える層を備え、少なくとも１つの内側の層が少なくとも１つの側面上で隣接する外側の層より更に延在し、スタックが前記少なくとも１つの側面上で外側にたわむ外形を有する。

いくつかの実施態様において、多層電子支持構造体内のスタックが、３つを超える層を備え、少なくとも１つの内側の層が少なくとも１つの側面上で隣接する外側の層より短く延在し、スタックが前記少なくとも１つの側面上で内側にたわむ外形を有する。

したがって、ＡＭＩＴＥＣおよびＡｃｃｅｓｓによって開発されたプレートおよびエッチングならびに選択パターンメッキ技術に固有の多くの柔軟性があり、かつここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に一般的に記載される。

図５を参照して、実施態様によっては、図４の外形をつけられたビアスタックが次のステップによって製作されることができる：その銅を露出するために処理される下位ビア層を含む基板を得る−ステップ（ａ）、および一般的に銅のシード層によっておよび一般的にスパッタリングによってまたは無電解めっきによって基板を覆う−ステップ（ｂ）。任意選択で、銅がその上に堆積される前に、タンタル、チタン、クロムまたはタングステンのような、非常に薄い、おそらく０．０４から０．１ミクロンの接着金属の層が、最初に堆積される。フォトレジストの第１層が、シード層の上に次いで塗布され−ステップ（ｃ）、およびネガパターンを形成するために露光されてかつ現像される−ステップ（ｄ）。金属層、一般的に銅が、ネガパターンに電気メッキされ−ステップ（ｅ）、および、フォトレジストが剥離され−ステップ（ｆ）、パッドの第１層を直立したままに残す。第２のフォトレジスト層が、次にパッドの上に塗布されることができ−ステップ（ｇ）、および、第２のビア層のパターンが第２のフォトレジスト層内に露光されてかつ現像されることができる−ステップ（ｈ）。金属の第２のビア層が、ビア層を作り出すために電気メッキまたは無電解めっきのどちらかによって第２のパターンの溝に堆積されることができ−ステップ（ｉ）、および、第２のフォトレジスト層が剥離されることができ−ステップ（ｊ）、順に重ねて、２つの層のスタック、ビア層が続くフィーチャまたはパッド層を残す。

シード層が、次いで除去される−ステップ（ｋ）。任意選択で、例えば、それが水酸化アンモニウムまたは塩化銅のウエットエッチングによってエッチング除去され、および、誘電材料がパッドおよびビア層の直立した銅の上に積層される（ｌ）。

追加的な層の更なるビルドアップを可能にするために、誘電材料が、また、上面を平坦化する機械、化学または機械化学研削または研磨によって、金属を露出するために薄くされることができる−ステップ（ｍ）。次いで、銅のような、金属シード層が接地表面の上に堆積されることができ−ステップ（ｎ）、ステップ（ｃ）から（ｎ）を繰り返すことによって、更なる層が構築されることを可能にする。

誘電材料は、概ねポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物のような、ポリマーマトリクス、ならびに更に、ガラスファイバおよびセラミック粒子フィラー、を備える複合材料であり、かつ、ポリマー樹脂内の編ガラスファイバからなるプリプレグとして概ね適用される。

図６を参照して、変形製作ルートにおいて、少なくとも１つのビア層が次のステップによって製作されることができる：その銅を露出するために研磨される下位フィーチャ層を含む基板を得る−ステップ（ｉ）、シード層によって下位フィーチャ層を覆う−ステップ（ｉｉ）、シード層の上に金属層を堆積する−ステップ（ｉｉｉ）、金属層の上にフォトレジスト層を塗布する−ステップ（ｉｖ）、外形をつけられたスタックの適切に必要な大きさにされた層を含むビアまたはフィーチャのポジパターンを露光する−ステップ（ｖ）、および露出された金属層をエッチング除去する−ステップ（ｖｉ）。高い温度の水酸化アンモニウムの溶液のような、ウエットエッチングが使用されることができる。フォトレジストが、次いで剥離され、スタックの層を含むビア／フィーチャを直立したままに残す−ステップ（ｖｉｉ）、および、誘電材料がスタックの層を含むビア／フィーチャの上に積層される（ｖｉｉｉ）。

更なるビルドアップを可能にするために、誘電層が金属を露出するために薄くされることができる−ステップ（ｉｘ）。次いで、銅のような、金属シード層が薄くされた表面の上に堆積されることができる−ステップ（ｘ）。

ステップ（ｉ）から（ｘ）が、更なる層を置くために繰り返されることができる。図５のパターンメッキプロセスルートは、異なるプロセスによって置かれた異なる層によって図６のパネルメッキプロセスルートと組み合わせられるかまたはそれと交替されることができる。

スタックの隣接層は、多少外延的であることができ、直線のまたは湾曲したエッジを有する層によって外側にまたは内部に曲げられる、ピラミッド状、逆ピラミッド状、であることができる階段状のスタックを与える。

上記の記述は、説明だけとして提供される。理解されるであろうことは、本発明は多くの変形が可能であることである。

したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更態様の両方を含む。

請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示唆する。

１００ 多層支持構造体
１０２、１０４、１０６ 機能層またはフィーチャ層
１０８ フィーチャ
１１０、１１２、１１４、１１６ 誘電体
１１８ ビア
２００ スタック
２０２ スタック第１層
２０４ スタック第２層
２０６ スタック第３層
２０８ スタック第４層
２１０ 誘電材料
３１０ ビア
３２０、３３０ スタック
４００ スタック
４０２ 第１のビア層
４０４ 第２のビア層
４０６ 第３のビア層
４０８ 第４のビア層
４１０ 誘電材料
４１２ 底部パッド層
４１３、４１４、４１５ ＸＹ平面 パッド
４１６ 最上部導体層
４１７ 終端部 相互接続バンプ
４１８ ＩＣチップ
４３０ 構造体
４３２ ビア
４３４ フィーチャ
４５０ 相互接続構造体

Claims (30)

1. 多層電子支持構造体であって、ＸＹ平面に対して垂直なＺ方向に導通する金属ビア柱を取り囲む誘電材料からなる前記ＸＹ平面内に延在する複数の層を備え、前記複数の層の少なくとも２つのビア層を横断するスタックされたビア構造体が、隣接したビア層内の少なくとも２本のビア柱を備え、前記スタックされたビア構造体が、テーパーがつくように、隣接した層内の前記少なくとも２本のスタックされたビア柱が、前記ＸＹ平面内に異なる寸法を有することを特徴とする構造体。
2. 前記スタックされたビア構造体が、少なくとも３本のビア柱を備えることを特徴とする請求項１に記載の多層電子支持構造体。
3. 前記スタックされたビア構造体が矩形であり、および、各以降の層が各以前の層より少なく１つの方向に延在し、および、前記スタックされたビア構造体が１つの方向に階段状の外形を有することを特徴とする請求項１に記載の多層電子支持構造体。
4. 前記スタックされたビア構造体が矩形であり、および、各以降のビアが各以前のビアより少なく２つの反対方向に延在し、および、前記スタックされたビア構造体が概ね台形の形状を有することを特徴とする請求項１に記載の多層電子支持構造体。
5. 前記スタックされたビア構造体が矩形であり、および、各以降のビアが各以前のビアより少なく３つの反対方向に延在し、および前記スタックされたビア構造体が、３つの階段状の斜めの側面および前記多層複合物電子構造体の最上面および底面に対して垂直な１つの実質的に円滑な側面を備えた概ねピラミッド状の形状を有することを特徴とする請求項１に記載の多層電子支持構造体。
6. 前記スタックされたビア構造体が矩形であり、および、各以降のビアが各以前のビアより少なく４つの反対方向に延在し、および、前記スタックが概ね階段状のピラミッド形状を有することを特徴とする請求項１に記載の多層電子支持構造体。
7. 円形であり、および、各以降のビアが各以前のビアより少なく延在し、および、前記スタックされたビア構造体が概ね階段状の円錐形の形状を有することを特徴とする請求項１に記載の多層電子支持構造体。
8. 前記スタックされたビア構造体が、少なくとも４個のビアを備えることを特徴とする請求項１に記載の多層電子支持構造体。
9. 前記スタックされたビア構造体が、少なくとも５個のビアを備えることを特徴とする請求項１に記載の多層電子支持構造体。
10. 少なくとも１つの金属層が、金属シード層を備えることを特徴とする請求項１に記載の多層電子支持構造体。
11. 前記シード層が、前記誘電材料への接着を増進するために最初に置かれる接着金属層を更に備えることを特徴とする請求項１０に記載の多層電子支持構造体。
12. 前記接着金属層が、チタン、クロム、タンタルおよびタングステンを含む群の少なくとも１つを備えることを特徴とする請求項１１に記載の多層電子支持構造体。
13. 前記スタックされたビア構造体内の最下層が、少なくとも３０％、最上層より大きいことを特徴とする請求項１に記載の多層電子支持構造体。
14. 前記複数の層の少なくとも２つの層を横断するスタックされたビア構造体が、少なくとも２本の隣接したビア柱を備え、前記少なくとも２本の隣接したビア柱が、前記ＸＹ平面内に異なる寸法を有し、および、前記２本の隣接したビア柱の間に挿入されるシード層が、前記２本の隣接したビア柱の少なくとも１つより更に前記ＸＹ平面内に延在することを特徴とする請求項１に記載の多層電子支持構造体。
15. 前記シード層が、前記２本の隣接したビア柱より更に前記ＸＹ平面内に延在することを特徴とする請求項１４に記載の多層電子支持構造体。
16. 前記シード層が、銅を備えることを特徴とする請求項１５に記載の多層電子支持構造体。
17. 前記誘電材料が、ポリマーを備えることを特徴とする請求項１に記載の多層電子支持構造体。
18. 前記誘電材料が、ガラスファイバ、セラミック粒子含有物およびガラス粒子含有物からなるグループの少なくとも１つを備えることを特徴とする請求項１７に記載の多層電子支持構造体。
19. 前記スタックされたビア構造体の以前のビアが以降のビアより更に前記ＸＹ平面内に延在し、および、前記スタックされたビア構造体が概ねピラミッド状の形状を有することを特徴とする請求項１に記載の多層電子支持構造体。
20. 前記スタックされたビア構造体の以前のビアが、以降のビアの範囲より少なく前記ＸＹ平面内に延在し、および、前記スタックが概ね逆ピラミッド状の形状を有することを特徴とする請求項１に記載の多層電子支持構造体。
21. 前記スタックされたビア構造体が３つを超えるビア層を備え、少なくとも１個の内側のビアが、外側のビアより更に延在し、および、前記スタックされたビア構造体が前記少なくとも１つの側面上で外側にたわむ外形を有することを特徴とする請求項１に記載の多層電子支持構造体。
22. 前記スタックされたビア構造体が、３つを超える層を備え、少なくとも１個の内側のビアが、隣接した外側のビアより少なく延在し、および、前記スタックが前記少なくとも１つの側面上で内部にたわむ外形を有することを特徴とする請求項２１に記載の多層電子支持構造体。
23. 請求項１に記載の多層電子支持構造体であって、前記少なくとも１つのビア層が、以下のステップ、すなわち、
    （ａ）下位ビア層内にビアの端部を露出するために処理される前記下位ビア層を含む基板を得るステップと、
    （ｂ）シード層によって前記基板を覆うステップと、
    （ｃ）前記シード層の上にフォトレジストの層を塗布するステップと、
    （ｄ）フィーチャのネガパターンを形成するために前記フォトレジストを露光してかつ現像するステップと、
    （ｅ）フィーチャの層を製作するために前記ネガパターンに金属を堆積するステップと、
    （ｆ）前記フォトレジストを剥離して、前記フィーチャの層を直立したままにするステップと、
    （ｇ）前記シード層および前記フィーチャの層の上に第２のフォトレジスト層を塗布するステップと、
    （ｈ）前記第２のフォトレジスト層内のビアのパターンを露光してかつ現像するステップと、
    （ｉ）前記第２のパターンに銅を電気メッキするステップと、
    （ｊ）前記第２のフォトレジスト層を剥離するステップと、
    （ｋ）前記シード層を除去するステップと、
    （ｌ）前記少なくとも１つのビア層を備える前記フィーチャおよびビアの上に誘電材料を積層するステップと、を含むプロセスによって製作されることを特徴とする構造体。
24. 前記プロセスが、前記少なくとも１個の構成要素の前記金属を露出させるために前記誘電材料を薄くする更なるステップ（ｍ）を含むことを特徴とする請求項２３に記載の多層電子支持構造体。
25. 前記プロセスが、前記露出された金属構成要素によって前記薄くされた誘電材料の上に金属シード層を堆積する更なるステップ（ｎ）を含むことを特徴とする請求項２３に記載の多層電子支持構造体。
26. 請求項２３に記載の多層電子支持構造体であって、
    （ｉ）前記シード層が銅を備える、
    （ｉｉ）前記金属層が銅を備える、
    （ｉｉｉ）前記誘電材料がポリマーを備える、および
    （ｉｖ）前記誘電材料が、セラミックまたはガラス強化材を備える、のうち少なくとも１つによって更に特徴付けられる構造体。
27. 請求項２３に記載の多層電子支持構造体であって、
    （ｉ）前記誘電層が、ポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物を含む群から選択されるポリマーを備える、
    （ｉｉ）前記誘電層がガラスファイバを備える、および
    （ｉｖ）前記誘電層が粒子フィラーを備える、のうち少なくとも１つによって更に特徴付けられる構造体。
28. 請求項１に記載の多層電子支持構造体であって、前記少なくとも１つのビア層が、以下のステップ、すなわち、
    （ｉ）フィーチャ層を含み、かつ露出された銅を有する基板を得るステップと、
    （ｉｉ）シード層によって前記フィーチャ層を覆うステップと、
    （ｉｉｉ）前記シード層の上に金属層を堆積するステップと、
    （ｉｖ）前記金属層の上にフォトレジストの層を塗布するステップと、
    （ｖ）前記フォトレジスト内のビアのポジパターンを露光するステップと、
    （ｖｉ）露出された前記金属層をエッチング除去するステップと、
    （ｖｉｉ）前記フォトレジストを剥離して、前記ビア層内の前記少なくとも１個の構成要素を直立したままにするステップと、
    （ｖｉｉｉ）前記ビア層内の前記少なくとも１個の構成要素の上に誘電材料を積層するステップと、を含むプロセスによって製作されることを特徴とする構造体。
29. 前記金属を露出するために前記誘電材料を薄くする更なるステップ（ｉｘ）を含む請求項２８に記載の多層電子支持構造体。
30. 接地表面の上に金属シード層を堆積する更なるステップ（ｘ）を含む請求項２８に記載の多層電子支持構造体。