JP2014006785A - 半導体装置 - Google Patents

Abstract

【課題】誤差増幅器の動作には定電流回路が生成する基準電流が不可欠であるという拘束条件を緩和する。
【解決手段】半導体装置１に設けられた電源回路２は、誤差増幅器ＡＭＰ３を含む。誤差増幅器ＡＭＰ３は、差動対トランジスタＭＮ１４，ＭＮ１５と、差動対トランジスタと接続された電流源トランジスタＭＮ１６と、電流源トランジスタと並列に接続されたバイパス回路ＢＣ３とを含む。電流源トランジスタＭＮ１６には、定電流回路４によって生成された基準電流ＩＲが流れる。バイパス回路ＢＣ３は、１または直列接続された複数のバイパストランジスタＭＮ１７を含む。各バイパストランジスタＭＮ１７は、ダイオード接続されている。
【選択図】図７

Description

この発明は半導体装置に関し、たとえば、電源回路を有する半導体集積回路装置に好適に用いられるものである。

電源回路を備えた半導体集積回路装置では、半導体装置外から供給される外部電源電圧を動力源にして電源回路を動作させて、内部回路に供給する降圧電圧（内部電源電圧）を得ている。

電源回路は、出力トランジスタ（降圧トランジスタ）、分圧回路、基準電圧回路、および誤差増幅器を含む（たとえば、特許文献１〜６参照）。出力トランジスタは、外部電源電圧を受ける電源ノードと内部電源電圧を供給する電源供給ノードとの間に接続される。誤差増幅器は、分圧回路から出力された内部電源電圧の分圧電圧と、基準電圧回路から出力された基準電圧との差電圧に応じて、出力トランジスタの制御端子に与える電圧を制御する。

上記の誤差増幅器は、一対の負荷トランジスタと、差動対トランジスタと、差動対トランジスタに共通に接続された電流源トランジスタを含む。電流源トランジスタを流れる基準電流は定電流回路によって生成される。

特開平３−１５８９１２号公報 特開平５−３１３７６２号公報 特開平４−２０５１１５号公報 特開２０００−７５９４１号公報 特開２００１−３４３５１号公報 特開２００５−１２２５７４号公報

上記の構成の電源回路において、外部電源電圧が投入されたときに外部電源電圧が急速に立上がった場合には、定電流回路から基準電流が誤差増幅器に十分に供給されないうちに誤差増幅器が動作し始めることがある。この場合、誤差増幅器から出力トランジスタの制御端子に供給される電圧は、内部電源電圧のフィードバック値に応じて制御されたものでない。このため、内部電源電圧がオーバーシュートすることがあり得る。したがって、従来、誤差増幅器の動作には定電流回路が生成する基準電流が不可欠となっていた。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置に設けられた電源回路は、誤差増幅器を含む。誤差増幅器は、差動対トランジスタと、差動対トランジスタと接続された電流源トランジスタと、電流源トランジスタと並列に接続されたバイパス回路とを含む。電流源トランジスタには、定電流回路によって生成された基準電流が流れる。バイパス回路は、１または直列接続された複数のバイパストランジスタを含む。各バイパストランジスタは、ダイオード接続されている。

上記の一実施の形態によれば、誤差増幅器の動作には定電流回路が生成する基準電流が不可欠であるという拘束条件を緩和することができる。

一実施の形態による半導体装置の構成を概略的に示すブロック図である。 図１の電源回路の構成を示すブロック図である。 図２の定電流回路の構成の一例を示す回路図である。 図２の基準電圧回路の構成の一例を示す回路図である。 図４のバイパス回路の変形例を示す回路図である。 図２の電圧変換回路の構成の一例を示す回路図である。 図２の誤差アンプ回路の構成の一例を示す回路図である。 図３の定電流回路の変形例を示す回路図である。 図４の基準電圧回路の変形例を示す回路図である。 図６の電圧変換回路の変形例を示す回路図である。 図７の誤差アンプ回路の変形例を示す回路図である。 図４、図６、図７に示したバイパス回路が設けられていない場合における電源回路のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１０μ秒の場合）。 図４、図６、図７に示したバイパス回路が設けられていない場合における電源回路２のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１００μ秒の場合）。 図４、図６、図７に示したバイパス回路が設けられていない場合における電源回路２のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１ｍ秒の場合）。 図４、図６、図７に示したバイパス回路が設けられていない場合における電源回路２のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１０ｍ秒の場合）。 図４、図６、図７に示したバイパス回路が設けられている場合における電源回路２のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１０μ秒の場合）。 図４、図６、図７に示したバイパス回路が設けられている場合における電源回路２のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１００μ秒の場合）。 図４、図６、図７に示したバイパス回路が設けられている場合における電源回路２のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１ｍ秒の場合）。 図４、図６、図７に示したバイパス回路が設けられている場合における電源回路２のシミュレーション結果の一例を示す図である（外部電源電圧ＶＣＣの立上がり時間が１０ｍ秒の場合）。

以下、実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［半導体装置の概略構成］
図１は、一実施の形態による半導体装置１の構成を概略的に示すブロック図である。図１を参照して、半導体装置１は電源回路２と内部回路３とを含む。

電源回路２は、外部電源電圧ＶＣＣを降圧した内部電源電圧ＶＤＤを生成し、生成した内部電源電圧ＶＤＤを内部回路３に供給する。内部電源電圧ＶＤＤは、外部電源電圧ＶＣＣの変化および環境温度の変化によらず一定の値になるように制御される。半導体装置１が、たとえば、マイクロコンピュータの場合には、内部回路３は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、および周辺回路などを含み、内部電源電圧ＶＤＤはこれらの回路の駆動電圧として用いられる。

［電源回路の概略的な構成］
図２は、図１の電源回路２の構成を示すブロック図である。電源回路２は、定電流回路４、基準電圧回路５、電圧変換回路６、誤差アンプ回路（差動増幅回路）ＡＭＰ３、降圧トランジスタとしてのＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタＭＰ１２、および分圧回路ＤＣ２を含む。

定電流回路４は、外部電源電圧ＶＣＣのみによって動作する。定電流回路４は、基準電流ＩＲを生成し、電流ミラーを利用して基準電圧回路５、電圧変換回路６および誤差アンプ回路ＡＭＰ３に供給する。

基準電圧回路５は、外部電源電圧ＶＣＣと基準電流ＩＲとによって、基準電圧ＶＲ１を生成し、生成した基準電圧ＶＲ１を電圧変換回路６に送出する。

電圧変換回路６は、外部電源電圧ＶＣＣと基準電流ＩＲとによって動作し、基準電圧ＶＲ１を基準電圧ＶＲ２に変換する。すなわち、電圧変換回路６は、外部電源電圧ＶＣＣを降圧した基準電圧ＶＲ２を、基準電圧ＶＲ１に基づいて生成する。基準電圧ＶＲ２は基準電圧ＶＲ１に比例した値になる。

誤差アンプ回路ＡＭＰ３は、外部電源電圧ＶＣＣと基準電流ＩＲによって動作する。誤差アンプ回路ＡＭＰ３は、反転入力端子（−入力端子）に入力される上記の基準電圧ＶＲ２と非反転入力端子（＋入力端子）に入力される後述のフィードバック電圧ＶＦ２との電圧差に応じて制御電圧ＶＣ２を生成し、生成した制御電圧ＶＣ２をＰＭＯＳトランジスタＭＰ１２の制御端子（ゲート端子）に供給する。

誤差アンプ回路ＡＭＰ３から出力される制御電圧ＶＣ２は、フィードバック電圧ＶＦ２が基準電圧ＶＲ２よりも大きくなるにつれて増大する。この結果、ＰＭＯＳトランジスタＭＰ１２を流れる電流が減少するので、フィードバック電圧ＶＦ２の増大が抑制される。逆に、制御電圧ＶＣ２は、フィードバック電圧ＶＦ２が基準電圧ＶＲ２よりも小さくなるにつれて減少する。この結果、ＰＭＯＳトランジスタＭＰ１２を流れる電流が増加するので、フィードバック電圧ＶＦ２の減少が抑制される。したがって、定常状態では、フィードバック電圧ＶＦ２は基準電圧ＶＲ２に等しくなる。

ＰＭＯＳトランジスタＭＰ１２は、外部電源電圧ＶＣＣを受ける電源ノードＮＶと、内部電源電圧ＶＤＤを図１の内部回路３に出力する出力ノードＮＯＵＴとの間に接続される。ＰＭＯＳトランジスタＭＰ１２は、上記の制御電圧ＶＣ２に応じて外部電源電圧ＶＣＣを降圧した内部電源電圧ＶＤＤを生成する。

分圧回路ＤＣ２は、内部電源電圧ＶＤＤを分圧することによってフィードバック電圧ＶＦ２を生成する。図２の場合、分圧回路ＤＣ２は、出力ノードＮＯＵＴと接地電位ＧＮＤを与える接地ノードＮＧとの間に順に直列接続された抵抗素子Ｒ８，Ｒ９を含む（抵抗素子Ｒ８，Ｒ９の各々を複数の抵抗素子によって構成される抵抗部としてもよい）。分圧ノード（抵抗素子Ｒ８，Ｒ９の接続ノード）Ｎ２４からフィードバック電圧ＶＦ２が出力される。分圧回路ＤＣ２の分圧比をαとすると、定常状態では、内部電源電圧ＶＤＤは基準電圧ＶＲ２を分圧比αで除した値に等しい。

抵抗素子Ｒ８の抵抗値はゼロオームであってもよく（すなわち、ノードＮ２４が出力ノードＮＯＵＴに直結されている）、その場合は内部電源電圧ＶＤＤそのものがフィードバック電圧ＶＦ２となる。

抵抗素子Ｒ９の抵抗値は無限大であってもよく（すなわち、抵抗素子Ｒ９が設けられていない）、その場合、内部電源電圧ＶＤＤは図１の内部回路３（図２では図示省略）を介して接地ノードＮＧと接続される。

この明細書において、上記の誤差アンプ回路ＡＭＰ３、降圧トランジスタとしてのＰＭＯＳトランジスタＭＰ１２、および分圧回路ＤＣ２をまとめて降圧回路７と称する場合がある。降圧回路７は、外部電源電圧ＶＣＣを降圧した内部電源電圧ＶＤＤを、基準電圧ＶＲ２に基づいて生成する。

［電源投入時の問題点］
一般に、ＭＯＳトランジスタは電圧依存性を示す抵抗値および容量値を有する。さらに抵抗素子は寄生容量を有し、容量素子は寄生抵抗を有する。電気回路はこれらの各素子の集合体であるので、電気回路を構成する素子間のノードは、製造条件／印加電圧条件／環境温度条件に依存した互いに異なる時定数を持つ。

図２の電源回路２の電源投入時において、上記の時定数と同等の時間もしくは上記の時定数よりも短い時間で電源が投入される場合には、各ノードの電圧および電流は上記の時定数によって支配される。このため、図２において、定電流回路４が動作しないうちに基準電圧回路５、電圧変換回路６および誤差アンプ回路ＡＭＰ３が動作し始めることがあり得る。この場合、誤差アンプ回路ＡＭＰ３から出力される制御電圧ＶＣ２は、基準電圧ＶＲ２とフィードバック電圧ＶＦ２との電圧差に応じた制御された値にはならない。この結果、降圧トランジスタとしてのＰＭＯＳトランジスタＭＰ１２に急激に電流が流れた場合には、内部電源電圧ＶＤＤがオーバーシュートする。

以下に詳しく説明するように、この実施の形態によれば基準電圧回路５、電圧変換回路６および誤差アンプ回路ＡＭＰ３は、基準電流ＩＲが十分に供給されていない条件下でも、動作可能になるように構成されている。

［電源回路の詳細な構成］
以下、定電流回路４、基準電圧回路５、電圧変換回路６、および誤差アンプ回路ＡＭＰ３の各々の構成の一例について説明する。

（定電流回路４の構成例）
図３は、図２の定電流回路４の構成の一例を示す回路図である。図３に示す定電流回路４は、抵抗素子Ｒ１と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３と、ＮＭＯＳ（Negative-channel MOS）トランジスタＭＮ１と、互いに並列接続された複数のＮＭＯＳトランジスタＭＮ２（「ＮＭＯＳトランジスタ群ＭＮ２」とも記載する）とを含む。

ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３は互いに同一のサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）を有する。ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタ群ＭＮ２の各々は互いに同一のサイズを有する。ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３のサイズと、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のサイズとは異なっていてもよいし、同じであってもよい。

ＮＭＯＳトランジスタＭＮ１のソース端子は接地ノードＮＧに接続される。ＮＭＯＳトランジスタ群ＭＮ２の共通のソース端子と接地ノードＮＧとの間に抵抗素子Ｒ１が接続される。ＮＭＯＳトランジスタＭＮ１のゲート端子およびＮＭＯＳトランジスタ群ＭＮ２の各ゲート端子は、ＮＭＯＳトランジスタＭＮ１のドレイン端子（ノードＮ１）に接続される。ＰＭＯＳトランジスタＭＰ１はノードＮ１と電源ノードＮＶとの間に接続される。ＰＭＯＳトランジスタＭＰ２は、ＮＭＯＳトランジスタ群ＭＮ２の共通のドレイン端子（ノードＮ２）と電源ノードＮＶとの間に接続される。ＰＭＯＳトランジスタＭＰ１，ＭＰ２の共通のゲート端子は、ＰＭＯＳトランジスタＭＰ２のドレイン端子（ノードＮ２）に接続される。ＰＭＯＳトランジスタＭＰ３のソース端子は電源ノードＮＶに接続され、そのゲート端子はノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ３のドレイン端子から基準電流ＩＲが送出される。

図３に示す定電流回路４は、外部電源電圧ＶＣＣの変動に依存しないバイアス回路として知られているものである。図３において、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３はカレントミラーを構成するので同一の基準電流ＩＲが流れる。ＮＭＯＳトランジスタＭＮ１のゲート・ソース間電圧をＶｇｓ１とし、ＮＭＯＳトランジスタ群ＭＮ２のゲート・ソース間電圧をＶｇｓ２とし、抵抗素子Ｒ１の抵抗値をｒ１とすれば、
Ｖｇｓ１＝Ｖｇｓ２＋ＩＲ×ｒ１ …(1)
が成り立つ。ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタ群ＭＮ２が飽和領域で動作すれば、上式（１）のＶｇｓ１，Ｖｇｓ２はドレイン電流ＩＲには依存するが、ドレイン電圧に依存しなくなる。したがって、上式（１）を満たす基準電流ＩＲは、外部電源電圧ＶＣＣに依存しない。ドレイン電流ＩＲの大きさは、抵抗素子Ｒ１の抵抗値ｒ１、ＮＭＯＳトランジスタＭＮ１のサイズ、およびＮＭＯＳトランジスタ群ＭＮ２の並列数によって決定される。

（基準電圧回路５の構成例）
図４は、図２の基準電圧回路５の構成の一例を示す回路図である。図４に示す基準電圧回路５は、いわゆるバンドギャップリファレンス回路と呼ばれるものである。

基準電圧回路５は、誤差アンプ回路（差動増幅回路）ＡＭＰ１と、ＮＭＯＳトランジスタＭＮ３と、ＰＭＯＳトランジスタＭＰ６と、抵抗素子Ｒ２，Ｒ３，Ｒ４と、ダイオードＤ１と、並列接続された複数のダイオードＤ２（「ダイオード群Ｄ２」と称する）を含む。

ＰＭＯＳトランジスタＭＰ６は、電源ノードＮＶとノードＮ１３との間に接続される。抵抗素子Ｒ２およびダイオードＤ１は、この順でノードＮ１３と接地ノードＮＧとの間に接続される（ダイオードＤ１のカソードが接地される）。抵抗素子Ｒ３，Ｒ４およびダイオード群Ｄ２は、この順でノードＮ１３と接地ノードＮＧとの間に接続される（ダイオード群Ｄ２の各カソードが接地される）。ＮＭＯＳトランジスタＭＮ３のソース端子は接地ノードＮＧに接続され、そのゲート端子およびドレイン端子は、図３のＰＭＯＳトランジスタＭＰ３のドレイン端子もしくはＰＭＯＳトランジスタＭＰ３とカレントミラーを構成する他のＰＭＯＳトランジスタのドレイン端子と接続される。これによってＮＭＯＳトランジスタＭＮ３には基準電流ＩＲが流れる。

誤差アンプ回路ＡＭＰ１は、一対の負荷トランジスタとしてのＰＭＯＳトランジスタＭＰ４，ＭＰ５と、差動対トランジスタとしてのＮＭＯＳトランジスタＭＮ４，ＭＮ５と、テール電流ＩＴ１を流すための電流源トランジスタとしてのＮＭＯＳトランジスタＭＮ６と、バイパス回路ＢＣ１とを含む。

ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ４はこの順で電源ノードＮＶとノードＮ３との間に直列に接続される。ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ５はこの順で電源ノードＮＶとノードＮ３との間に直列に接続される。ＰＭＯＳトランジスタＭＰ４のゲート端子は、ＰＭＯＳトランジスタＭＰ５のゲート端子およびドレイン端子に接続される。ＰＭＯＳトランジスタＭＰ４のドレイン端子（ノードＮ１１）は、ＰＭＯＳトランジスタＭＰ６のゲート端子に接続される。ＮＭＯＳトランジスタＭＮ４のゲート端子はダイオードＤ１のアノード（ノードＮ１４）に接続され、ＮＭＯＳトランジスタＭＮ５のゲート端子は抵抗素子Ｒ３，Ｒ４の接続ノード（ノードＮ１５）に接続される。

ＮＭＯＳトランジスタＭＮ６は、ＮＭＯＳトランジスタＭＮ４，ＭＮ５の各ソース端子（ノードＮ３）と接地ノードＮＧとの間に接続される。ＮＭＯＳトランジスタＭＮ６のゲート端子は、ＮＭＯＳトランジスタＭＮ３のゲート端子およびドレイン端子と接続される。これによって、外部電源電圧ＶＣＣが立上がった後の定常状態では、ＮＭＯＳトランジスタＭＮ６に流れるテール電流ＩＴ１は、基準電流ＩＲに等しくなる。

誤差アンプ回路ＡＭＰ１は、ノードＮ１４，Ｎ１５の電位が等しくなるように、ＰＭＯＳトランジスタＭＰ６に流れる電流（すなわち、ノードＮ１４，Ｎ１５に流れる電流）を制御する。この結果、抵抗素子Ｒ２，Ｒ３，Ｒ４の抵抗値と、ダイオード群Ｄ２の並列数を調整することによって、ノードＮ１３から出力される基準電圧ＶＲ１を温度に依存しないようにすることができる。なお、ダイオードＤ１およびダイオード群Ｄ２として、ベースとコレクタとが接続されたバイポーラトランジスタをそれぞれ用いることができる。

バイパス回路ＢＣ１は、ＮＭＯＳトランジスタＭＮ６と並列に接続される。バイパス回路ＢＣ１は、ゲート端子とドレイン端子が相互に接続された（いわゆるダイオード接続された）ＮＭＯＳトランジスタＭＮ７を含む。外部電源電圧ＶＣＣが立上がった後の定常状態では、ノードＮ３と接地ノードＮＧとの間の電圧（ＮＭＯＳトランジスタＭＮ６の両端にかかる電圧）は、ＮＭＯＳトランジスタＭＮ７の閾値電圧よりも小さいことが望ましい。これによって、定常状態においてバイパス回路ＢＣ１を流れるテール電流ＩＴ１ｂをほぼ０にできる。

従来の誤差アンプ回路の動作には、図３の定電流回路４が送出する基準電流ＩＲが不可欠であった。これに対して図４に示す誤差アンプ回路ＡＭＰ１は、外部電源電圧ＶＣＣが投入された過渡状態のとき、基準電流ＩＲが存在しないためにテール電流ＩＴ１が得られない条件下においても動作可能な場合がある。すなわち、差動対トランジスタの共通ソース（ノードＮ３）の電位が上昇し、ノードＮ３と接地ノードＮＧとの間の電位差がバイパストランジスタとしてのＮＭＯＳトランジスタＭＮ７の閾値電圧を超えたときには、ＮＭＯＳトランジスタＭＮ７を介してテール電流ＩＴ１ｂが流れ、基準電圧ＶＲ１が生成される。この結果、誤差アンプ回路の動作には、定電流回路４が送出する基準電流ＩＲが不可欠であるという拘束条件を緩和することができる。

図５は、図４のバイパス回路ＢＣ１の変形例を示す回路図である。図５のバイパス回路ＢＣ１Ａは、ノードＮ３と接地ノードＮＧとの間に直列接続された複数のＮＭＯＳトランジスタＭＮ７Ａ，ＭＮ７Ｂ，ＭＮ７Ｃを含む（図５の場合は、直列数が３個の場合が例示されている）。各ＮＭＯＳトランジスタはダイオード接続されている。

外部電源電圧ＶＣＣが立上がった後の定常状態では、ノードＮ３と接地ノードＮＧとの間の電圧（図４のＮＭＯＳトランジスタＭＮ６の両端にかかる電圧）は、ＮＭＯＳトランジスタＭＮ７Ａ，ＭＮ７Ｂ，ＭＮ７Ｃの各々の閾値電圧の合計よりも小さいことが望ましい。これによって、定常状態においてバイパス回路ＢＣ１Ａを流れる電流をほぼ０にできる。バイパス回路ＢＣ１Ａを構成するＮＭＯＳトランジスタを複数段直列に接続することによって、ノードＮ３と接地ノードＮＧとの間の電圧よりも閾値電圧の合計値を容易に大きくすることができる（すなわち、ＮＭＯＳトランジスタＭＮ７の製造プロセスを変更して閾値電圧を無理に大きくする必要がないというメリットがある）。

（電圧変換回路６の構成例）
図６は、図２の電圧変換回路６の構成の一例を示す回路図である。図６に示す電圧変換回路６は、誤差アンプ回路ＡＭＰ２と、降圧トランジスタとしてのＰＭＯＳトランジスタＭＰ９と、分圧回路ＤＣ１と、ＮＭＯＳトランジスタＭＮ８とを含む。すなわち、電圧変換回路６の構成は図２の降圧回路７の構成と同じであり、図２の電源回路２は直列に２段接続された降圧回路を有している。

図６を参照して、ＰＭＯＳトランジスタＭＰ９は、外部電源電圧ＶＣＣを受ける電源ノードＮＶと、基準電圧ＶＲ２を図２の誤差アンプ回路ＡＭＰ３（ノードＮ２１）に出力するノードＮ１８との間に接続される。ＰＭＯＳトランジスタＭＰ９は、誤差アンプ回路ＡＭＰ２から出力された制御電圧ＶＣ１に応じて外部電源電圧ＶＣＣを降圧した基準電圧ＶＲ２を生成する。

分圧回路ＤＣ１は、基準電圧ＶＲ２を分圧することによってフィードバック電圧ＶＦ１を生成する。図６の場合、分圧回路ＤＣ１は、ノードＮ１８と接地ノードＮＧとの間に順に直列接続された抵抗素子Ｒ５，Ｒ６，Ｒ７を含む。分圧ノード（抵抗素子Ｒ５，Ｒ６の接続ノード）Ｎ１９からフィードバック電圧ＶＦ１が出力される。分圧回路ＤＣ１の分圧比をβとすると、定常状態では、基準電圧ＶＲ２は基準電圧ＶＲ１を分圧比βで除した値に等しい。

ＮＭＯＳトランジスタＭＮ８のソース端子は接地ノードＮＧに接続され、そのゲート端子およびドレイン端子は、図３のＰＭＯＳトランジスタＭＰ３のドレイン端子もしくはＰＭＯＳトランジスタＭＰ３とカレントミラーを構成する他のＰＭＯＳトランジスタのドレイン端子と接続される。これによってＮＭＯＳトランジスタＭＮ８には基準電流ＩＲが流れる。

誤差アンプ回路ＡＭＰ２は、一対の負荷トランジスタとしてのＰＭＯＳトランジスタＭＰ７，ＭＰ８と、差動対トランジスタとしてのＮＭＯＳトランジスタＭＮ９，ＭＮ１０と、テール電流ＩＴ２を流すための電流源トランジスタとしてのＮＭＯＳトランジスタＭＮ１１と、バイパス回路ＢＣ２とを含む。

ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ９はこの順で電源ノードＮＶとノードＮ４との間に直列に接続される。ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ１０はこの順で電源ノードＮＶとノードＮ４との間に直列に接続される。ＰＭＯＳトランジスタＭＰ７のゲート端子は、ＰＭＯＳトランジスタＭＰ８のゲート端子およびドレイン端子に接続される。ＰＭＯＳトランジスタＭＰ７のドレイン端子（ノードＮ１６）は、ＰＭＯＳトランジスタＭＰ９のゲート端子に接続される。ＮＭＯＳトランジスタＭＮ９のゲート端子には図４の基準電圧回路５から基準電圧ＶＲ１が与えられる。ＮＭＯＳトランジスタＭＮ１０のゲート端子は分圧ノードＮ１９に接続される。ＮＭＯＳトランジスタＭＮ１１は、ＮＭＯＳトランジスタＭＮ９，ＭＮ１０の各ソース端子（ノードＮ４）と接地ノードＮＧとの間に接続される。ＮＭＯＳトランジスタＭＮ１１のゲート端子は、ＮＭＯＳトランジスタＭＮ８のゲート端子およびドレイン端子と接続される。これによって、外部電源電圧ＶＣＣが立上がった後の定常状態では、ＮＭＯＳトランジスタＭＮ１１に流れるテール電流ＩＴ２は、基準電流ＩＲに等しくなる。

バイパス回路ＢＣ２は、ＮＭＯＳトランジスタＭＮ１１と並列に接続される。バイパス回路ＢＣ２は、ゲート端子とドレイン端子が相互に接続された（いわゆるダイオード接続された）ＮＭＯＳトランジスタＭＮ１２を含む。図５で説明したようにダイオード接続されたＮＭＯＳトランジスタを複数個直列に接続することによってバイパス回路ＢＣ２を構成してもよい。

バイパス回路ＢＣ２を設けることによって、誤差アンプ回路ＡＭＰ２は、外部電源電圧ＶＣＣが投入された過渡状態のとき、基準電流ＩＲが存在しないためにテール電流ＩＴ２が得られない条件下においても動作可能な場合がある。すなわち、差動対トランジスタの共通ソース（ノードＮ４）の電位が上昇し、ノードＮ４と接地ノードＮＧとの間の電位差がバイパストランジスタとしてのＮＭＯＳトランジスタＭＮ１２の閾値電圧を超えたときには、ＮＭＯＳトランジスタＭＮ１２を介してテール電流ＩＴ２ｂが流れ、基準電圧ＶＲ２が生成される。この結果、誤差アンプ回路の動作には、定電流回路４が送出する基準電流ＩＲが不可欠であるという拘束条件を緩和することができる。

外部電源電圧ＶＣＣが立上がった後の定常状態では、ノードＮ４と接地ノードＮＧとの間の電圧（ＮＭＯＳトランジスタＭＮ１１の両端にかかる電圧）は、バイパス回路ＢＣ２を構成するＮＭＯＳトランジスタＭＮ１２の閾値電圧（複数個の直列接続によってバイパス回路ＢＣ２を構成する場合は、各ＮＭＯＳトランジスタの閾値電圧の合計）よりも小さいことが望ましい。これによって、定常状態においてバイパス回路ＢＣ２を流れるテール電流ＩＴ２ｂをほぼ０にできる。

なお、図２の電源回路２において、電圧変換回路６と降圧回路７を直列２段に構成している理由は次のとおりである。内部電源電圧ＶＤＤのフィードバック制御の速度を最速にする場合には、図２の抵抗素子Ｒ８の抵抗値を０オームにする（すなわち、フィードバック電圧ＶＦ２を内部電源電圧ＶＤＤに等しくする）のが望ましい。抵抗素子Ｒ８を設けると、出力ノードＮＯＵＴの寄生容量と抵抗素子Ｒ８とのＣＲ遅延によってフィードバック制御速度が低下する。図２の抵抗素子Ｒ８を０オームにする（出力ノードＮＯＵＴとノードＮ２４とを直結する）場合には、図６に示す電圧変換回路６の分圧回路ＤＣ１の分圧比によって、基準電圧ＶＲ２（すなわち、内部電源電圧ＶＤＤ）の大きさが調整される。

（誤差アンプ回路ＡＭＰ３の構成例）
図７は、図２の誤差アンプ回路ＡＭＰ３の構成の一例を示す回路図である。図７に示す誤差アンプ回路ＡＭＰ３は、一対の負荷トランジスタとしてのＰＭＯＳトランジスタＭＰ１０，ＭＰ１１と、差動対トランジスタとしてのＮＭＯＳトランジスタＭＮ１４，ＭＮ１５と、テール電流ＩＴ３を流すための電流源トランジスタとしてのＮＭＯＳトランジスタＭＮ１６と、バイパス回路ＢＣ３と、ＮＭＯＳトランジスタＭＮ１３とを含む。

ＮＭＯＳトランジスタＭＮ１３のソース端子は接地ノードＮＧに接続され、そのゲート端子およびドレイン端子は、図３のＰＭＯＳトランジスタＭＰ３のドレイン端子もしくはＰＭＯＳトランジスタＭＰ３とカレントミラーを構成する他のＰＭＯＳトランジスタのドレイン端子と接続される。これによってＮＭＯＳトランジスタＭＮ１３には基準電流ＩＲが流れる。

ＰＭＯＳトランジスタＭＰ１０およびＮＭＯＳトランジスタＭＮ１４はこの順で電源ノードＮＶとノードＮ５との間に直列に接続される。ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１５はこの順で電源ノードＮＶとノードＮ５との間に直列に接続される。ＰＭＯＳトランジスタＭＰ１０のゲート端子は、ＰＭＯＳトランジスタＭＰ１１のゲート端子およびドレイン端子（ノードＮ２３）に接続される。ＰＭＯＳトランジスタＭＰ１０のドレイン端子（ノードＮ２２）から、制御電圧ＶＣ２が図２の降圧トランジスタとしてのＰＭＯＳトランジスタＭＰ１２のゲート端子に出力される。ＮＭＯＳトランジスタＭＮ１４のゲート端子（反転入力端子）には図６の電圧変換回路６から基準電圧ＶＲ２が与えられる。ＮＭＯＳトランジスタＭＮ１５のゲート端子（非反転入力端子）には図２の分圧回路ＤＣ２からフィードバック電圧ＶＦ２が入力される。ＮＭＯＳトランジスタＭＮ１６は、ＮＭＯＳトランジスタＭＮ１４，ＭＮ１５の各ソース端子（ノードＮ５）と接地ノードＮＧとの間に接続される。ＮＭＯＳトランジスタＭＮ１６のゲート端子は、ＮＭＯＳトランジスタＭＮ１３のゲート端子およびドレイン端子と接続される。これによって、外部電源電圧ＶＣＣが立上がった後の定常状態では、ＮＭＯＳトランジスタＭＮ１６に流れるテール電流ＩＴ３は、基準電流ＩＲに等しくなる。

バイパス回路ＢＣ３は、ＮＭＯＳトランジスタＭＮ１６と並列に接続される。バイパス回路ＢＣ３は、ゲート端子とドレイン端子が相互に接続された（いわゆるダイオード接続された）ＮＭＯＳトランジスタＭＮ１７を含む。図５で説明したようにダイオード接続されたＮＭＯＳトランジスタを複数個直列に接続することによってバイパス回路ＢＣ３を構成してもよい。

バイパス回路ＢＣ３を設けることによって、誤差アンプ回路ＡＭＰ３は、外部電源電圧ＶＣＣが投入された過渡状態のとき、基準電流ＩＲが存在しないためにテール電流ＩＴ３が得られない条件下においても動作可能な場合がある。すなわち、差動対トランジスタの共通ソース（ノードＮ５）の電位が上昇し、ノードＮ５と接地ノードＮＧとの間の電位差がバイパストランジスタとしてのＮＭＯＳトランジスタＭＮ１７の閾値電圧を超えたときには、ＮＭＯＳトランジスタＭＮ１７を介してテール電流ＩＴ３ｂが流れ、制御電圧ＶＣ２が生成される。この結果、誤差アンプ回路の動作には、定電流回路４が送出する基準電流ＩＲが不可欠であるという拘束条件を緩和することができる。

外部電源電圧ＶＣＣが立上がった後の定常状態では、ノードＮ５と接地ノードＮＧとの間の電圧（ＮＭＯＳトランジスタＭＮ１６の両端にかかる電圧）は、バイパス回路ＢＣ３を構成するＮＭＯＳトランジスタＭＮ１７の閾値電圧（複数個の直列接続によってバイパス回路ＢＣ３を構成する場合は、各ＮＭＯＳトランジスタの閾値電圧の合計）よりも小さいことが望ましい。これによって、定常状態においてバイパス回路ＢＣ３を流れるテール電流ＩＴ３ｂをほぼ０にできる。

［実施の形態の効果］
上述したようにバイパス回路ＢＣ１，ＢＣ２，ＢＣ３を設けることによって、定電流回路４が送出する基準電流ＩＲが存在しない条件下においても、基準電圧回路５、電圧変換回路６、誤差アンプ回路ＡＭＰ３を動作させることが可能になる。この結果、内部電源電圧ＶＤＤの生成には「定電流回路４が送出する基準電流が不可欠」という拘束条件が緩和される。

［電源回路の変形例］
図３の定電流回路４は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて構成することができる。さらに、図４の誤差アンプ回路ＡＭＰ１、図６の誤差アンプ回路ＡＭＰ２、および図７の誤差アンプ回路ＡＭＰ３において、差動対トランジスタ、電流源トランジスタ、およびバイパス回路をＰＭＯＳトランジスタで構成することが可能である。以下、図８〜図１１を参照して簡単に説明する。

（定電流回路の変形例）
図８は、図３の定電流回路４の変形例を示す回路図である。図８に示す定電流回路１０４は、抵抗素子Ｒ１０１と、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２，ＭＮ１０３と、ＰＭＯＳトランジスタＭＰ１０１と、互いに並列接続された複数のＰＭＯＳトランジスタＭＰ１０２（「ＰＭＯＳトランジスタ群ＭＰ１０２」とも記載する）とを含む。

ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２，ＭＮ１０３は互いに同一のサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）を有する。ＰＭＯＳトランジスタＭＰ１０１およびＰＭＯＳトランジスタ群ＭＰ１０２の各々は互いに同一のサイズを有する。ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２，ＭＮ１０３のサイズと、ＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０２のサイズとは異なっていてもよいし、同じであってもよい。

ＰＭＯＳトランジスタＭＰ１０１のソース端子は電源ノードＮＶに接続される。ＰＭＯＳトランジスタ群ＭＰ１０２の共通のソース端子と電源ノードＮＶとの間に抵抗素子Ｒ１０１が接続される。ＰＭＯＳトランジスタＭＰ１０１のゲート端子およびＰＭＯＳトランジスタ群ＭＰ１０２の各ゲート端子は、ＰＭＯＳトランジスタＭＰ１０１のドレイン端子（ノードＮ１０１）に接続される。ＮＭＯＳトランジスタＭＮ１０１はノードＮ１０１と接地ノードＮＧとの間に接続される。ＮＭＯＳトランジスタＭＮ１０２は、ＰＭＯＳトランジスタ群ＭＰ１０２の共通のドレイン端子（ノードＮ１０２）と接地ノードＮＧとの間に接続される。ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２の共通のゲート端子は、ＮＭＯＳトランジスタＭＮ１０２のドレイン端子に接続される。ＮＭＯＳトランジスタＭＮ１０３のソース端子は接地ノードＮＧに接続され、そのゲート端子はノードＮ１０２に接続される。ＮＭＯＳトランジスタＭＮ１０３のドレイン端子に流入するような基準電流ＩＲが生成される。

（基準電圧回路の変形例）
図９は、図４の基準電圧回路５の変形例を示す回路図である。図９に示す基準電圧回路１０５は、誤差アンプ回路（差動増幅回路）ＡＭＰ１０１と、ＰＭＯＳトランジスタＭＰ１０３と、ＰＭＯＳトランジスタＭＰ６と、抵抗素子Ｒ２，Ｒ３，Ｒ４と、ダイオードＤ１と、並列接続される複数のダイオードＤ２（「ダイオード群Ｄ２」と称する）を含む。ＰＭＯＳトランジスタＭＰ６、抵抗素子Ｒ２，Ｒ３，Ｒ４、ダイオードＤ１、およびダイオード群Ｄ２の構成および接続は、図４の場合と同じであるので説明を繰り返さない。

ＰＭＯＳトランジスタＭＰ１０３のソース端子は電源ノードＮＶに接続され、そのゲート端子およびドレイン端子は、図８のＮＭＯＳトランジスタＭＮ１０３のドレイン端子もしくはＮＭＯＳトランジスタＭＮ１０３とカレントミラーを構成する他のＮＭＯＳトランジスタのドレイン端子と接続される。もしくは、図３のＰＭＯＳトランジスタＭＰ３と接地ノードＮＧとの間にＮＭＯＳトランジスタを設けることにより、ＰＭＯＳトランジスタＭＰ１０３のゲート端子およびドレイン端子は、このＮＭＯＳトランジスタとカレントミラーを構成する他のＮＭＯＳトランジスタのドレイン端子と接続される。これによってＰＭＯＳトランジスタＭＰ１０３には基準電流ＩＲが流れる。

誤差アンプ回路ＡＭＰ１０１は、一対の負荷トランジスタとしてのＮＭＯＳトランジスタＭＮ１０４，ＭＮ１０５と、差動対トランジスタとしてのＰＭＯＳトランジスタＭＰ１０４，ＭＰ１０５と、テール電流を流すための電流源トランジスタとしてのＰＭＯＳトランジスタＭＮ１０８と、バイパス回路ＢＣ１０１とを含む。誤差アンプ回路ＡＭＰ１０３は、さらに、ＮＭＯＳトランジスタＭＮ１０６，ＭＮ１０７と、ＰＭＯＳトランジスタＭＰ１０６，ＭＰ１０７とを含む。

ＮＭＯＳトランジスタＭＮ１０４およびＰＭＯＳトランジスタＭＰ１０４はこの順で接地ノードＮＧとノードＮ１０３との間に直列に接続される。ＮＭＯＳトランジスタＭＮ１０５およびＰＭＯＳトランジスタＭＰ１０５はこの順で接地ノードＮＧとノードＮ１０３との間に直列に接続される。ＰＭＯＳトランジスタＭＰ１０６およびＮＭＯＳトランジスタＭＮ１０６はこの順で電源ノードＮＶと接地ノードＮＧとの間に直列に接続される。ＰＭＯＳトランジスタＭＰ１０７およびＮＭＯＳトランジスタＭＮ１０７はこの順で電源ノードＮＶと接地ノードＮＧとの間に直列に接続される。ＮＭＯＳトランジスタＭＮ１０６のゲート端子は、ＮＭＯＳトランジスタＭＮ１０４のゲート端子およびドレイン端子に接続される。ＮＭＯＳトランジスタＭＮ１０７のゲート端子は、ＮＭＯＳトランジスタＭＮ１０５のゲート端子およびドレイン端子に接続される。ＰＭＯＳトランジスタＭＰ１０４のゲート端子はダイオードＤ１のアノード（ノードＮ１４）に接続される。ＰＭＯＳトランジスタＭＰ１０５のゲート端子は抵抗素子Ｒ３，Ｒ４の接続ノード（ノードＮ１５）に接続される。ＰＭＯＳトランジスタＭＰ１０７のゲート端子は、ＰＭＯＳトランジスタＭＰ１０６のゲート端子およびドレイン端子（ノードＮ１１２）に接続される。ＰＭＯＳトランジスタＭＰ１０７のドレイン端子（ノードＮ１１１）は、ＰＭＯＳトランジスタＭＰ６のゲート端子に接続される。

ＰＭＯＳトランジスタＭＰ１０８は、ノードＮ１０３と電源ノードＮＶとの間に接続される。ＰＭＯＳトランジスタＭＰ１０８のゲート端子は、ＰＭＯＳトランジスタＭＰ１０３のゲート端子およびドレイン端子に接続される。これによって、外部電源電圧ＶＣＣが立上がった後の定常状態では、ＰＭＯＳトランジスタＭＰ１０８に流れるテール電流は、基準電流ＩＲに等しくなる。

バイパス回路ＢＣ１０１は、ＰＭＯＳトランジスタＭＰ１０８と並列に接続される。バイパス回路ＢＣ１０１は、ゲート端子とドレイン端子が相互に接続された（いわゆるダイオード接続された）ＰＭＯＳトランジスタＭＰ１０９を含む。図５で説明したように、ダイオード接続されたＰＭＯＳトランジスタを複数個直列に接続することによってバイパス回路ＢＣ１０１を構成してもよい。

（電圧変換回路の変形例）
図１０は、図６の電圧変換回路６の変形例を示す回路図である。図１０に示す電圧変換回路１０６は、誤差アンプ回路ＡＭＰ１０２と、降圧トランジスタとしてのＰＭＯＳトランジスタＭＰ９と、分圧回路ＤＣ１と、ＰＭＯＳトランジスタＭＰ１１０とを含む。ＰＭＯＳトランジスタＭＰ９および分圧回路ＤＣ１の構成および接続は図６の場合と同じであるので、説明を繰り返さない。

ＰＭＯＳトランジスタＭＰ１１０のソース端子は電源ノードＮＶに接続され、そのゲート端子およびドレイン端子は、図８のＮＭＯＳトランジスタＭＮ１０３のドレイン端子もしくはＮＭＯＳトランジスタＭＮ１０３とカレントミラーを構成する他のＮＭＯＳトランジスタのドレイン端子と接続される。もしくは、図３のＰＭＯＳトランジスタＭＰ３と接地ノードＮＧとの間にＮＭＯＳトランジスタを設けることにより、ＰＭＯＳトランジスタＭＰ１１０のゲート端子およびドレイン端子は、このＮＭＯＳトランジスタとカレントミラーを構成する他のＮＭＯＳトランジスタのドレイン端子と接続される。これによってＰＭＯＳトランジスタＭＰ１１０には基準電流ＩＲが流れる。

誤差アンプ回路ＡＭＰ１０２は、一対の負荷トランジスタとしてのＮＭＯＳトランジスタＭＮ１０８，ＭＮ１０９と、差動対トランジスタとしてのＰＭＯＳトランジスタＭＰ１１１，ＭＰ１１２と、テール電流を流すための電流源トランジスタとしてのＰＭＯＳトランジスタＭＮ１１３と、バイパス回路ＢＣ１０２とを含む。

ＮＭＯＳトランジスタＭＮ１０８およびＰＭＯＳトランジスタＭＰ１１１はこの順で接地ノードＮＧとノードＮ１０４との間に直列に接続される。ＮＭＯＳトランジスタＭＮ１０９およびＰＭＯＳトランジスタＭＰ１１２はこの順で接地ノードＮＧとノードＮ１０４との間に直列に接続される。ＮＭＯＳトランジスタＭＮ１０８のゲート端子は、ＮＭＯＳトランジスタＭＮ１０９のゲート端子およびドレイン端子（ノードＮ１１７）に接続される。ＮＭＯＳトランジスタＭＮ１０８のドレイン端子（ノードＮ１１６）は、降圧トランジスタとしてのＰＭＯＳトランジスタＭＰ９のゲート端子に接続される。ＰＭＯＳトランジスタＭＰ１１１のゲート端子には、図９の基準電圧回路１０５から基準電圧ＶＲ１が入力される。ＰＭＯＳトランジスタＭＰ１１２のゲート端子には分圧回路ＤＣ１からフィードバック電圧ＶＦ１が入力される。

ＰＭＯＳトランジスタＭＰ１１３は、ノードＮ１０４と電源ノードＮＶとの間に接続される。ＰＭＯＳトランジスタＭＰ１１３のゲート端子は、ＰＭＯＳトランジスタＭＰ１１０のゲート端子およびドレイン端子に接続される。これによって、外部電源電圧ＶＣＣが立上がった後の定常状態では、ＰＭＯＳトランジスタＭＰ１１３に流れるテール電流は、基準電流ＩＲに等しくなる。

バイパス回路ＢＣ１０２は、ＰＭＯＳトランジスタＭＰ１１３と並列に接続される。バイパス回路ＢＣ１０２は、ゲート端子とドレイン端子が相互に接続された（いわゆるダイオード接続された）ＰＭＯＳトランジスタＭＰ１１４を含む。図５で説明したように、ダイオード接続されたＰＭＯＳトランジスタを複数個直列に接続することによってバイパス回路ＢＣ１０２を構成してもよい。

（誤差アンプ回路の変形例）
図１１は、図７の誤差アンプ回路ＡＭＰ３の変形例を示す回路図である。図１１に示す誤差アンプ回路ＡＭＰ１０３は、一対の負荷トランジスタとしてのＮＭＯＳトランジスタＭＮ１１０，ＭＮ１１１と、差動対トランジスタとしてのＰＭＯＳトランジスタＭＰ１１６，ＭＰ１１７と、テール電流を流すための電流源トランジスタとしてのＰＭＯＳトランジスタＭＮ１１８と、バイパス回路ＢＣ１０３と、ＰＭＯＳトランジスタＭＰ１１５とを含む。

ＰＭＯＳトランジスタＭＰ１１５のソース端子は電源ノードＮＶに接続され、そのゲート端子およびドレイン端子は、図８のＮＭＯＳトランジスタＭＮ１０３のドレイン端子もしくはＮＭＯＳトランジスタＭＮ１０３とカレントミラーを構成する他のＮＭＯＳトランジスタのドレイン端子と接続される。もしくは、図３のＰＭＯＳトランジスタＭＰ３と接地ノードＮＧとの間にＮＭＯＳトランジスタを設けることにより、ＰＭＯＳトランジスタＭＰ１１５のゲート端子およびドレイン端子は、このＮＭＯＳトランジスタとカレントミラーを構成する他のＮＭＯＳトランジスタのドレイン端子と接続される。これによってＰＭＯＳトランジスタＭＰ１１５には基準電流ＩＲが流れる。

ＮＭＯＳトランジスタＭＮ１１０およびＰＭＯＳトランジスタＭＰ１１６はこの順で接地ノードＮＧとノードＮ１０５との間に直列に接続される。ＮＭＯＳトランジスタＭＮ１１１およびＰＭＯＳトランジスタＭＰ１１７はこの順で接地ノードＮＧとノードＮ１０５との間に直列に接続される。ＮＭＯＳトランジスタＭＮ１１１のゲート端子は、ＮＭＯＳトランジスタＭＮ１１０のゲート端子およびドレイン端子（ノードＮ１２２）に接続される。ＮＭＯＳトランジスタＭＮ１１１のドレイン端子（ノードＮ１２１）は、図２の降圧トランジスタとしてのＰＭＯＳトランジスタＭＰ１２のゲート端子に接続される。ＰＭＯＳトランジスタＭＰ１１７のゲート端子（反転入力端子）には、図１０の電圧変換回路１０６から基準電圧ＶＲ２が入力される。ＰＭＯＳトランジスタＭＰ１１６のゲート端子（非反転入力端子）には図２の分圧回路ＤＣ２からフィードバック電圧ＶＦ２が入力される。

ＰＭＯＳトランジスタＭＰ１１８は、ノードＮ１０５と電源ノードＮＶとの間に接続される。ＰＭＯＳトランジスタＭＰ１１８のゲート端子は、ＰＭＯＳトランジスタＭＰ１１５のゲート端子およびドレイン端子に接続される。これによって、外部電源電圧ＶＣＣが立上がった後の定常状態では、ＰＭＯＳトランジスタＭＰ１１８に流れるテール電流は、基準電流ＩＲに等しくなる。

バイパス回路ＢＣ１０３は、ＰＭＯＳトランジスタＭＰ１１８と並列に接続される。バイパス回路ＢＣ１０３は、ゲート端子とドレイン端子が相互に接続された（いわゆるダイオード接続された）ＰＭＯＳトランジスタＭＰ１１９を含む。図５で説明したように、ダイオード接続されたＰＭＯＳトランジスタを複数個直列に接続することによってバイパス回路ＢＣ１０３を構成してもよい。

［回路シミュレーションの結果］
図１２〜図１５は、図４、図６、図７に示したバイパス回路ＢＣ１，ＢＣ２，ＢＣ３が設けられていない場合における電源回路２のシミュレーション結果の一例を示す図である。図１２には外部電源電圧ＶＣＣの立上がり時間が１０μ秒の場合が示され、図１３には外部電源電圧ＶＣＣの立上がり時間が１００μ秒の場合が示され、図１４には外部電源電圧ＶＣＣの立上がり時間が１ｍ秒の場合が示され、図１５には外部電源電圧ＶＣＣの立上がり時間が１０ｍ秒の場合が示されている。シミュレーションでは図２の抵抗素子Ｒ８が零オームである（フィードバック電圧ＶＦ２が内部電源電圧ＶＤＤに等しい）としている。

図１２〜図１５では、外部電源電圧ＶＣＣ、図３のノードＮ１，Ｎ２の電圧、図３の基準電流ＩＲ、図４のノードＮ３の電圧、図６のノードＮ４の電圧、図７のノードＮ５の電圧、図４のテール電流ＩＴ１、図６のテール電流ＩＴ２、図７のテール電流ＩＴ３、図４の基準電圧ＶＲ１、図６の基準電圧ＶＲ２、および図２の内部電源電圧ＶＤＤの各波形が示されている。

図１６〜図１９は、図４、図６、図７に示したバイパス回路ＢＣ１，ＢＣ２，ＢＣ３が設けられている場合における電源回路２のシミュレーション結果の一例を示す図である。図１６には外部電源電圧ＶＣＣの立上がり時間が１０μ秒の場合が示され、図１７には外部電源電圧ＶＣＣの立上がり時間が１００μ秒の場合が示され、図１８には外部電源電圧ＶＣＣの立上がり時間が１ｍ秒の場合が示され、図１９には外部電源電圧ＶＣＣの立上がり時間が１０ｍ秒の場合が示されている。シミュレーションでは図２の抵抗素子Ｒ８が零オームである（フィードバック電圧ＶＦ２が内部電源電圧ＶＤＤに等しい）としている。

図１６〜図１９では、図１２〜図１５に示した電圧波形および電流波形に加えて、図４のバイパス回路ＢＣ１を流れるテール電流ＩＴ１ｂ、図６のバイパス回路ＢＣ２を流れるテール電流ＩＴ２ｂ、および図７のバイパス回路ＢＣ３を流れるテール電流ＩＴ３ｂの各波形が示されている。

外部電源電圧ＶＣＣの立上がり時間が１ｍ秒または１０ｍ秒と比較的長い場合には、バイパス回路ＢＣ１，ＢＣ２，ＢＣ３が設けられている場合（図１８、図１９）の各波形は、バイパス回路ＢＣ１，ＢＣ２，ＢＣ３が設けられていない場合（図１４、図１５）の各波形とあまり変化がない。図１８、図１９の過渡状態において、バイパス回路ＢＣ１，ＢＣ２，ＢＣ３に流れるテール電流ＩＴ１ｂ，ＩＴ２ｂ，ＩＴ３ｂの大きさは、電流源トランジスタＭＮ６，ＭＮ１１，ＭＮ１６に流れるテール電流ＩＴ１，ＩＴ２，ＩＴ３の大きさよりもかなり小さい。

一方、外部電源電圧ＶＣＣの立上がり時間が１０μ秒または１００μ秒と比較的短い場合（図１２、図１３、図１６、図１７）には、バイパス回路ＢＣ１，ＢＣ２，ＢＣ３を設けた効果が表れている。たとえば、図１６の過渡状態においてバイパス回路ＢＣ１に流れるテール電流ＩＴ１ｂは、電流源トランジスタＭＮ６に流れるテール電流ＩＴ１の３〜４割に達する。図１７の過渡状態においてバイパス回路ＢＣ１，ＢＣ３に流れるテール電流ＩＴ１ｂ，ＩＴ３ｂは、電流源トランジスタＭＮ６，ＭＮ１６に流れるテール電流ＩＴ１，ＩＴ３の５割近くに達している。この結果、過渡状態における内部電源電圧ＶＤＤの大きさは、バイパス回路ＢＣ１，ＢＣ２，ＢＣ３を設けた場合（図１６、図１７）のほうが、設けていない場合（図１２、図１３）と比べて大きくなっている。回路パラメータをさらに最適化すれば、バイパス回路ＢＣ１，ＢＣ２，ＢＣ３の効果をさらに高めることができると考えられる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ 半導体装置、２ 電源回路、３ 内部回路、４，１０４ 定電流回路、５，１０５ 基準電圧回路、６，１０６ 電圧変換回路、７ 降圧回路、ＡＭＰ１，ＡＭＰ２，ＡＭＰ３ 誤差アンプ回路、ＡＭＰ１０１，ＡＭＰ１０２，ＡＭＰ１０３ 誤差アンプ回路、ＢＣ１，ＢＣ１Ａ，ＢＣ２，ＢＣ３，ＢＣ１０１，ＢＣ１０２，ＢＣ１０３ バイパス回路、ＤＣ１，ＤＣ２ 分圧回路、ＩＲ 基準電流、ＭＮ ＭＭＯＳトランジスタ、ＭＰ ＰＭＯＳトランジスタ、ＮＧ 接地ノード、ＮＯＵＴ 出力ノード、ＮＶ 電源ノード、ＶＣ１，ＶＣ２ 制御電圧、ＶＣＣ 外部電源電圧、ＶＤＤ 内部電源電圧、ＶＦ１，ＶＦ２ フィードバック電圧。

Claims (5)

1. 外部電源電圧を降圧して内部電源電圧を生成する降圧トランジスタと、
   前記外部電源電圧に基づいて基準電圧を生成する基準電圧生成回路と、
   前記外部電源電圧によって動作し、前記基準電圧および前記内部電源電圧に比例したフィードバック電圧が第１および第２の入力電圧として入力され、前記降圧トランジスタの制御端子に与える電圧を生成する差動増幅回路と、
   前記外部電源電圧に基づいて基準電流を生成する定電流回路とを備え、
   前記差動増幅回路は、
   前記第１および第２の入力電圧が制御端子に入力される差動対トランジスタと、
   前記差動対トランジスタと接続され、前記基準電流が流れる電流源トランジスタと、
   前記電流源トランジスタと並列に接続されたバイパス回路とを含み、
   前記バイパス回路は１または直列接続された複数のバイパストランジスタを有し、各前記バイパストランジスタはダイオード接続されている、半導体装置。
2. 外部電源電圧によって動作するバンドギャップリファレンス回路と、
   前記外部電源電圧に基づいて基準電流を生成する定電流回路とを備え、
   前記バンドギャップリファレンス回路は、
   カソードが接地された第１のダイオードと、
   カソードが接地された第２のダイオードと、
   前記第２のダイオードのアノードに一端が接続された抵抗素子と、
   前記第１のダイオードのアノードの電圧および前記抵抗素子の他端の電圧が第１および第２の入力電圧として入力される差動増幅回路とを含み、
   前記差動増幅回路は、
   前記第１および第２の入力電圧が制御端子に入力される差動対トランジスタと、
   前記差動対トランジスタと接続され、前記基準電流が流れる電流源トランジスタと、
   前記電流源トランジスタと並列に接続されたバイパス回路とを含み、
   前記バイパス回路は１または直列接続された複数のバイパストランジスタを有し、各前記バイパストランジスタはダイオード接続されている、半導体装置。
3. 前記外部電源電圧の立上がり後の定常状態において、前記電流源トランジスタの両端にかかる電圧は、前記バイパス回路を構成する各前記バイパストランジスタの閾値電圧の合計よりも小さい、請求項１または２に記載の半導体装置。
4. 前記差動対トランジスタ、前記電流源トランジスタ、および各前記バイパストランジスタは、ＮＭＯＳトランジスタであり、
   前記電流源トランジスタおよび前記バイパス回路は、前記差動対トランジスタの相互に接続されたソース端子と接地ノードとの間に接続される、請求項１または２に記載の半導体装置。
5. 前記差動対トランジスタ、前記電流源トランジスタ、および各前記バイパストランジスタは、ＰＭＯＳトランジスタであり、
   前記電流源トランジスタおよび前記バイパス回路は、前記差動対トランジスタの相互に接続されたソース端子と前記外部電源電圧が与えられる電源ノードとの間に接続される、請求項１または２に記載の半導体装置。

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