JP2014010549A

JP2014010549A - 情報処理装置、情報処理装置の制御方法及びプログラム

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Publication number: JP2014010549A
Application number: JP2012145659A
Authority: JP
Inventors: Hiroki Ito; 広樹伊藤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2012-06-28
Filing date: 2012-06-28
Publication date: 2014-01-20
Anticipated expiration: 2032-06-28
Also published as: CN103516945A; EP2680560A3; JP5943736B2; US9524177B2; CN103516945B; EP2680560A2; EP2680560B1; US20140006766A1

Abstract

【課題】ＣＰＵとＦＰＧＡを有する情報処理装置において、ＣＰＵ用のＲＯＭを削減する。
【解決手段】ＣＰＵとＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）を有する情報処理装置において、起動時に、ＣＰＵのブートプログラムを格納したＲＯＭの代わりにＦＰＧＡをＣＰＵ用ＲＯＭとして機能させることによってＣＰＵとＦＰＧＡで別々に記憶媒体を用意することを避け、ＣＰＵのブートプログラム格納用のＲＯＭを削減する。
【選択図】図５

Description

本発明は、情報処理装置、情報処理装置の制御方法及びプログラムに関する。

近年、情報処理装置では、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）に代わり、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）が使用されることが多くなってきている。ＡＳＩＣは、特定の用途向けの集積回路であり、デバイスの役割が固定的である。一方、ＰＬＤは、読み込むプログラムを変更することにより論理回路を任意に構成することができ、デバイスの役割を動的に変更することが可能である。よく使用されるＰＬＤの一例として、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）がある。

従来、ＣＰＵとＦＰＧＡを有する装置においては、ＣＰＵのブートプログラムを格納したＲＯＭと、ＦＰＧＡで使用する回路情報を記憶したＦＬＡＳＨ−ＲＯＭを、別々の記憶媒体で用意することが一般的であった（特許文献１）。

特開２００４−２１０５０６

しかしながら、ＣＰＵとＦＰＧＡで別々に記憶媒体を用意すると、部品費用の増加や回路規模の拡大といった課題を招いてしまう。特に、ＣＰＵのブートプログラム格納用のＲＯＭは、容量が小さく起動時にしか使用されないことが多いため、これを別に設けるのは避けたい。

本発明は、ＣＰＵとＦＰＧＡを有する情報処理装置において、ＣＰＵのブートプログラム格納用のＲＯＭを削減することを目的とする。

本発明に係る情報処理装置は、制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込んで、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させ、前記制御手段は、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行することを特徴とする。

本発明によれば、ＣＰＵとＦＰＧＡを有する情報処理装置において、ＣＰＵのブートプログラム格納用のＲＯＭを削減することが可能となる。

画像形成装置の構成を示すブロック図コントローラ部の構成を示すブロック図ＦＬＡＳＨ−ＲＯＭのデータ構造を示す図（第１の実施形態）ＦＰＧＡに構成される論理回路を示す図（第１の実施形態）画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート（第１の実施形態）ＦＬＡＳＨ−ＲＯＭのデータ構造を示す図（第２の実施形態）ＦＰＧＡに構成される論理回路を示す図（第２の実施形態）画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート（第２の実施形態）

以下、本発明の実施形態について、図面を用いて詳細に説明する。

なお、以下の説明では、情報処理装置の一例としてプリンタ等に代表される画像形成装置について説明するが、本発明はＰＣ等に代表される様々な情報処理装置に適用してもよい。また、画像形成装置としては、スキャナ機能、プリンタ機能、ＦＡＸ機能を有する複合装置について説明するが、これらの機能のうち全てではなく何れか１つ以上を有する装置に適用されてもよい。

〔第１の実施形態〕
第１の実施形態では、ＦＰＧＡを有する画像形成装置において、起動時には、ＦＰＧＡをブートプログラム用のＲＯＭとして機能させ、起動完了後には、ＦＰＧＡを画像データ用の処理回路として機能させる。

図１は、画像形成装置の構成を示すブロック図である。

画像形成装置１は、ＬＡＮ４００を介して、ＰＣ３及びＰＣ４に接続される。

また、画像形成装置１は、リーダ部２、プリンタ部６、操作部７、ハードディスク８、ＦＡＸ部９０、コントローラ部１１０を有する。

リーダ部２は、原稿を読み取って画像データを入力する。また、リーダ部２は、原稿給紙ユニット１０、スキャナユニット１１を有する。原稿給紙ユニット１０は、原稿を搬送する。スキャナユニット１１は、搬送された原稿を光学的に読み取って電気信号としての画像データに変換する。

プリンタ部６は、画像データに基づいて用紙に印刷を行う。具体的には、後述するＦＰＧＡ１０２により画像処理が実行されたデータに基づいて印刷を行う。プリンタ部６は、給紙ユニット１２、マーキングユニット１３、排紙ユニット１４を有する。給紙ユニット１２は、記録用紙を収容する複数段の給紙カセットを備える。マーキングユニット１３は、画像データを記録用紙に転写・定着する。排紙ユニット１４は、印刷された記録用紙にソート処理やステイプル処理を施して、外部に排出する。

操作部７は、キーを介して、ユーザから各種指示を受け付ける。また、操作部７は、パネルを介して、ユーザに各種情報を通知する。

ハードディスク８は、制御プログラムや画像データ等を記憶する。
ＦＡＸ部９０は、ファクシミリの入出力処理を行う。

コントローラ部１１０は、リーダ部２、プリンタ部６、操作部７、ハードディスク８、ＦＡＸ部９０等の各構成要素に接続され、各構成要素を制御する。

図２は、コントローラ部の構成を示すブロック図である。なお、図２はコントローラ部の構成のうち本発明に特に関係するものを抜粋して説明するものであり、コントローラ部には図２で示す構成以外にも様々な構成が含まれる。

ＣＰＵ１０１は、画像形成装置１の制御を統括する。

ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）１０２は、デバイス内に任意に論理回路を構成かつ変更可能なＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）の１種であるである。なお、本実施形態ではＰＬＤの１例としてＦＰＧＡを挙げているが、ＰＬＤはその他のＰＬＤであってもよい。

ＤＲＡＭ１０３は、ＣＰＵ１０１のプログラム実行領域として使用される。

ＦＬＡＳＨ−ＲＯＭ１０４は、ＦＰＧＡ１０２で使用されるか各種回路構成を記憶する。なお、本実施形態ではＲＯＭの１例としてＦＬＡＳＨ−ＲＯＭを挙げているが、ＲＯＭはＥＥＰＲＯＭ等のその他のＲＯＭであってもよい。

ＣＰＵバス１０５は、ＣＰＵ１０１とＦＰＧＡ１０２を接続する。

ＤＲＡＭ−Ｉ／Ｆ１０６は、ＣＰＵ１０１とＤＲＡＭ１０３を接続する。

ＳＰＩバス１０７は、ＦＰＧＡ１０２をマスターデバイスとし、ＦＬＡＳＨ−ＲＯＭ１０４をスレーブデバイスとして、ＦＰＧＡ１０２とＦＬＡＳＨ−ＲＯＭ１０４を接続する。

Ｗａｉｔ信号１０８は、ＦＰＧＡ１０２からＣＰＵ１０１に送信される信号である。この信号は、デフォルトではＣＰＵ１０１がＷａｉｔ状態になるようにａｓｓｅｒｔされた状態になっている。

図３は、ＦＬＡＳＨ−ＲＯＭのデータ構造を示す図（第１の実施形態）である。

第１の回路情報２０１は、ＦＰＧＡ１０２に図４（Ａ）に示す第１の論理回路を構成するためのデータである。第１の回路情報２０１は、ＦＬＡＳＨ−ＲＯＭ１０４のアドレスの０番地に書き込まれている。

第２の回路情報２０２は、ＦＰＧＡ１０２に図４（Ｂ）に示す第２の論理回路を構成するためのデータである。第２の回路情報２０２は、ＦＬＡＳＨ−ＲＯＭ１０４のアドレスのＸＸＸＸ番地（０番地以外の番地）に書き込まれていている。

図４は、ＦＰＧＡに構成される論理回路（第１の実施形態）を示す図である。

図４（Ａ）は、ＦＰＧＡに第１の回路情報２０１を読み込むことにより構成される第１の論理回路を示す図である。第１の論理回路は、画像形成装置１の起動する際にＦＰＧＡに構成され、ＦＰＧＡ１０２をＣＰＵ１０１のブートプログラムを記憶する記憶媒体として機能させる。なお、図４において、回路再構成制御部３０３は、静的（予め作り込まれており、後述するプログラムの読み込みによって変更することができない）構成である。一方、回路再構成制御部３０３以外は、動的（予め作り込まれておらず、後述するプログラムの読み込みによって変更することができる）構成である。

ブートプログラム記憶部３０１は、ＣＰＵ１０１が起動時に実行するブートプログラムを記憶する。

Ｗａｉｔ信号制御部３０２は、ＦＰＧＡ１０２からＣＰＵ１０１へ送信されるＷａｉｔ信号１０８を制御する。

回路再構成制御部３０３は、ＣＰＵ１０１が通知してきた回路情報（ＦＬＡＳＨ−ＲＯＭ１０４に書き込まれている回路情報）に応じて、ＦＰＧＡ１０２内の論理回路を再構成する。なお、回路再構成制御部３０３は、画像形成装置１が起動する際に、ＣＰＵ１０１の指示を受けなくても、ＦＬＡＳＨ−ＲＯＭ１０４のアドレスの０番地に書き込まれている回路情報をＦＰＧＡ１０２に自動的に読み込む。また、回路再構成制御部３０３は、ＦＰＧＡ１０２とＣＰＵ１０１の信号の出力がぶつからないように、ＳＰＩバス１０７に接続されるポートの制御も行うこととしてもよい。

図４（Ｂ）は、ＦＰＧＡに第２の回路情報２０１を読み込むことにより構成される第２の論理回路を示す図である。図４（Ｂ）に示す論理回路は、画像形成装置１の起動が完了した後にＦＰＧＡに構成され、ＦＰＧＡ１０２を様々な画像データを処理する画像処理回路として機能させる。

図４（Ｂ）において、図４（Ａ）と同様の部分については、同じ番号を付して説明を省略する。図４（Ｂ）では、図４（Ａ）と比較して、ブートプログラム記憶部３０１が画像データ処理部３０４に変更されている点が特徴である。

画像データ処理部３０４は、画像データに対して、シェーディング補正、中間調処理、スムージング処理等、様々な画像処理を実行する。なお、画像データ処理部３０４は、画像データ以外のデータに対して処理を実行してもよい。また、画像データ処理部３０４の代わりに画像処理以外の処理を実行する何らかの処理部を構成してもよい。さらに、処理部の個数を複数としてもよい。

図５は、画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート（第１の実施形態）である。

図５の動作は、画像形成装置１の電源スイッチ（不図示）がＯＮにされたことにより開始される。

図５（Ａ）は、画像形成装置の起動時におけるＦＰＧＡ１０２の動作を示すフローチャートである。

なお、図５（Ａ）は、ＦＰＧＡ１０２がＦＬＡＳＨ−ＲＯＭ１０４からプログラムを読み出し実行することにより実現される。

Ｓ１０１において、ＦＰＧＡ１０２は、回路再構成制御部３０３により、ＦＬＡＳＨ−ＲＯＭ１０４のアドレス“００００”から第１の回路情報２０１を読み出し、図３（Ａ）に示した第１の論理回路を構成する。

Ｓ１０２において、ＦＰＧＡ１０２は、Ｗａｉｔ信号制御部３０２により、ＣＰＵ１０１へのＷａｉｔ信号１０８を解除し、ＣＰＵ１０１に起動処理の開始を通知する。

Ｓ１０３において、ＦＰＧＡ１０２は、ＣＰＵ１０１が起動処理を終了したあとに通知する再構成指示を待つ。ここで、再構成指示には、再構成の指示自体とともに、再構成する第２の回路情報２０２のアドレス“ＸＸＸＸ”の情報も含まれている。再構成指示を受信したら、Ｓ１０４に移行する。

Ｓ１０４において、ＦＰＧＡ１０２は、Ｗａｉｔ信号制御部３０２により、ＣＰＵ１０１へＷａｉｔ信号をＡｓｓｅｒｔし、ＣＰＵ１０１をＷａｉｔ状態（動作が制限又は禁止されている状態）にさせる。

Ｓ１０５において、ＦＰＧＡ１０２は、回路再構成制御部３０３により、ＦＬＡＳＨ−ＲＯＭ１０４内のアドレス“ＸＸＸＸ”から第２の回路情報２０２を読み出し、ＦＰＧＡ１０２に図３（Ｂ）に示した第２の論理回路を再構成する。なお、このタイミングで、ＦＰＧＡ１０２側のポート設定も行うこととしてもよい。このように第１の論理回路から第２の論理回路に回路構成を書き換える理由は、ブートが完了したらブートプログラム記憶部３０１は不要となり、一方でその後に画像処理を実行するために画像データ処理部３０４が必要になるからである。

Ｓ１０６において、ＦＰＧＡ１０２は、Ｗａｉｔ信号制御部３０２により、ＣＰＵ１０１へのＷａｉｔ信号１０８を解除し、ＣＰＵ１０１に起動処理の終了を通知する。

図５（Ｂ）は、画像形成装置の起動時におけるＣＰＵ１０１の動作を示すフローチャートである。

なお、図５（Ｂ）は、ＣＰＵ１０１がハードディスク８又は図４（Ａ）の回路構成になっているＦＰＧＡ１０２からプログラムを読み出し実行することにより実現される。

Ｓ２０１において、ＣＰＵ１０１は、ＦＰＧＡからのＷａｉｔ信号１０８が解除されるのを待つ。Ｗａｉｔ信号１０８が解除されたら、Ｓ２０２に移行する。

Ｓ２０２において、ＣＰＵ１０１は、ＦＰＧＡ１０２のブートプログラム記憶部３０１からブートプログラムを読み込む。

Ｓ２０３において、ＣＰＵ１０１は、Ｓ２０２で読み込んだプログラムをＤＲＡＭ１０３に展開して実行することにより、ブート処理を行う。

Ｓ２０４において、ＣＰＵ１０１は、ＦＰＧＡ１０２に論理回路の再構成指示を通知する。

Ｓ２０５において、ＣＰＵ１０１は、ＦＰＧＡからのＷａｉｔ信号１０８が解除されるのを待つ。Ｗａｉｔ信号が解除されたら、ＣＰＵ１０１は起動処理を終了する。なお、このタイミングで、ＣＰＵ１０１側のポート設定も行うこととしてもよい。

図５の動作が完了した後、ＣＰＵ１０１とＦＰＧＡ１０２の画像データ処理部３０４が連携して、コピー、プリント、スキャン、ＦＡＸ等、様々な処理を実行する。

第１の実施形態によれば、ＣＰＵとＦＰＧＡを有する画像形成装置において、ＣＰＵ用のＲＯＭを削減することが可能となる。この結果、画像形成装置において、部品費用の減少や回路規模の縮小を実現することが可能となる。

〔第２の実施形態〕
第２の実施形態では、ＦＰＧＡを有する画像形成装置において、起動時と起動完了後の両方で、ＦＰＧＡをブートプログラム用のＲＯＭ及び画像データ用の処理回路として機能させる。

画像形成装置の構成は、図１と同様であるため、説明を省略する。

また、コントローラ部の構成は、図２と同様であるため、説明を省略する。

図６は、ＦＬＡＳＨ−ＲＯＭのデータ構造を示す図（第２の実施形態）である。

第３の回路情報４０１は、ＦＰＧＡ１０２に図７に示す論理回路を構成するためのデータである。第３の回路情報４０１は、ＦＬＡＳＨ−ＲＯＭ１０４のアドレスの０番地に書き込まれている。

図７は、ＦＰＧＡに構成される論理回路（第２の実施形態）を示す図である。

図７は、ＦＰＧＡに第３の回路情報４０１を読み込むことにより構成される第３の論理回路を示す図である。図７に示す論理回路は、画像形成装置１の起動する際に、ＦＰＧＡに構成される。

なお、図７において、回路再構成制御部３０３は、静的（予め作り込まれており、後述するプログラムの読み込みによって変更することができない）構成である。一方、回路再構成制御部３０３以外は、動的（予め作り込まれておらず、後述するプログラムの読み込みによって変更することができる）構成である。

図７において、図４と同様の部分については、同じ番号を付して説明を省略する。図７では、図４と比較して、ブートプログラム記憶部３０１と画像データ処理部３０４が同じ回路に両方とも配置されている点が特徴である。

図８は、画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート（第２の実施形態）である。

図８において、図５と同様の部分については、同じ番号を付して説明を省略する。図８では、図４と比較して、Ｓ１０１がＳ３０１に変更されている点と、Ｓ１０３〜Ｓ１０６及びＳ２０３〜Ｓ２０４が削除されている点が特徴である。

なお、図８（Ａ）は、ＦＰＧＡ１０２がＦＬＡＳＨ−ＲＯＭ１０４からプログラムを読み出し実行することにより実現される。また、図８（Ｂ）は、ＣＰＵ１０１がハードディスク８又は図７の回路構成になっているＦＰＧＡ１０２からプログラムを読み出し実行することにより実現される。

Ｓ３０１において、ＦＰＧＡ１０２は、回路再構成制御部３０３により、ＦＬＡＳＨ−ＲＯＭ１０４のアドレス“００００”から第３の回路情報２０１を読み出し、図７に示した第３の論理回路を構成する。

図８の動作が完了した後、ＣＰＵ１０１とＦＰＧＡ１０２の画像データ処理部３０４が連携して、コピー、プリント、スキャン、ＦＡＸ等、様々な処理を実行する。

第２の実施形態によれば、ＣＰＵとＦＰＧＡを有する画像形成装置において、ＣＰＵ用のＲＯＭを削減することが可能となる。この結果、画像形成装置において、部品費用の減少や回路規模の縮小を実現することが可能となる。また、第１の実施形態と比較して、起動時にＦＰＧＡに構成する論理回路の規模は大きくなるものの、起動完了後におけるＦＰＧＡ及びＣＰＵの処理を簡略化することが可能となる。

〔他の実施形態〕
本発明は、以下の処理を実行することによっても実現される。

即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims

制御手段と、
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、
前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込んで、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させ、
前記制御手段は、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行することを特徴とする情報処理装置。
前記処理手段は、前記制御手段が前記ブートプログラムの実行を完了した際に、前記記憶手段から第２の回路情報を読み込んで、前記処理手段を画像データに対して画像処理を実行するための画像処理回路として機能させることを特徴とする請求項１に記載の情報処理装置。
制御手段と、
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、
前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込んで、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させ、
前記制御手段は、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行することを特徴とする情報処理装置。
前記処理手段は、前記制御手段が前記ブートプログラムの実行を完了した際に、前記記憶手段から新たな回路情報を読み込まないことを特徴とする請求項３に記載の情報処理装置。
前記処理手段は、前記処理手段が回路構成を変更している間、前記制御手段が処理を実行することを制限することを特徴とする請求項１乃至４の何れか１項に記載の情報処理装置。
前記処理手段により画像処理が実行された画像データに基づいて画像形成を行う画像形成手段を更に有することを特徴とする請求項１乃至５の何れか１項に記載の情報処理装置。
制御手段と、
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置の制御方法であって、
前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込ませ、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させる第１の工程と、
前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第２の工程とを有することを特徴とする制御方法。
制御手段と、
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置の制御方法であって、
前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込ませ、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させる第１の工程と、
前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第２の工程とを有することを特徴とする制御方法。
制御手段と、
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置において、
前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込ませ、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させる第１の工程と、
前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第２の工程とを実行させるためのプログラム。
制御手段と、
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置において、
前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込ませ、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させる第１の工程と、
前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第２の工程とを実行させるためのプログラム。
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、
前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込んで、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させることを特徴とする情報処理装置。
回路構成を動的に変更可能な処理手段と、
前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、
前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第１の回路情報を読み込んで、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させることを特徴とする情報処理装置。