JP2014016382A - 固体撮像装置、電子機器、および画素読み出し方法 - Google Patents

Abstract

【課題】AFセンサにより好適なラインセンサを提供する。
【解決手段】固体撮像装置は、光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、ラインセンサの各画素の信号を読み出すための信号線とを備える。複数のラインセンサは、離散的に配置され、信号線は、ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される。本技術は、例えば、AFセンサに適用することができる。
【選択図】図２

Description

本技術は、固体撮像装置、電子機器、および画素読み出し方法に関し、特に、AFセンサに好適なラインセンサを提供することができるようにする固体撮像装置、電子機器、および画素読み出し方法に関する。

近年、デジタル一眼レフカメラでは、自動でピントを合わせるオートフォーカス（AF）機能を実現するために、三角測量の原理を応用した位相差検出方式が用いられている。

位相差検出方式は、撮像レンズに入射した光をセパレータレンズで２つに分けることで２つの被写体像を取得し、その像間隔からピントのずれ量を算出して、ピントが合うように撮影レンズの駆動を制御する方式である。

このような位相差検出方式を用いたAF機能を提供する撮像装置には、光電変換を行う画素をライン状に配列したラインセンサを、フォーカスポイントに合わせて離散的に複数配置して構成されるAFセンサが用いられている。

AFセンサとしては、例えば、２つのラインセンサに対応して２つの出力回路を隣接して配置することで、読み出しを高速化させるようにしたAF用固体撮像装置が提案されている（例えば、特許文献１）。

特開２００６−２８５０１３号公報

ところで、従来、AFセンサを構成するラインセンサには、CCD（Charge Coupled Device）が用いられていた。CCDは、入射光によって単位画素に発生した信号電荷を増幅することなく、電荷転送機能により出力回路に転送する。

出力回路には、FD（Floating Diffusion）アンプと呼ばれる増幅器が用いられる。一般的に、FDアンプは、ラインセンサ毎に設けられ、CCDにより転送された信号電荷（画素信号）を順次増幅して出力する。

このため、CCDを用いたAFセンサにおいて、ペアで用いられる２つのラインセンサに対して同時に信号読み出しを行ったとしても、アナログで行われる信号の保持、転送、および増幅の過程で発生する外乱等により、信号の品質が劣化してしまう。すなわち、CCDを用いたAFセンサでは、耐ノイズ性や、ペアをなすラインセンサの画素信号の同一性（同時性）を維持することは困難であった。

また、CCDを用いたAFセンサにおいては、画素信号が順次転送、増幅されるが、その処理速度は、CCDの転送速度やFDアンプの周波数特性によって決まってしまい、処理速度の高速化は容易ではなかった。

これらのことは、結果として、CCDを用いたAFセンサにおけるAF動作の精度低下や、高速に移動する被写体に対するAF機能の追従性低下を招いていた。

本技術は、このような状況に鑑みてなされたものであり、AFセンサにより好適なラインセンサを提供することができるようにするものである。

本技術の一側面の固体撮像装置は、光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、前記ラインセンサの各画素の信号を読み出すための信号線とを備え、複数の前記ラインセンサは、離散的に配置され、前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される。

集束して配線されている前記信号線同士の間隔は、前記ラインセンサに配列されている前記画素同士の間隔より狭くすることができる。

前記固体撮像装置には、複数の前記ラインセンサの各画素の信号を並列にA/D変換可能な並列型のA/D変換器をさらに設け、前記信号線は、複数の前記ラインセンサの各画素と前記A/D変換器とを接続するようにすることができる。

前記A/D変換器には、全ての前記ラインセンサの各画素の信号を並列にA/D変換させることができる。

複数の前記ラインセンサはそれぞれ選択的に動作させ、前記信号線には、複数の前記ラインセンサ間で対応する画素毎に、前記A/D変換器側の配線を共有して、複数の前記ラインセンサの各画素と前記A/D変換器とを接続させ、前記A/D変換器には、選択された前記ラインセンサの各画素の信号を並列にA/D変換させることができる。

前記固体撮像装置には、前記信号線において、他のラインセンサの前記画素と供給しない配線部分に、前記ラインセンサ毎に各画素と前記A/D変換器との接続をオン／オフするスイッチを設け、前記A/D変換器には、前記スイッチがオンされた前記信号線に対応する前記ラインセンサの各画素の信号を並列にA/D変換させることができる。

前記固体撮像装置には、前記A/D変換器により出力されたデジタル信号を保持するラインメモリをさらに設けることができる。

前記固体撮像装置には、前記A/D変換器により出力されたデジタル信号に対して所定の信号処理を施す信号処理回路をさらに設けることができる。

前記信号線が集束して配線される領域の近傍に、電源電位または接地電位に接続されたシールド線がさらに配線されるようにすることができる。

複数の前記ラインセンサの少なくとも一部が、並列して隣接して配置されている場合、一方の前記ラインセンサの各画素の信号を読み出す前記信号線は、他方の前記ラインセンサを跨って配線されるようにすることができる。

複数の前記ラインセンサにおいて、一方の前記ラインセンサは他方の前記ラインセンサと対をなし、対をなす前記ラインセンサは、それぞれに配列されている画素列が、所定の方向に一列に配列されるように配置されるようにすることができる。

前記ラインセンサは、CMOS（Complementary Metal-Oxide Semiconductor）イメージセンサとすることができる。

本技術の一側面の電子機器は、光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、前記ラインセンサの各画素の信号を読み出すための信号線とを備え、複数の前記ラインセンサは、離散的に配置され、前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される固体撮像装置を備える。

本技術の一側面の画素読み出し方法は、光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、前記ラインセンサの各画素の信号を読み出すための信号線と、複数の前記ラインセンサの各画素の信号を並列にA/D変換可能な並列型のA/D変換器と前記信号線の前記ラインセンサ側に、前記ラインセンサ毎に各画素と前記A/D変換器との接続をオン／オフするスイッチを備え、複数の前記ラインセンサは、離散的に配置され、前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線され、複数の前記ラインセンサ間で対応する画素毎に、前記A/D変換器側の配線を共有して、複数の前記ラインセンサの各画素と前記A/D変換器とを接続する固体撮像装置の画素読み出し方法であって、前記固体撮像装置が、前記スイッチがオンされた前記信号線に対応する前記ラインセンサの各画素の信号を並列にA/D変換するステップを含む。

本技術の一側面においては、複数のラインセンサが離散的に配置され、信号線が、ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される。

本技術の一側面によれば、AFセンサにより好適なラインセンサを提供することが可能となる。

従来のAFセンサの構成例を示す図である。 本技術を適用した固体撮像装置の第１の実施の形態の構成例を示す図である。 単位画素の構成を示す概略図である。 単位画素の具体的な構成例を示す図である。 本技術を適用した固体撮像装置の第２の実施の形態の構成例を示す図である。 本技術を適用した固体撮像装置の第３の実施の形態の構成例を示す図である。 本技術を適用した固体撮像装置の第４の実施の形態の構成例を示す図である。 ラインセンサの読み出しの例について説明する図である。 ラインセンサの読み出しの他の例について説明する図である。 本技術を適用した固体撮像装置の第５の実施の形態の構成例を示す図である。 スイッチの構成例を示す図である。 ラインセンサの読み出しの例について説明する図である。 本技術を適用した固体撮像装置の第６の実施の形態の構成例を示す図である。 本技術を適用した固体撮像装置の第７の実施の形態の構成例を示す図である。 本技術を適用した電子機器の一実施の形態の構成例を示す図である。

まず、本技術の実施の形態について説明する前に、従来の構成について説明する。

［従来のAFセンサの構成例］
図１は、CCDを用いた従来のAF（Auto Focus）センサの構成例を示す図である。

図１のAFセンサは、４つのラインセンサ１１、出力切替スイッチ１２、および出力回路１３から構成される。

図１のAFセンサにおいては、水平方向に並ぶ２つのラインセンサ１１がそれぞれ対（ペア）をなし、垂直方向に並ぶ２つのラインセンサ１１がそれぞれペアをなしている。

各ラインセンサ１１においては、光電変換素子であるフォトダイオードからなる単位画素２１が一列に（ライン状に）配列されており、単位画素２１それぞれは、入射光を信号電荷に変換し、CCDシフトレジスタ２２に出力する。CCDシフトレジスタ２２は、単位画素２１それぞれから出力された信号電荷を、FD（Floating Diffusion）アンプ２３に順次転送する。FDアンプ２３は、ラインセンサ１１毎に設けられ、CCDシフトレジスタ２２から転送された信号電荷（画素信号）を順次増幅して、出力切替スイッチ１２に出力する。

出力切替スイッチ１２は、各ラインセンサ１１からの出力を所定の順番で選択し、出力回路１３に供給する。

出力回路１３は、少なくともCDS（Correlated Double Sampling）回路を含むように構成されており、相関二重サンプリングを行う。これにより、各単位画素２１からの出力に含まれるノイズ成分が除去される。

AFセンサにおいては、ペアをなすラインセンサ間の画素信号の同時性が重要とされるが、図１に示される構成では、ペアをなす２つのラインセンサ１１から画素信号が読み出される際に、CCDシフトレジスタ２２による転送中に外乱により重畳されたノイズ成分は、ペアをなすラインセンサ１１間で異なるため、CDS回路でも除去されない。すなわち、図１のAFセンサにおいては、ペアをなすラインセンサ間の画素信号の同時性を保つことができなかった。

一方、特許文献１においては、２つのラインセンサに対応して２つの出力回路を隣接して配置し、２つのラインセンサから並列に画素信号を読み出すことが開示されている。これにより、AFの高速化を図ることがなされているが、ラインセンサからの画素信号は、CCDで構成された垂直シフトレジスタによって順次転送されるため、AFの処理速度は、CCDの転送速度や出力回路の動作速度によって決まってしまい、AFの処理速度のさらなる高速化の妨げとなっていた。

また、CCDを用いたAFセンサは、その動作に10Ｖを超える電源電圧が必要とされる上に、複数の周辺回路のための複数の電源も必要とされるため、消費電力が大きくなっていた。さらに、CCDを用いたAFセンサは、その製造に専用のプロセスが必要とされたり、複数の周辺回路を組み合わせて動作させる必要があったりと、非常に複雑なシステムとなっていた。

このように、従来のAFセンサにおいては、ラインセンサの画素信号の耐ノイズ性および同時性の確保と、読み出しの高速化とを実現することが困難であった。その原因として、以下の２点が挙げられる。
１．ラインセンサ内の全ての画素の画素信号を同時に読み出すことができない点
２．信号読み出しが、耐ノイズ性の低いアナログ信号のままで行われている点

そこで、以下においては、上述した２点を解消し、ラインセンサの画素信号の耐ノイズ性および同時性の確保と、読み出しの高速化とを実現するAFセンサの構成について説明する。

［本技術を適用した固体撮像装置の第１の実施の形態］
図２は、本技術を適用した固体撮像装置の第１の実施の形態の構成例を示す図である。

図２の固体撮像装置３１は、５つのラインセンサ４１、画素駆動部４２、画素信号線４３、カラムADC（Analog Digital Converter）４４、およびラインメモリ４５から構成される。

各ラインセンサ４１は、固体撮像装置３１を構成するチップ上で、離散的に、すなわち、ある規則性をもちながら分散して配置されており、それぞれ同一数の単位画素５１を備えている。ラインセンサ４１においては、所定数の単位画素５１が一列に配列されている。ラインセンサ４１は、CMOSイメージセンサ（Complementary Metal Oxide Semiconductor）として構成される。

ここで、図３および図４を参照して、単位画素５１の構成について説明する。図３は、単位画素５１の構成を示す概略図であり、図４は、単位画素５１の構成例を示す図である。

まず、図３に示されるように、単位画素５１は、少なくとも、光電変換素子６１、アンプ６５、およびスイッチ６６から構成される。単位画素５１において、光電変換素子６１は、入射光量に応じて信号電荷を蓄積し、アンプ６５は、その信号電荷に応じた画素信号を増幅する。スイッチ６６は、画素駆動部４２からの駆動信号に応じて、増幅された画素信号を出力する。

図４に示される単位画素５１は、フォトダイオード（PD）６１、転送ゲート６２、フローティングディフュージョン（FD）６３、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６から構成される。なお、図４におけるフォトダイオード６１、増幅トランジスタ６５、および選択トランジスタ６６は、図３における光電変換素子６１、アンプ６５、およびスイッチ６６にそれぞれ対応する。

フォトダイオード６１のアノードは接地されており、フォトダイオード６１のカソードは、転送ゲート６２のソースに接続されている。転送ゲート６２のドレインは、それぞれリセットトランジスタ６４のドレインおよび増幅トランジスタ６５のゲートに接続されており、この接続点が、FD６３を構成する。

リセットトランジスタ６４のソースは、所定の電源に接続されており、増幅トランジスタ６５のソースもまた、所定の電源に接続されている。増幅トランジスタ６５のドレインは、選択トランジスタ６６のソースに接続されており、選択トランジスタ６６のドレインは、画素信号線４３に接続されている。

転送ゲート６２のゲート、リセットトランジスタ６４のゲート、および選択トランジスタ６６のゲートは、図示せぬ制御線を介して、画素駆動部４２にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。

フォトダイオード６１は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。

転送ゲート６２は、画素駆動部４２から供給される駆動信号TRGに従って、フォトダイオード６１からFD６３への電荷の転送をオン／オフする。例えば、転送ゲート６２は、Ｈ（High）レベルの駆動信号TRGが供給されると、フォトダイオード６１に蓄積されている電荷をFD６３に転送し、Ｌ（Low）レベルの駆動信号TRGが供給されると、電荷の転送を停止する。なお、転送ゲート６２が、FD６３への電荷の転送を停止している間、フォトダイオード６１が光電変換した電荷は、フォトダイオード６１に蓄積される。

FD６３は、フォトダイオード６１から転送ゲート６２を介して転送されてくる電荷を蓄積し、電圧に変換する。なお、FD６３は、露光期間中にフォトダイオード６１に蓄積された電荷を保持する電荷保持部として機能する。

リセットトランジスタ６４は、画素駆動部４２から供給される駆動信号RSTに従って、FD６３に蓄積されている電荷の排出をオン／オフする。例えば、リセットトランジスタ６４は、Ｈレベルの駆動信号RSTが供給されると、FD６３を電源電圧にクランプし、FD６３に蓄積されている電荷を排出（リセット）する。また、リセットトランジスタ６４は、Ｌレベルの駆動信号RSTが供給されると、FD６３を電気的に浮遊状態にする。

増幅トランジスタ６５は、FD６３に蓄積されている電荷に応じた電圧を増幅する。増幅トランジスタ６５により増幅された電圧（電圧信号）は、選択トランジスタ６６を介して画素信号線４３に出力される。

選択トランジスタ６６は、画素駆動部４２から供給される駆動信号SELに従って、増幅トランジスタ６５からの電圧信号の画素信号線４３への出力をオン／オフする。例えば、選択トランジスタ６６は、Ｈレベルの駆動信号SELが供給されると、電圧信号を画素信号線４３に出力し、Ｌレベルの駆動信号SELが供給されると、電圧信号の出力を停止する。

このように、単位画素５１は、画素駆動部４２から供給される駆動信号TRG、駆動信号RST、および駆動信号SELに従って駆動する。

なお、単位画素５１は、図３に示された構成に限らず、他の構成をとることもできる。

また、以下では、単位画素５１を、単に画素５１ともいう。

図２の説明に戻り、画素駆動部４２は、ラインセンサ４１の各画素５１に対して駆動信号を供給することで、画素５１を駆動する。

画素信号線４３は、各ラインセンサ４１の各画素５１の信号を読み出すための信号線であり、各画素５１とカラムADC４４とを接続している。

図２に示されるように、画素信号線４３は、ラインセンサ４１を含む回路ブロック、すなわち、ラインセンサ４１、カラムADC４４、およびラインメモリ４５が配置されている領域に沿って集束して配線されている。集束して配線されている画素信号線４３同士の間隔（ピッチ）は、ラインセンサ４１において配列されている画素５１同士の間隔（ピッチ）より狭い。

カラムADC４４は、列並列型のカラムAD変換器であり、各ラインセンサ４１の各画素５１の信号に対して、並列にCDS処理を行うとともに、AD変換を行い、画素信号をデジタル信号としてラインメモリ４５に出力（供給）する。

ラインメモリ４５は、カラムADC４４から供給されたデジタル信号を保持し、必要に応じて、保持しているデジタル信号を適宜出力する。

以上の構成によれば、ラインセンサにおいて、画素毎にアンプを備えたCMOSイメージセンサを用いるとともに、その画素出力が、カラムADCにおいて並列にAD変換されるようになったので、ラインセンサ内の全ての画素の画素信号を同時に読み出すことができるとともに、信号読み出しが、耐ノイズ性の高いデジタル信号で行われるようになった。これにより、ラインセンサの画素信号の耐ノイズ性および同時性の確保と、読み出しの高速化の妨げとなっていた原因を解消することができ、AFセンサにより好適な固体撮像装置を提供することが可能となる。

なお、図２の構成において、ラインセンサ４１の各画素５１についての画素信号線４３は、ラインセンサ４１における画素５１の数や、チップ上におけるラインセンサ４１の数に応じて増加する。また、ラインセンサ４１は、チップ上に離散的に配置されるため、その他の回路ブロック（カラムADC４４やラインメモリ４５等）を配置する箇所には大きな制約がある。

そこで、以上においては、各画素５１についての画素信号線４３を、ラインセンサ４１やその他の回路ブロックが配置される領域に沿って集束して配線するようにしたので、カラムADC４４やラインメモリ４５等の回路ブロックを配置する領域を確保しつつ、全ての画素５１とカラムADC４４とを接続することができ、チップサイズの縮小を図ることが可能となる。

また、従来のCCDを用いたAFセンサは、その動作に高い電源電圧が必要とされたが、図２の構成によれば、CMOSを用いるようにしたので、低い電源電圧での動作が可能となり、結果として、消費電力を低減させることが可能となる。

さらに、図２の構成によれば、全てのラインセンサ４１に対して並列に読み出しを行うことができるので、AFセンサとしては、より多くのフォーカスポイントに対して高精度のフォーカスをとることが可能となる。

ところで、図２に示されるように、画素信号線４３同士を十分狭い間隔で配線する場合、近接している距離が長いほど、画素信号は、画素信号線４３間の寄生容量によるクロストークの影響を受けやすくなる。また、チップ上の広い範囲で画素信号線４３を配線する場合、カラムADC４４や他の回路ブロックの信号線と並列または交差することが考えられる。

このような場合、配線レイアウトにおいて、画素信号線４３の近傍、具体的には、画素信号線４３同士の間や、画素信号線４３が配線されている配線層の上または下の配線層に、電源電位または接地電位に接続されたシールド線を配線するようにしてもよい。これにより、画素信号線４３間の寄生容量による画素信号に対するクロストークの影響を抑えることが可能となる。

なお、画素信号線４３の近傍にシールド線を配線することで、画素信号線４３それぞれとシールド線との間の寄生容量が発生してしまう。これに対しては、寄生容量が、画素信号線４３が配線される距離や画素信号線４３に要求される静定時間（セトリング時間）を考慮して適切な容量値となるように、画素信号線４３とシールド線との間隔や、各画素５１に設けられているアンプの駆動能力を調整すればよい。

［本技術を適用した固体撮像装置の第２の実施の形態］
図５は、本技術を適用した固体撮像装置の第２の実施の形態の構成例を示す図である。

図５の固体撮像装置３１Ａは、６つのラインセンサ４１、画素駆動部４２、画素信号線４３、カラムADC４４、およびラインメモリ４５から構成される。なお、図５において、図２と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。

図５の固体撮像装置３１Ａにおいては、ラインセンサ４１が２つずつ、並列して隣接して配置されている。さらに、図５の固体撮像装置３１Ａにおいて、並列して隣接して配置されている２つのラインセンサ４１のうち、一方のラインセンサ４１（カラムADC４４から遠い方のラインセンサ４１）の各画素５１の信号を読み出すための画素信号線４３は、他方のラインセンサ４１（カラムADC４４に近い方のラインセンサ４１）を跨って配線されている。

以上の構成によれば、図２の固体撮像装置３１と同様の作用、効果が得られる上に、ラインセンサ４１が並列して隣接して配置されている場合であっても、配線領域を増やすことなく、チップサイズの縮小を図ることが可能となる。

［本技術を適用した固体撮像装置の第３の実施の形態］
図６は、本技術を適用した固体撮像装置の第３の実施の形態の構成例を示す図である。

図６の固体撮像装置３１Ｂは、８つのラインセンサ４１−１乃至４１−８、画素駆動部４２−１乃至４２−３、画素信号線４３−１，４３−２、カラムADC４４−１，４４−２、およびラインメモリ４５−１，４５−２から構成される。なお、図６において、図２と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。また、図６においては、それぞれの部分の符号に対して、便宜上、枝番号を付してあり、適宜、枝番号を付して説明する。

図６の固体撮像装置３１Ｂにおいて、ラインセンサ４１−１，４１−３，４１−５，４１−７は、ラインセンサ４１−２，４１−４，４１−６，４１−８とそれぞれ対（ペア）をなしている。ペアをなすラインセンサ４１は、離散的かつ対称的に、具体的には、画素駆動部４２を中心にして、画素５１の画素列が、水平方向または垂直方向に一列に配列されるように配置されている。

ここで、ペアをなすラインセンサ４１のうちの一方（ラインセンサ４１−１，４１−３，４１−５，４１−７）を主列のラインセンサ４１、他方（ラインセンサ４１−２，４１−４，４１−６，４１−８）を副列のラインセンサ４１と呼ぶこととすると、主列のラインセンサ４１の各画素５１の信号は、画素信号線４３−１を介してカラムADC４４−１に出力され、副列のラインセンサ４１の各画素５１の信号は、画素信号線４３−２を介してカラムADC４４−２に出力されるようになされている。

また、カラムADC４４−１から出力されるデジタル信号は、ラインメモリ４５−１に供給され、カラムADC４４−２から出力されるデジタル信号は、ラインメモリ４５−２に供給されるようになされている。

図６の固体撮像装置３１Ｂにおいても、画素信号線４３（４３−１，４３−２）は、ラインセンサ４１を含む回路ブロック、すなわち、ラインセンサ４１、カラムADC４４、およびラインメモリ４５が配置されている領域に沿って集束して配線されている。集束して配線されている画素信号線４３同士の間隔（ピッチ）は、ラインセンサ４１において配列されている画素５１同士の間隔（ピッチ）より狭い。

なお、図６の固体撮像装置３１Ｂにおいて、カラムADC４４−１，４４−２は、図示せぬ制御部からのタイミング制御信号により同時に動作可能とされる。これにより、同時性を確保しつつ、全てのラインセンサ４１の各画素５１の信号を、並列にAD変換することができる。

以上の構成においても、図２の固体撮像装置３１と同様の作用、効果が得られる。

［本技術を適用した固体撮像装置の第４の実施の形態］
図７は、本技術を適用した固体撮像装置の第４の実施の形態の構成例を示す図である。

図７の固体撮像装置３１Ｃは、１６つのラインセンサ４１−１Ａ，４１−１Ｂ，・・・，４１−８Ａ，４１−８Ｂ、画素駆動部４２−１乃至４２−３、画素信号線４３−１，４３−２、カラムADC４４−１，４４−２、およびラインメモリ４５−１，４５−２から構成される。なお、図７において、図６と対応する部分には同一符号を付してあり、その説明は適宜省略する。

図７の固体撮像装置３１Ｃにおいては、ラインセンサ４１−１Ａ，４１−１Ｂ，４１−３Ａ，４１−３Ｂ，４１−５Ａ，４１−５Ｂ，４１−７Ａ，４１−７Ｂは、ラインセンサ４１−２Ａ，４１−２Ｂ，４１−４Ａ，４１−４Ｂ，４１−６Ａ，４１−６Ｂ，４１−８Ａ，４１−８Ｂとそれぞれ対（ペア）をなしている。ペアをなすラインセンサ４１は、離散的かつ対称的に、具体的には、画素駆動部４２を中心にして、画素５１の画素列が、水平方向または垂直方向に一列に配列されるように配置されている。

また、図７の固体撮像装置３１Ｃにおいて、局所的に隣接して配置されているラインセンサの集合をラインセンサ群という。具体的には、ラインセンサ４１−１Ａ，４１−１Ｂをラインセンサ群７１−１といい、ラインセンサ４１−２Ａ，４１−２Ｂをラインセンサ群７１−２という。他のラインセンサ４１についても同様であるものとする。

ここでも、ペアをなすラインセンサ４１のうちの一方（ラインセンサ４１−１Ａ，４１−１Ｂ，４１−３Ａ，４１−３Ｂ，４１−５Ａ，４１−５Ｂ，４１−７Ａ，４１−７Ｂ）を主列のラインセンサ４１、他方（ラインセンサ４１−２Ａ，４１−２Ｂ，４１−４Ａ，４１−４Ｂ，４１−６Ａ，４１−６Ｂ，４１−８Ａ，４１−８Ｂ）を副列のラインセンサ４１と呼ぶこととすると、主列のラインセンサ４１の各画素５１の信号は、画素信号線４３−１を介してカラムADC４４−１に出力され、副列のラインセンサ４１の各画素５１の信号は、画素信号線４３−２を介してカラムADC４４−２に出力されるようになされている。

なお、図７の固体撮像装置３１Ｃにおいても、ラインセンサ群を構成する２つのラインセンサ４１のうち、一方のラインセンサ４１（カラムADC４４から遠い方のラインセンサ４１）の各画素５１の信号を読み出すための画素信号線４３は、他方のラインセンサ４１（カラムADC４４に近い方のラインセンサ４１）を跨って配線されている。

また、カラムADC４４−１から出力されるデジタル信号は、ラインメモリ４５−１に供給され、カラムADC４４−２から出力されるデジタル信号は、ラインメモリ４５−２に供給されるようになされている。

さらに、図７の固体撮像装置３１Ｃにおいて、ペアをなす主列のラインセンサ４１および副列のラインセンサ４１は、選択的に動作するものとする。言い換えると、図７の固体撮像装置３１Ｃにおいては、８ペアのうちの１ペアのラインセンサ４１のみが、選択されて画素信号を出力するようになされている。

また、図７の固体撮像装置３１Ｃにおいては、画素信号線４３（４３−１，４３−２）は、ラインセンサ４１を含む回路ブロックが配置されている領域に沿って集束して配線される上に、カラムADC４４−１，４４−２側の配線を共有して、主列のラインセンサ４１および副列のラインセンサ４１とカラムADC４４−１，４４−２とをそれぞれ接続している。

したがって、カラムADC４４−１，４４−２は、それぞれ選択された主列のラインセンサ４１および副列のラインセンサ４１の各画素５１、つまり、１つのラインセンサ４１が備える画素数分の信号だけを、並列にAD変換すればよい。これにより、カラムADC４４のカラム数は大きく削減されるので、カラムADC４４を小型化することができる。

図８は、図６の固体撮像装置３１Ｃにおけるラインセンサ４１の読み出しの例を示している。

図８は、ラインセンサ群７１，７２のペア、ラインセンサ群７３，７４のペア、ラインセンサ群７５，７６のペア、ラインセンサ群７７，７８のペアの順で、ラインセンサ４１が選択されて、読み出し（AD変換）が行われる例を示している。なお、選択されるラインセンサ４１のペアは、各ラインセンサ群のうちの１ペアとする。また、ここでは、全てのラインセンサ４１の蓄積時間は同一に設定されているものとする。

図８の例では、カラムADC４４は、パイプライン処理によりAD変換を行うため、各ラインセンサ群におけるラインセンサ４１の蓄積は、AD変換にかかる時間に応じて順次開始される。

全てのラインセンサ４１の蓄積時間が同一である場合には、図８に示される動作シーケンスにより、最も短い時間で読み出しを行うことができる。

また、ラインセンサ４１の蓄積時間が異なる時間に設定されている場合には、図９に示されるように、AD変換のタイミングが重ならないように、その順番やタイミングを変更するようにして読み出しを行うようにしてもよい。

なお、図７の固体撮像装置３１Ｃにおいて、ペアとなるラインセンサ４１の選択は、画素駆動部４２による駆動信号SELによって制御される。

さらに、図７の固体撮像装置３１Ｃにおいて、どのラインセンサ群のペアが選択されるか、また、ラインセンサ群のなかでどのペアが選択されるかは、画面内のどの領域でフォーカスをとるかによって決定される。

以上の構成によれば、画素信号線４３の配線の一部を共有することで、配線領域を小さくすることができ、チップサイズの縮小を図ることが可能となる。

さらに、図７の構成において、全てのラインセンサ４１の各画素５１を並列に読み出すのではなく、選択されたペアのラインセンサ４１の各画素５１を順次、並列に読み出すようにしたので、カラムADC４４−１，４４−２のカラム数をそれぞれ、１つのラインセンサ４１が備える画素数分にまで削減することができる。これにより、カラムADC４４を小型化することができ、チップサイズのさらなる縮小を図ることが可能となるとともに、消費電力も低減することが可能となる。

なお、図７の構成においては、選択されたペアのラインセンサ４１の読み出しが順次行われるが、カラムADC４４による読み出し（AD変換）に要する時間は、１回あたり数μsec乃至十数μsec程度であるので、同時性や高速性を大きく損なうものではない。

また、選択されたペアのラインセンサ４１の読み出しが順次行われるので、読み出されるペア毎にAD変換のゲインを変更することができる。これにより、例えば、光学的に入射光量が低くなるチップの外周に近いラインセンサについてのゲインを上げることで、その感度を高めることができるようになる。

なお、図７の固体撮像装置３１Ｃにおいては、ラインセンサ群はそれぞれ２つのラインセンサから構成されるものとしたが、３つ以上のラインセンサから構成されるようにしてもよい。

また、図７の固体撮像装置３１Ｃにおいては、各ラインセンサ４１をラインセンサ群として配置するようにしたが、ラインセンサ４１が単体で配置されるようにしてもよい。

ところで、図７の固体撮像装置３１Ｃにおいて、ラインセンサの数が増加した場合や、ラインセンサが互いに離れた位置に配置された場合、画素信号線４３の寄生容量および寄生抵抗が増大し、画素信号線４３を伝達する画素信号の静定（セトリング）に時間を要してしまう。このセトリングを改善するためには、電流の増大が必要であり、結果として、消費電力が増大してしまう。

そこで、以下においては、上述したセトリングに伴う消費電力の増大を抑制する構成について説明する。

［本技術を適用した固体撮像装置の第５の実施の形態］
図１０は、本技術を適用した固体撮像装置の第５の実施の形態の構成例を示す図である。

図１０の固体撮像装置３１Ｄは、図７の固体撮像装置３１Ｃと同一の構成に加え、スイッチSW_1，SW_2，SW_5，SW_6，SW_7，SW_8を備えている。なお、以下では、スイッチSW_1，SW_2，SW_5，SW_6，SW_7，SW_8をそれぞれ区別しない場合、単にスイッチSWという。

スイッチSW_1は、ラインセンサ群７１（ラインセンサ４１−１Ａ，４１−１Ｂ）の各画素５１とカラムADC４４−１とを接続する画素信号線４３−１の配線のうちの、他のラインセンサ群の画素と共有しない配線部分に設けられている。スイッチSW_1は、ラインセンサ群７１の各画素５１とカラムADC４４−１との接続をオン／オフする。

また、スイッチSW_2は、ラインセンサ群７２（ラインセンサ４１−２Ａ，４１−２Ｂ）の各画素５１とカラムADC４４−２とを接続する画素信号線４３−２の配線のうちの、他のラインセンサ群の画素と共有しない配線部分に設けられている。スイッチSW_2は、ラインセンサ群７２の各画素５１とカラムADC４４−２との接続をオン／オフする。

同様にして、スイッチSW_5はラインセンサ群７５に対して、スイッチSW_6はラインセンサ群７６に対して、スイッチSW_7はラインセンサ群７７に対して、スイッチSW_8はラインセンサ群７８に対して、それぞれ設けられている。なお、ラインセンサ群７３，７４に対しては、スイッチSWが設けられていない。

図１１は、スイッチSWの構成例を示す図である。

スイッチSWは、トランジスタ８１，８２、およびNOTゲート８３から構成される。NOTゲート８３に対して、図示せぬ制御部からの制御信号が入力される（Ｈレベルになる）と、トランジスタ８１，８２が、スイッチとして動作し、ｐ−ｑ間が導通する。

なお、スイッチSWの構成は、図１１に示される構成に限らず、他の構成であってももちろんよい。

図１２は、図１０の固体撮像装置３１Ｄにおけるラインセンサ４１の読み出しの例を示している。

ここでは、図８と同様の動作シーケンスで読み出し（AD変換）が行われるものとする。

図１２の例では、スイッチSW_1，SW_2の制御信号がＨレベルになることで、スイッチSW_1，SW_2がオンになり、カラムADC４４−１，４４−２により、ラインセンサ群７１，７２のペアの読み出し（AD変換）が行われる。

また、スイッチSW_5，SW_6の制御信号がＨレベルになることで、スイッチSW_5，SW_6がオンになり、カラムADC４４−１，４４−２により、ラインセンサ群７５，７６のペアの読み出し（AD変換）が行われる。

さらに、スイッチSW_7，SW_8の制御信号がＨレベルになることで、スイッチSW_7，SW_8がオンになり、カラムADC４４−１，４４−２により、ラインセンサ群７７，７８のペアの読み出し（AD変換）が行われる。

また、ラインセンサ群７３，７４に対するスイッチSWは設けられていないが、ラインセンサ群７３，７４のペアの各画素５１に対して、画素駆動部４２からの駆動信号SELが供給されることで、カラムADC４４−１，４４−２により、ラインセンサ群７３，７４のペアの読み出し（AD変換）が行われる。

なお、図１０の固体撮像装置３１Ｄにおいて、ラインセンサ群７３，７４に対するスイッチSW_3，SW_4をそれぞれ設けるようにして、ラインセンサ群７３，７４のペアの読み出し（AD変換）が行われるようにしてもよい。

以上の構成によれば、読み出しが行われるラインセンサ４１のみがカラムADC４４と電気的に接続され、それ以外のラインセンサ４１は、カラムADC４４とは電気的に切り離されるようになる。これにより、画素信号線４３の寄生容量や寄生抵抗の影響は無視できる程度に小さくなり、結果として、画素信号線におけるセトリングを改善するための消費電力の増大を抑制することができるようになる。

［本技術を適用した固体撮像装置の第６の実施の形態］
図１３は、本技術を適用した固体撮像装置の第６の実施の形態の構成例を示す図である。

図１３の固体撮像装置３１Ｅは、図６の固体撮像装置３１Ｂと同一の構成に加え、図６の固体撮像装置３１Ｂのチップ上の空いている領域に、デジタルメモリおよび信号処理回路９１−１，９１−２を備えている。

デジタルメモリおよび信号処理回路９１−１，９１−２は、ラインメモリ４５−１，４５−２からデジタル出力信号として供給される、各ラインセンサ４１の出力データ（画素信号）の一部または全部を保存する。また、デジタルメモリおよび信号処理回路９１−１，９１−２は、保存している各ラインセンサ４１の出力データに対して、所定のタイミングで、所定の信号処理を施す。

従来のCCDを用いたAFセンサにおいては、読み出し処理が全てアナログで行われていたため、セット上に実装されたマイクロコントローラ等で、読み出した信号のAD変換を行い、所定の信号処理を施していた。このため、セット上の実装部品が増えたり、制御シーケンスの設計が複雑であった。

これに対して、以上の構成によれば、デジタルメモリおよび信号処理回路９１−１，９１−２を、ラインセンサ４１等と同一のチップ上に集積することができるので、非常にシンプルなシステムを提供することができる。

また、デジタルメモリおよび信号処理回路９１−１，９１−２により、各ラインセンサ４１の出力データに対して、所定のタイミングで、所定の信号処理を施すことができるので、各ラインセンサ４１の出力データを時間的制約なく、任意に読み出すことができる上に、AFにおけるピーク検出等の演算処理をワンチップで実現することが可能となる。

［本技術を適用した固体撮像装置の第７の実施の形態］
図１４は、本技術を適用した固体撮像装置の第７の実施の形態の構成例を示す図である。

図１４の固体撮像装置３１Ｆは、図１０の固体撮像装置３１Ｄと同一の構成に加え、図１０の固体撮像装置３１Ｄのチップ上の空いている領域に、デジタルメモリおよび信号処理回路９１−１，９１−２を備えている。

以上の構成においても、デジタルメモリおよび信号処理回路９１−１，９１−２を、ラインセンサ４１等と同一のチップ上に集積することができるので、非常にシンプルなシステムを提供することができる。

なお、上述で説明した、本技術を適用した固体撮像装置の実施の形態においては、画素信号線４３の近傍にシールド線を配線したり、ラインセンサ群を備える構成においてラインセンサ群をラインセンサ単体に置き換えることももちろんできる。

また、図６の固体撮像装置３１Ｂや図７の固体撮像装置３１Ｃ等において、離散的なラインセンサ４１の配置として、画素５１の画素列が水平方向または垂直方向に一列に配列されるような配置がなされるものとしたが、これに限らず、画素列が例えば斜め方向に一列に配列されるような配置がなされるようにしてもよい。

［本技術を適用した電子機器の一実施の形態］
本技術の固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図１５は、本技術を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。

図１５の撮像装置２００は、撮像レンズ等のレンズ群などからなる光学部２０１、被写体を撮像する固体撮像素子２０２、カメラ信号処理回路であるDSP回路２０３、および、上述したラインセンサ４１がペアをなして複数配置されてなる固体撮像素子２０４を備える。また、撮像装置２００は、フレームメモリ２０５、表示部２０６、記録部２０７、操作部２０８、および電源部２０９も備える。DSP回路２０３、固体撮像素子２０４、フレームメモリ２０５、表示部２０６、記録部２０７、操作部２０８、および電源部２０９は、バスライン２１０を介して相互に接続されている。

光学部２０１は、被写体からの入射光（像光）を取り込んで固体撮像素子２０２の撮像面上に結像するとともに、セパレータレンズを介して固体撮像素子２０４でペアをなすラインセンサ４１上に結像する。

固体撮像素子２０２は、光学部２０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。

固体撮像素子２０４は、光学部２０１によってペアをなすラインセンサ４１上に結像された被写体像に基づいて、光学部２０１における撮像レンズのピントのずれ量を算出して、ピントが合うように撮影レンズを駆動させるための制御信号を出力する。この固体撮像素子２０４として、上述した実施の形態に係る固体撮像装置３１等の固体撮像装置を用いることができる。

表示部２０６は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子２０２で撮像された動画または静止画を表示する。記録部２０７は、固体撮像素子２０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。

操作部２０８は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０９は、DSP回路２０３、フレームメモリ２０５、表示部２０６、記録部２０７、および操作部２０８の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子２０４として、AFセンサにより好適で、かつ、チップサイズの縮小を実現した固体撮像装置３１を用いることで、精度の高いAF機能を提供するとともに、撮像装置２００の小型化を図ることができる。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

さらに、本技術は以下のような構成をとることができる。
（１）
光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、
前記ラインセンサの各画素の信号を読み出すための信号線と
を備え、
複数の前記ラインセンサは、離散的に配置され、
前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される
固体撮像装置。
（２）
集束して配線されている前記信号線同士の間隔は、前記ラインセンサに配列されている前記画素同士の間隔より狭い
（２）に記載の固体撮像装置。
（３）
複数の前記ラインセンサの各画素の信号を並列にA/D変換可能な並列型のA/D変換器をさらに備え、
前記信号線は、複数の前記ラインセンサの各画素と前記A/D変換器とを接続する
（１）または（２）に記載の固体撮像装置。
（４）
前記A/D変換器は、全ての前記ラインセンサの各画素の信号を並列にA/D変換する
（３）に記載の固体撮像装置。
（５）
複数の前記ラインセンサはそれぞれ選択的に動作し、
前記信号線は、複数の前記ラインセンサ間で対応する画素毎に、前記A/D変換器側の配線を共有して、複数の前記ラインセンサの各画素と前記A/D変換器とを接続し、
前記A/D変換器は、選択された前記ラインセンサの各画素の信号を並列にA/D変換する
（３）に記載の固体撮像装置。
（６）
前記信号線において、他のラインセンサの前記画素と供給しない配線部分に、前記ラインセンサ毎に各画素と前記A/D変換器との接続をオン／オフするスイッチを備え、
前記A/D変換器は、前記スイッチがオンされた前記信号線に対応する前記ラインセンサの各画素の信号を並列にA/D変換する
（５）に記載の固体撮像装置。
（７）
前記A/D変換器により出力されたデジタル信号を保持するラインメモリをさらに備える
（３）乃至（６）のいずれかに記載の固体撮像装置。
（８）
前記A/D変換器により出力されたデジタル信号に対して所定の信号処理を施す信号処理回路をさらに備える
（３）乃至（７）のいずれかに記載の固体撮像装置。
（９）
前記信号線が集束して配線される領域の近傍に、電源電位または接地電位に接続されたシールド線がさらに配線される
（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
複数の前記ラインセンサの少なくとも一部が、並列して隣接して配置されている場合、一方の前記ラインセンサの各画素の信号を読み出す前記信号線は、他方の前記ラインセンサを跨って配線される
（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
複数の前記ラインセンサにおいて、一方の前記ラインセンサは他方の前記ラインセンサと対をなし、
対をなす前記ラインセンサは、それぞれに配列されている画素列が、所定の方向に一列に配列されるように配置される
（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２）
前記ラインセンサは、CMOS（Complementary Metal-Oxide Semiconductor）イメージセンサである
（１）乃至（１２）のいずれかに記載の固体撮像装置。
（１３）
光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、
前記ラインセンサの各画素の信号を読み出すための信号線と
を備え、
複数の前記ラインセンサは、離散的に配置され、
前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される固体撮像装置
を備える電子機器。
（１４）
光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、
前記ラインセンサの各画素の信号を読み出すための信号線と、
複数の前記ラインセンサの各画素の信号を並列にA/D変換可能な並列型のA/D変換器と
前記信号線の前記ラインセンサ側に、前記ラインセンサ毎に各画素と前記A/D変換器との接続をオン／オフするスイッチを備え、
複数の前記ラインセンサは、離散的に配置され、
前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線され、複数の前記ラインセンサ間で対応する画素毎に、前記A/D変換器側の配線を共有して、複数の前記ラインセンサの各画素と前記A/D変換器とを接続する
固体撮像装置の画素読み出し方法において、
前記固体撮像装置が、
前記スイッチがオンされた前記信号線に対応する前記ラインセンサの各画素の信号を並列にA/D変換する
ステップを含む画素読み出し方法。

３１ 固体撮像装置， ４１ ラインセンサ， ４２ 画素駆動部， ４３ 画素信号線， ４４ カラムADC， ４５ ラインメモリ， ５１ 単位画素

Claims (14)

1. 光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、
   前記ラインセンサの各画素の信号を読み出すための信号線と
   を備え、
   複数の前記ラインセンサは、離散的に配置され、
   前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される
   固体撮像装置。
2. 集束して配線されている前記信号線同士の間隔は、前記ラインセンサに配列されている前記画素同士の間隔より狭い
   請求項１に記載の固体撮像装置。
3. 複数の前記ラインセンサの各画素の信号を並列にA/D変換可能な並列型のA/D変換器をさらに備え、
   前記信号線は、複数の前記ラインセンサの各画素と前記A/D変換器とを接続する
   請求項１に記載の固体撮像装置。
4. 前記A/D変換器は、全ての前記ラインセンサの各画素の信号を並列にA/D変換する
   請求項３に記載の固体撮像装置。
5. 複数の前記ラインセンサはそれぞれ選択的に動作し、
   前記信号線は、複数の前記ラインセンサ間で対応する画素毎に、前記A/D変換器側の配線を共有して、複数の前記ラインセンサの各画素と前記A/D変換器とを接続し、
   前記A/D変換器は、選択された前記ラインセンサの各画素の信号を並列にA/D変換する
   請求項３に記載の固体撮像装置。
6. 前記信号線において、他のラインセンサの前記画素と供給しない配線部分に、前記ラインセンサ毎に各画素と前記A/D変換器との接続をオン／オフするスイッチを備え、
   前記A/D変換器は、前記スイッチがオンされた前記信号線に対応する前記ラインセンサの各画素の信号を並列にA/D変換する
   請求項５に記載の固体撮像装置。
7. 前記A/D変換器により出力されたデジタル信号を保持するラインメモリをさらに備える
   請求項３に記載の固体撮像装置。
8. 前記A/D変換器により出力されたデジタル信号に対して所定の信号処理を施す信号処理回路をさらに備える
   請求項３に記載の固体撮像装置。
9. 前記信号線が集束して配線される領域の近傍に、電源電位または接地電位に接続されたシールド線がさらに配線される
   請求項１に記載の固体撮像装置。
10. 複数の前記ラインセンサの少なくとも一部が、並列して隣接して配置されている場合、一方の前記ラインセンサの各画素の信号を読み出す前記信号線は、他方の前記ラインセンサを跨って配線される
    請求項１に記載の固体撮像装置。
11. 複数の前記ラインセンサにおいて、一方の前記ラインセンサは他方の前記ラインセンサと対をなし、
    対をなす前記ラインセンサは、それぞれに配列されている画素列が、所定の方向に一列に配列されるように配置される
    請求項１に記載の固体撮像装置。
12. 前記ラインセンサは、CMOS（Complementary Metal-Oxide Semiconductor）イメージセンサである
    請求項１に記載の固体撮像装置。
13. 光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、
    前記ラインセンサの各画素の信号を読み出すための信号線と
    を備え、
    複数の前記ラインセンサは、離散的に配置され、
    前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線される固体撮像装置
    を備える電子機器。
14. 光電変換素子に蓄積された電荷に対応する信号を増幅するアンプを含む複数の画素が一列に配列されてなる複数のラインセンサと、
    前記ラインセンサの各画素の信号を読み出すための信号線と、
    複数の前記ラインセンサの各画素の信号を並列にA/D変換可能な並列型のA/D変換器と
    前記信号線の前記ラインセンサ側に、前記ラインセンサ毎に各画素と前記A/D変換器との接続をオン／オフするスイッチを備え、
    複数の前記ラインセンサは、離散的に配置され、
    前記信号線は、前記ラインセンサを含む回路ブロックが配置されている領域に沿って集束して配線され、複数の前記ラインセンサ間で対応する画素毎に、前記A/D変換器側の配線を共有して、複数の前記ラインセンサの各画素と前記A/D変換器とを接続する
    固体撮像装置の画素読み出し方法において、
    前記固体撮像装置が、
    前記スイッチがオンされた前記信号線に対応する前記ラインセンサの各画素の信号を並列にA/D変換する
    ステップを含む画素読み出し方法。

Images