JP2014106529A - データビット深度検出方法と表示装置 - Google Patents

Abstract

【課題】別のオプションピンなしでデータビット深度を自動的に判断することができるデータビット深度検出方法と表示装置を提供する。
【解決手段】ホストシステムに内蔵されたインタフェース送信端と、タイミングコントローラに内蔵されたインタフェース受信端とを含み、前記インタフェース送信端は、前記送信端と受信端との間の物理的な接続が確認された後、ＣＤＲ（Clock Data Recovery）トレーニングパターン信号、アライメントトレーニングパターン信号、及び表示データの順に入力データを前記インタフェース受信端に伝送し、前記インタフェース受信端は、前記ＣＤＲトレーニングパターン信号が入力される内蔵ＣＤＲ回路を用いてクロックを発生し、前記アライメントトレーニングパターン信号に含まれるピクセルデータのビットまたは前記クロックをカウントし、その結果に基づいて入力データのデータビット深度を判断する。
【選択図】図４

Description

本発明は、データビット深度（Bit Depth）検出方法とそれを用いた表示装置に関する。

ほとんどの液晶表示装置においてデータ伝送のためのインタフェース方式はＬＶＤＳ（Low-Voltage Differential Signaling）インタフェースが利用されている。しかし、ＬＶＤＳインタフェースは、液晶表示装置の高解像度、色深度（Color Depth）の拡張、応答速度を向上させるための２倍速または４倍速駆動によるデータ量の増加に適切に対応することができない。Ｆｕｌｌ ＨＤ（１９２０×１０８０）で１０ビット色深度の１２０Ｈｚパネルでは、ＬＶＤＳインタフェースを採用する時２４ペア４８本の配線が必要である。ＬＶＤＳインタフェースでは、データと共にクロック信号も伝送される。したがって、ＬＶＤＳインタフェースでは、データ量が多くなるほど、クロック周波数も高くなりＥＭＩ（Electromagnetic interference）の制御が必要である。

ＬＶＤＳインタフェース規格によると、グランド（ＧＮＤ）から１．２Ｖの電圧を中心に変化する信号を伝送しなければならない。ＬＳＩ（Large Scale Integration）の微細化の工程の具現により、ＬＶＤＳインタフェースで要求される信号電圧の規格がＬＳＩ設計上の大きな制約をもたらすことになった。このような状況で、ＤＶＩ（Digital Video Interface）とＨＤＭＩ（登録商標）（High Definition Multimedia Interface）、ＤｉｓｐｌａｙＰｏｒｔなどのインタフェースが提案され実用化された。

ＤＶＩとＨＤＭＩはスキュー（Skew）調整機能があり、ＨＤＭＩには、コンテンツ保護機能としてＨＤＣＰ（High-bandwidth digital Content Protection）が内蔵されているため、機器間の映像信号の伝送に多くの利点があるが、ライセンス料が必要であり、機器内部の映像信号の伝送には、機能が冗長で消費電力が大きい欠点もある。

ＤｉｓｐｌａｙＰｏｒｔはＶＥＳＡ（Video Electronics Standards Association）からＬＶＤＳを置き換えることができる仕様で規格化された。ＤｉｓｐｌａｙＰｏｒｔはＨＤＭＩと同様に機器間の伝送を考慮してＨＤＣＰが内蔵されており、機能が冗長で消費電力増大の問題があり、伝送速度が固定され、低周波で信号を伝送するときに損失が発生し、受信側でクロックを再生する必要がある。

Ｖ−ｂｙ−ｏｎｅインタフェースはＴＨｉｎｅ Ｅｌｅｃｔｒｏｎｉｃｓ社によって開発された。Ｖ−ｂｙ−ｏｎｅのインタフェースは、イコライザ機能の導入により、従来のＬＶＤＳインタフェースと比較する時信号の伝送品質が向上し、高速化（最大１ペア当たり３．７５Ｇｂｐｓ）を実現し、さらに高速化された。また、Ｖ−ｂｙ−ｏｎｅのインタフェースは、ＣＤＲ（Clock Data Recovery）の採用により、ＬＶＤＳインタフェースのクロック伝送で発生するスキュー（Skew）の調整の問題を解決した。そして、Ｖ−ｂｙ−ｏｎｅのインタフェースは、既存のＬＶＤＳで必ず必要としていたクロック伝送がないため、クロック伝送によるＥＭＩノイズを減らすことができる。このようなＶ−ｂｙ−ｏｎｅのインタフェースは、データ量が増加し、高倍速化になる趨勢に効果的に対応でき、従来のＬＶＤＳインタフェースの代替技術として脚光を浴びている。

現在の液晶表示装置に適用されたＶ−ｂｙ−ｏｎｅのインタフェースは、８ビットデータまたは１０ビットデータを伝送することができる。このようなデータビット深度をインタフェース受信端でわかるようにＶ−ｂｙ−ｏｎｅインタフェースの送信端と受信端には別の外部のオプション（option）端子が設けられている。送信端と送信端の外部オプション端子に接続された配線を介してデータビット深度情報が伝送される。この場合、Ｖ−ｂｙ−ｏｎｅインタフェースの送信端と受信端にオプションピンが追加されて送信端と受信端を接続するケーブルの配線数とコネクタの配線数も増加する。また、別の外部オプション端子を介したデータビット深度情報の伝送方法は、データビット深度が変更されると、オプションのピン設定を変更しなければならない。

本発明は、前述した問題点に鑑みてなされたものであり、その目的は、別のオプションピンなしでデータビット深度を自動的に判断することができるデータビット深度検出方法と表示装置を提供することにある。

前記課題を解決するために、本発明のデータビット深度検出方法は、インタフェースの送信端とインタフェース受信端との間の物理的な接続が確認された後、前記インタフェース送信端からＣＤＲ（Clock Data Recovery）トレーニングパターン信号が前記インタフェース受信端に伝送される段階と、前記ＣＤＲトレーニング・パターン信号を用いて前記インタフェース受信端のＣＤＲ回路からクロックが出力される段階と、前記ＣＤＲトレーニングパターン信号に続いて、前記インタフェース送信端からアライメントトレーニングパターン信号が、前記受信端に受信される段階と、前記インタフェース受信端で前記アライメントトレーニングパターン信号に含まれるピクセルデータのビットまたは前記クロックをカウントし、その結果に基づいて入力データのデータビット深度を判断する段階とを含む。

本発明の表示装置は、ホストシステムに内蔵されたインタフェースの送信端、及びタイミングコントローラに内蔵されたインタフェースの受信端を含み、前記インタフェース送信端は、前記送信端と前記受信端との間の物理的な接続が確認された後、ＣＤＲ（Clock Data Recovery）トレーニングパターン信号、アライメントトレーニングパターン信号、及び表示データの順に入力データを前記インタフェース受信端に伝送し、前記インタフェース受信端は、前記ＣＤＲトレーニングパターン信号が入力される内蔵ＣＤＲ回路を用いてクロックを発生し、前記アライメントトレーニングパターン信号に含まれるピクセルデータのビットまたは前記クロックをカウントし、その結果に基づいて、入力データのデータビット深度を判断する。

本発明は、インタフェース受信端で生成されたクロックまたはインタフェース受信端に入力された入力データビットをカウントし、その結果に基づいて、データビット深度を判断する。その結果、本発明は、表示装置のインタフェース装置から別のオプションピンなしでインタフェース受信端内でデータビット深度を自動的に判断できるようにする。

本発明の実施形態に係るインタフェース装置を示す図である。 Ｖ−ｂｙ−ｏｎｅインタフェースのシーケンスを示す波形図である。 Ｖ−ｂｙ−ｏｎｅインタフェースのシーケンスを示す波形図である。 図１に示された受信端を詳細に示す回路図である。 本発明の実施形態に係る表示装置を示すブロック図である。

以下、添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。明細書全体にかけて同一の参照番号は実質的に同一の構成要素を意味する。以下の説明で、本発明に関する公知の機能や構成についての具体的な説明が本発明の要旨を不必要に不明確にすると判断される場合には、その詳細な説明を省略する。

図１〜図３を参照すると、本発明のインタフェース装置は、送信端（Ｖｘ１ Ｔｘ）１００と、受信端（Ｖｘ１ Ｒｘ）２００を含む。このインタフェース装置は、Ｖ−ｂｙ−ｏｎｅインタフェースを例示したが、これに限定されない。

Ｖ−ｂｙ−ｏｎｅインタフェースを介したデータ通信のためには、送信端１００と受信端２００との間でデータが伝送されるメインリンク（Main Link）以外に、補助信号（ＬＯＣＫＮ、ＨＴＰＤＮ）が伝送される補助信号伝送リンクがなければならない。Ｖ−ｂｙ−ｏｎｅのインタフェースは、図２のようなシーケンスに従って表示装置に表示するデータを伝送する。

Ｖ−ｂｙ−ｏｎｅのインタフェースのパワーオン（Power on）後、受信端２００は、ＨＴＰＤＮ信号をロー（low）レベルに下げ、送信端１００は、ローレベルのＨＴＰＤＮ信号に応答してＣＤＲトレーニングパターン信号を受信端２００に伝送する。受信端２００は、クロックを復元するためのＣＤＲ回路を内蔵している。受信端２００のＣＤＲ回路は、ＣＤＲトレーニングパターン信号の入力を受け、出力の位相と周波数を固定（lock）し、ＬＯＣＫＮ信号をローレベルに下げる。送信端１００は、ＬＯＣＫＮ信号がローレベルに低くなるとアライン（Align、ＡＬＮ）トレーニングパターンの信号を受信端２００に所定時間の間伝送した後、表示装置に表示されるデータ（Display Data）を伝送する。

アライメントパターン信号には、表示装置に表示されないアライメントデータ（ＡＬＮＤＡＴＡ）が伝送される。アラインデータ（ＡＬＮＤＡＴＡ）は、Ｖ−ｂｙ−ｏｎｅインタフェースの通信規約で定められていて、受信端２００でデータ受信スタートのタイミングを判断することにする。受信端２００は、アライメントデータ（ＡＬＮＤＡＴＡ）が受信されると、表示パネルに表示されるピクセルデータ（図２、Display data）のスタートタイミングを判断する。アライメントパターン信号に続いて受信端２００に受信されるピクセルデータ（図２、Display data）が表示パネルに表示される。本発明は、受信端２００でアライメントパターン信号に伝送されるピクセルデータのビット数をカウントし、別のオプションピンなしで受信端２００でデータビット深度を判断するようにする。

Ｖ−ｂｙ−ｏｎｅ・インタフェースの仕様で定められたアライメントパターン信号伝送規定を調べてみると、データイネーブル信号（Data Enable signal、ＤＥ）のハイ区間に３２個のピクセルデータ（ＰＩＸ）が伝送され、また、データイネーブル信号のロー区間に３２個のピクセルデータが伝送される。１ピクセルは、Ｒ（赤）データ、Ｇ（緑）データとＢ（青）データを含む。データビット深度はＲＧＢ各々８ビットのとき２４ビット/３バイト（Ｂｙｔｅ）であり、ＲＧＢ各々１０ビットの場合３０ビット/４バイトである。しかし、送信端１００のエンコーダは、ＡＮＳＩ８/１０エンコード方式で８ビットを１０ビットにエンコードする。このようなエンコード方式により、２４ビット/３バイトのピクセルデータは３０ビットで伝送され、３０ビット/４バイトは４０ビットで伝送される。したがって、受信端は、アライメントパターン信号でピクセルデータのビット数をカウントすると、受信されるデータビット深度を判断することができる。

例えば、送信端１００は、３バイトモード（８ビット入力）でアライメントパターントレーニング期間の間、３２個のピクセルデータを９６０ビット（＝ ３２ＰＩＸ×３０ビット）で伝送する。これに対し、受信端２００は、４バイトモード（１０ビット入力）でアライメントパターントレーニング期間の間、３２個のピクセルデータを１２８０ビット（=３２ＰＩＸかける４０ビット）で伝送する。したがって、受信端は、アライメントパターントレーニング期間中にデータイネーブルのハイ区間またはロー区間内のデータビットまたは内部回路から出力されるクロック信号をカウントし、その累積カウント値に基づいてデータビット深度が３バイトモードであるか、そうでなければ４バイトモードかを判断する。

受信端２００は、データイネーブル信号（ＤＥ）のハイ区間またはロー区間内で累積カウント値が９００〜１０５０の場合、３バイトモードであると判断する一方、１２００〜１４００の場合、４バイトとして判断することができる。また、受信端２００は、３バイトモードの累積カウント値と４バイトモードの累積カウント値の間で定められた基準値と累積カウント値を比較して、データビット深度を判断することができる。例えば、受信端２００は、データイネーブル信号（ＤＥ）のハイ区間またはロー区間内で累積カウント値が１１００（基準値）以下であれば３バイトモードであると判断する一方、１１００より大きい場合は４バイトとして判断することができる。

図４は、受信端２００を詳細に示す回路図である。

図４を参照すると、受信端２００は、ＣＤＲ回路２１、デシリアライザ（Deserializer）２２、デコーダ（Decoder）２３、デスクランブラ（Descrambler）２４、アンパッカー（Unpacker）２５、ビットカウンタ（bit counter）２６などを含む。

ＣＤＲ回路２１は、パワーオン以後インタフェースの初期化過程でＣＤＲトレーニングパターン信号の入力を受けＣＤＲトレーニングパターン信号に内蔵されたクロックを復元し、そのクロック信号の位相と周波数が固定されるとＬＯＣＫＮ信号をローレベルに反転する。ＣＤＲ回路２１によって復元されたクロック信号の周波数は、ピクセルデータのデータレートと同じ周波数で発生される。したがって、ＣＤＲ回路２１から出力されたクロック信号をカウントすると、データビットをカウントするのと同じ結果を得ることができる。

デシリアライザ２２は、メインリンクを介して受信した直列データを１０ビットの並列データに変換する。デコーダ２３は、送信端１００のエンコーダでＡＮＳＩ ８/１０エンコード方式に変換された１０ビットデータを元の８ビットデータにデコードする。デスクランブラ２４は、送信端１００で１６ビット ＬＦＳＲ（Linear Feedback Shift Register）によってスクランブルされたデータを元のデータに復元する。

アンパッカー２５は、送信端１００から受信したデータをピクセルデータ、コントロールデータ、およびタイミングデータに分離する。ここで、送信端１００から受信されたデータは、図２及び図３でアライメントデータ（ＡＬＮＤＡＴＡ）とディスプレイデータ（Display Data）を含む。タイミングデータは、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、およびデータイネーブル信号（ＤＥ）を含む。そして、アンパッカー２５は、送信端１００のデータマッピング（Data Mapping）方式に合わせてデータを並べ替え（Re-arrange）する。アンパッカー２５から出力されたピクセルデータ、コントロールデータとタイミングデータは、ユーザロジック３００に伝送される。ユーザロジック３００は、図５のように平板の表示装置のタイミングコントローラ（Timing controller）で有り得る。

ビットカウンタ２６は、アンパッカー２５からのデータイネーブル信号（ＤＥ）を入力受け、ＣＤＲ回路２１から生成されたクロック信号を入力受ける。ビットカウンタ２６は、前述したように、データイネーブル信号（ＤＥ）のハイ区間内またはロー区間内でピクセルデータのビットまたはＣＤＲ回路２１から出力されるクロックをカウントし、その累積カウント値に基づいて、入力データのデータビット深度を判断する。

本発明の表示装置は、液晶表示装置（Liquid Crystal Display、ＬＣＤ）、電界放出表示装置（Field Ｅmission Display：ＦＥＤ）、プラズマディスプレイパネル（Plasma Display Panel、ＰＤＰ）、有機発光ダイオード表示装置（Organic Light Ｅmitting Display、ＯＬＥＤ）、電気泳動表示素子（Electrophoresis、ＥＰＤ）などの平板表示装置に実現することができる。

図５を参照すると、本発明の表示装置は、表示パネル１０、データ駆動回路２０、スキャン駆動回路３０、タイミングコントローラ３００などを含む。

表示パネル１０のピクセルアレイは、データラインＤＬとスキャンラインＳＬにより定義されたピクセル領域に形成されたピクセルを含み入力映像のデータを表示する。

データ駆動回路２０は、タイミングコントローラ３００から入力されるピクセルデータ（デジタルデータ）をガンマ報償電圧に変換してアナログデータ信号を発生し、そのデータ信号をデータラインＤＬに供給する。スキャン駆動回路３０は、データ信号に同期されるスキャン信号をスキャンラインＳＬに順次供給する。

タイミングコントローラ３００は、受信端２００を介して受信されたピクセルデータをデータ駆動回路２０に伝送し、受信端２００を介して受信されたタイミングデータを利用して、データ駆動回路２０とスキャン駆動回路３０の動作タイミングを制御する。受信端２００は、タイミングコントローラ３００に内蔵することができる。受信端２００は、前述したように、アライメントパターントレーニング期間の間に受信されたピクセルデータのビットまたはクロックをカウントして入力データのデータビット深度を判断する。

送信端１００は、図示しない外部のホストシステム（host system）に配置されてピクセルデータ、タイミングデータとコントロールデータを受信端２００に伝送する。送信端１００は、ホストシステムに内蔵される。ホストシステムは、テレビシステム、セットトップボックス、ナビゲーションシステム、ＤＶＤプレーヤー、ブルーレイプレーヤー、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、電話システム（Phone system）のうちいずれか1つで実現することができる。ホストシステムは、スケーラー（scaler）を内蔵したＳｏＣ（System on chip）を含み入力映像のデジタルビデオデータ（ＲＧＢ）を表示パネル１０の表示するに適合する形式に変換する。ホストシステムは、デジタルビデオデータと一緒にタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ、ＭＣＬＫ）をタイミングコントローラ３００に伝送する。

Claims (7)

1. インタフェース送信端とインタフェース受信端との間の物理的な接続が確認された後、前記インタフェース送信端からＣＤＲ（Clock Data Recovery）トレーニングパターン信号が前記インタフェース受信端に伝送される段階と、
   前記ＣＤＲトレーニングパターン信号を用いて前記インタフェース受信端のＣＤＲ回路からクロックが出力される段階と、
   前記ＣＤＲトレーニングパターン信号に続いて、前記インタフェース送信端からアライメントトレーニングパターン信号が、前記受信端に受信される段階と、
   前記インタフェース受信端で前記アライメントトレーニングパターン信号に含まれるピクセルデータのビットまたは前記クロックをカウントし、その結果に基づいて入力データのデータビット深度を判断する段階と
   を含むことを特徴とするデータビット深度検出方法。
2. 前記インタフェース受信端で前記アライメントトレーニングパターン信号からデータイネーブル信号を分離する段階をさらに含み、
   前記インタフェース受信端は、前記データイネーブル信号のハイ区間またはロー区間内で前記カウント結果として得られた累積カウント値に基づいて、前記データビット深度を判断することを特徴とする、請求項１記載のデータビット深度検出方法。
3. 表示パネルと、データ駆動回路と、スキャン駆動回路と、タイミングコントローラとを含む表示装置において、
   ホストシステムに内蔵されたインタフェース送信端と、
   前記タイミングコントローラに内蔵されたインタフェース受信端とを含み、
   前記インタフェース送信端は、前記送信端と前記受信端との間の物理的な接続が確認された後、ＣＤＲ（Clock Data Recovery）トレーニングパターン信号、アライメントトレーニングパターン信号、及び表示データの順に入力データを前記インタフェース受信端に伝送し、
   前記インタフェース受信端は、
   前記ＣＤＲトレーニングパターン信号が入力される内蔵ＣＤＲ回路を用いてクロックを発生し、前記アライメントトレーニングパターン信号に含まれるピクセルデータのビットまたは前記クロックをカウントし、その結果に基づいて入力データのデータビット深度を判断することを特徴とする表示装置。
4. 前記インタフェース受信端は、
   前記アライメントトレーニングパターン信号からデータイネーブル信号を分離し、
   前記データイネーブル信号のハイ区間またはロー区間内で前記のカウント結果として得られた累積カウント値に基づいて、前記データビット深度を判断することを特徴とする、請求項３記載の表示装置。
5. 前記インタフェース受信端は、前記データイネーブル信号のハイ区間またはロー区間内で累積カウント値が９００〜１０５０の場合、３バイトモードと判断する一方、１２００〜１４００の場合、４バイトであると判断することを特徴とする、請求項４記載の表示装置。
6. 前記インタフェース受信端は、所定の基準値と前記累積カウント値とを比較し、その結果に基づいて前記データビット深度を判断することを特徴とする、請求項４記載の表示装置。
7. 前記インタフェース受信端は、前記データイネーブル信号のハイ区間またはロー区間内で前記の累積カウント値が１１００以下の場合、３バイトモードと判断する一方、１１００より大きい場合は４バイトであると判断することを特徴とする、請求項５記載の表示装置。

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