JP2014107559A - 薄膜型チップ素子およびその製造方法 - Google Patents

Abstract

【課題】透磁率およびインピーダンス特性が向上し、良い外観を維持できる薄膜型チップ素子を提供する。
【解決手段】薄膜型チップ素子１００は、基板１１０と、基板上に形成されたコイルパターン１２０と、コイルパターンの一部を露出させるキャビティを有するキャビティ定義パターン１３０と、キャビティに充填された充填層、および充填層の表面を覆う表面層を有する磁性層１４０を含む。前記充填層は前記表面層と隣接する表面に形成されたポア（ｐｏｒｅ）を有し、前記表面層は前記ポアを充填する。
【選択図】図１

Description

本発明は、薄膜型チップ素子およびその製造方法に関し、より詳しくは、製造過程における外観の不良現象を防止し、透磁率とインピーダンス特性を向上させることができる薄膜型チップ素子およびその製造方法に関する。

最近、スマートフォンのような電子機器が高仕様化、多機能化、および小型化することにより、これらの電子機器には、差動伝送方式（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｒａｎｓｍｉｓｓｉｏｎ）を用いる高速インターフェースのような回路において、コモンモードノイズ（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ）の除去のためのチップ部品の適用が必須である。これに応じるために、高性能であり小型化が可能な薄膜型コモンモードノイズフィルター（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ ｆｉｌｔｅｒ：ＣＭＦ）の開発が進行している。

一般的な薄膜型コモンモードノイズフィルターの製造工程は、大きく、フェライト基板上にコイルパターンを形成する工程と、コイルパターン上にコイルパターンの一部を露出させるキャビティを定義する電極パターンを形成する工程、およびフェライト充填材を前記キャビティに充填させる工程などを含む。前記充填工程は前記フィルターの透磁率およびインピーダンス特性を高めるためのものであり、前記充填材内のフェライト粒子の大きさが大きいほど、前記チップ部品の透磁率が増加する。

しかし、フェライト磁性層のフェライト粒子の大きさが大きいほど、チップ部品の製造過程において、前記充填層の表面から前記フェライト粒子が脱離する現象が発生する。このようなフェライト粒子の脱離現象により、前記磁性層の表面には不規則的な形態のポア（ｐｏｒｅｓ）が発生するようになる。特に、このようなポアは、前記フェライト粒子の大きさが４５μｍを超過する場合に発生頻度が非常に高くなる。前記フェライト磁性層は、透磁率に関与する構成であると共に外部に露出されるため、このようなポアの発生は、前記チップ部品の透磁率およびインピーダンス特性を低下させ、外観不良をもたらす。

韓国公開特許１０−２００９−００７８２４５号

本発明が解決しようとする課題は、透磁率およびインピーダンス特性を向上させた薄膜型チップ素子を提供することにある。
本発明が解決しようとする課題は、フェライト磁性層の表面からフェライト粒子が脱離する現象によって透磁率およびインピーダンス特性が低下することを防止する薄膜型チップ素子を提供することにある。

本発明が解決しようとする課題は、透磁率およびインピーダンス特性が向上し、良い外観を維持できる薄膜型チップ素子を提供することにある。
本発明が解決しようとする課題は、フェライト磁性層の表面からフェライト粒子が脱離する現象によって透磁率およびインピーダンス特性が低下することを防止できる薄膜型チップ素子の製造方法を提供することにある。

課題の解決手段

本発明による薄膜型チップ素子は、基板と、前記基板上に形成されたコイルパターンと、前記コイルパターンの一部を露出させるキャビティを定義するキャビティ定義パターンと、前記キャビティに充填された充填層、および前記充填層の表面を覆う表面層を含む。
本発明の形態によれば、前記充填層は前記表面層と隣接する表面に形成されたポア（ｐｏｒｅ）を有し、前記表面層は前記ポアを充填してもよい。

本発明の形態によれば、前記充填層と前記表面層は互いに同一の種類の磁性粒子を有し、前記表面層の磁性粒子は前記充填層の磁性粒子と同一の粒子大きさを有してもよい。
本発明の形態によれば、前記充填層と前記表面層は互いに同一の種類の磁性粒子を有し、前記表面層の磁性粒子は前記充填層の磁性粒子に比べて小さい粒子大きさを有してもよい。

本発明の形態によれば、前記充填層と前記表面層の各々は同一の種類の磁性粒子を有し、前記磁性粒子の粒子大きさは２０μｍ〜４５μｍであってもよい。
本発明の形態によれば、前記表面層の厚さは１００μｍ以下であってもよい。
本発明の形態によれば、前記表面層の厚さは８０μｍ以下であってもよい。

本発明の形態によれば、前記基板はフェライト磁性基板であり、前記コイルパターンは多層構造を有してもよい。
本発明の形態によれば、前記表面層の表面は、前記キャビティ定義パターンの表面とコプラナー（ｃｏｐｌａｎａｒ）をなしてもよい。
本発明の形態によれば、前記キャビティ定義パターンは、前記コイルパターンと電気的に接続された外部電極であってもよい。

本発明による薄膜型チップ素子の製造方法は、基板を準備するステップと、前記基板上にコイルパターンを形成するステップと、前記基板上に前記コイルパターンの一部を露出させるキャビティを定義するキャビティ定義パターンを形成するステップと、前記キャビティに充填層を形成するステップ、および前記充填層に表面層を形成するステップを含む。

本発明の形態によれば、前記表面層を形成するステップは、前記充填層の表面に形成されたポア（ｐｏｒｅ）を充填するステップを含んでもよい。

本発明の形態によれば、前記充填層を形成させるステップは、前記キャビティに第１充填材を充填させるステップ、および前記キャビティ定義パターンを研磨停止膜にして前記第１充填材を平坦化するステップを含み、前記表面層を形成させるステップは、前記充填層上に第２充填材を形成させるステップ、および前記キャビティ定義パターンを研磨停止膜にして前記第２充填材を平坦化するステップを含んでもよい。

本発明の形態によれば、前記充填層および前記表面層は２０μｍ〜４５μｍの粒子大きさを有する磁性粒子を含み、前記充填層の磁性粒子としては前記表面層の磁性粒子と互いに同一の粒子大きさのフェライト粒子を用いてもよい。

本発明の形態によれば、前記充填層および前記表面層は２０μｍ〜４５μｍの粒子大きさを有する磁性粒子を含み、前記充填層の磁性粒子としては前記表面層の磁性粒子に比べて小さい粒子大きさのフェライト粒子を用いてもよい。

本発明の形態によれば、前記基板を準備するステップはフェライト基板を準備するステップを含み、前記基板上にコイルパターンを形成するステップは前記基板上に第１コイルパターンを形成するステップおよび前記第１コイルパターン上に第２コイルパターンを積層するステップを含んでもよい。

本発明の形態によれば、前記充填層に表面層を形成するステップは、前記表面層の表面が前記キャビティ定義パターンとコプラナーをなすように行われてもよい。

本発明による薄膜型チップ素子は、磁性層の表面を表面層でさらに覆い、前記磁性層の表面に発生するポアによって磁性層の機能が低下することを防止して、透磁率およびインピーダンス特性を向上させ、外観不良を防止することができる。

本発明による薄膜型チップ素子の製造方法は、磁性層の表面を表面層でさらに覆い、前記磁性層の表面に発生するポアによって前記磁性層の機能が低下することを防止して、透磁率およびインピーダンス特性が向上した構造を有し、外観不良を防止できる薄膜型チップ素子を製造することができる。

本発明の実施形態による薄膜型チップ素子を示す図面である。 図１のＡ領域を拡大した図面である。 図１のＡ領域を拡大した図面である。 本発明の実施形態による薄膜型チップ素子の製造方法を示すフローチャートである。 本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。 本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。 本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。

本発明の利点および特徴、そしてそれらを達成する技術などは、添付図面と共に詳細に後述している実施形態を参照すれば明らかになるであろう。但し、本発明は、以下にて開示される実施形態に限定されるものではなく、相異する様々な形態に実現されてもよい。本実施形態は、本発明の開示が完全になるようにすると共に、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されてもよい。明細書の全文にわたって同一の参照符号は同一の構成要素を示す。

本明細書に用いられた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は語句において特に言及しない限り複数形も含む。明細書に用いられる、「含む（ｃｏｍｐｒｉｓｅ）」および／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」に言及された構成要素、ステップ、動作、および／または素子は、一つ以上の他の構成要素、ステップ、動作、および／または素子の存在または追加を排除するものではない。

以下、添付図面を参照して、本発明の実施形態による薄膜型チップ素子およびその製造方法について詳細に説明する。
図１は本発明の実施形態による薄膜型チップ素子を示す図面であり、図２および図３は図１のＡ領域を拡大した図面である。

図１を参照すれば、本発明の実施形態による薄膜型チップ素子１００は、所定の電子機器に採択され、特定ノイズ（ｎｏｉｓｅ）をフィルタリング（ｆｉｌｔｅｒｉｎｇ）するためのチップ部品であってもよい。一例として、前記薄膜型チップ素子１００は、スマートフォンのような電子機器に備えられ、コモンモードノイズ（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ）を除去するコモンモードノイズフィルター（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ ｆｉｌｔｅｒ：ＣＭＦ）であってもよい。

前記薄膜型チップ素子１００は、基板１１０と、コイルパターン１２０と、キャビティ定義パターン１３０、および磁性層１４０を備えることができる。
前記基板１１０は、前記薄膜型チップ素子１００の製造のためのベースであってもよい。前記基板１１０としてはフェライト磁性体の基板が用いられてもよい。

前記コイルパターン１２０は多層構造を有してもよい。例えば、前記コイルパターン１２０は、第１コイルパターン１２２と、前記第１コイルパターン１２２上に積層された第２コイルパターン１２４とからなってもよい。前記第１および第２コイルパターン１２２，１２４は、互いに電気的に接続され、一つの複層構造のコイル形態をなしてもよい。

前記キャビティ定義パターン１３０は、前記基板１１０上において、前記コイルパターン１２０の一部領域を露出させるキャビティ１３２を定義することができる。前記キャビティ定義パターン１３０は、前記キャビティ１３２が前記コイルパターン１２０のほぼ中央領域に提供されるように、前記基板１１０の端部領域上に形成されてもよい。前記キャビティ定義パターン１３０は、前記コイルパターン１２０に電気的に接続される金属パターンであってもよい。この場合、前記キャビティ定義パターン１３０は、前記薄膜型チップ素子１００を外部機器に電気的に接続させるための外部電極として用いられてもよい。

前記磁性層１４０は、前記薄膜型チップ素子１００の透磁率およびインピーダンス特性を高めるために、前記キャビティ１３２に所定の充填材を充填して形成されたものであってもよい。前記充填材は、所定の磁性粒子を含む樹脂組成物（ｒｅｓｉｎ ｃｏｍｐｏｓｉｔｉｏｎ）であってもよい。

前記磁性層１４０は、充填層１４２と、前記充填層１４２の表面を覆う表面層１４４とからなってもよい。前記充填層１４２は、前記キャビティ１３２内で大半を占めて厚い厚さを有するのに対し、前記表面層１４４は、前記充填層１４２を薄い厚さで覆う形態で提供されてもよい。前記充填層１４２は前記表面層１４４に隣接する表面（以下、「上部表面」という、１４３）を有し、前記上部表面１４３にはポア（ｐｏｒｅ：１４３ａ）が形成され得る。前記ポア１４３ａは複数個であり得るし、このようなポア１４３ａの各々は前記上部表面１４３に存在していた磁性体粒子が素子の製造過程で脱離して発生し得る。前記表面層１４４は前記ポア１４３ａを充填して、前記ポア１４３ａによる前記磁性層１４０の機能が低下することを防止することができる。

一方、前記充填層１４２は、第１磁性粒子１４２ａおよび第１樹脂１４２ｂを含む充填材を前記キャビティ１３２に充填させて形成されたものであってもよい。前記第１磁性粒子１４２ａとしてはフェライト磁性体粒子であってもよく、前記第１樹脂１４２ｂとしてはエポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）であってもよい。前記表面層１４４は、第２磁性粒子１４４ａおよび第２樹脂１４４ｂを含む充填材を前記充填層１４２の上部表面１４３に形成させたものであってもよい。前記表面層１４４の組成は、前記充填層１４２の組成とほぼ同一であってもよい。すなわち、前記第２磁性粒子１４４ａとしては、前記第１磁性粒子１４２ａと様々な磁性粒子との中から選択された同一種類の磁性粒子、例えばフェライト粒子であり、前記第２樹脂１４４ｂとしては、エポキシ樹脂であってもよい。

前記充填材に含まれる前記第１および第２磁性粒子１４２ａ，１４４ａの粒子大きさは様々に調節されてもよい。例えば、前記第１および第２磁性粒子１４２ａ，１４４ａは、略２０μｍ〜４５μｍの粒子大きさを有してもよい。前記第１および第２磁性粒子１４２ａ，１４４ａの粒子大きさが２０μｍ未満である場合には、前記素子１００の高周波特性は向上できるが、透磁率特性が顕著に低くなり得る。また、前記第１および第２磁性粒子１４２ａ，１４４ａの粒子大きさが２０μｍ未満である場合には、粒子の取り扱いが非常に困難であって前記充填材の製造工程性が劣り得る。これに対し、前記第１および第２磁性粒子１４２ａ，１４４ａの粒子大きさが４５μｍを超過する場合には、透磁率特性は高くなり得るが、高周波特性が低下し、特に前記磁性体粒子が前記複合層１４０の表面から脱離する粒子の脱離現象が顕著に発生し得る。したがって、前記磁性体粒子の大きさは略２０μｍ〜４５μｍに調節されることができる。但し、前記ポア１４３ａの発生が生じない条件において、前記第１および第２磁性粒子１４２ａ，１４４ａの大きさを最大化することが透磁率の面で好ましい。したがって、前記第１および第２磁性粒子１４２ａ，１４４ａの大きさは略４５μｍに近く調節されることがより好ましい。

また、前記第２磁性粒子１４４ａの粒子大きさは前記第１磁性粒子１４２ａと同一であるか小さくてもよい。一例として、前記第２磁性粒子１４４ａの粒子大きさは前記第１磁性粒子１４２ａの粒子大きさとほぼ同一であってもよい。前記ポア１４３ａは、前記第１磁性粒子１４２ａが前記充填層１４２の上部表面１４３から脱離することによって発生するため、前記ポア１４３ａのサイズは、前記第１磁性粒子１４２ａの粒子大きさを基準に多少小さいか大きくなり得る。実際に前記ポア１４３ａのサイズは１０μｍ〜８０μｍ程度で様々である。したがって、前記ポア１４３ａのサイズが略２０μｍ以上であると仮定すれば、前記第２磁性粒子１４４ａの粒子大きさを前記第１磁性粒子１４２ａと同一にして、前記第２磁性粒子１４４ａが前記ポア１４３ａを充填する場合、前記磁性層１４０が一つの同一サイズの磁性粒子を有するため、前記充填層１４２と前記表面層１４４が一つの完全な磁性層１４０として機能することができる。

または、他の例として、前記第２磁性粒子１４４ａは、前記第１磁性粒子１４２ａに比べて小さい粒子大きさを有してもよい。この場合、前記第２磁性粒子１４４ａの粒子大きさが前記ポア１４３ａに比べて小さいため、前記ポア１４３ａに対する前記第２磁性粒子１４４ａの充填効率が向上できる。但し、前記第２磁性粒子１４４ａの粒子大きさが顕著に小さい場合には、前記素子１００の透磁率特性が低下し得るため、前記第２磁性粒子１４４ａの粒子大きさは、少なくとも２０μｍ以上に維持することが好ましい。一例として、前記第１磁性粒子１４２ａの平均粒径が４０μｍ〜４５μｍである場合、前記第２磁性粒子１４４ａの平均粒径は、略２０μｍ以上４０μｍ未満に調節されてもよい。

前記表面層１４４の厚さは略１００μｍ以下であってもよい。前記表面層１４４は前記ポア１４３ａを前記第２磁性粒子１４４ａで充填するためのものであるため、前記表面層１４４の厚さは、前記ポア１４３ａを充填する条件を満足しつつ、最小の厚さで提供されることが好ましい。一例として、図２に示すように、前記表面層１４４は、前記ポア１４３ａを充填すると共に、一定の厚さで前記充填層１４２の上部表面１４３を覆ってもよい。この場合、前記ポア１４３ａの大きさは略１０μｍ以上８０μｍ程度であるため、前記表面層１４４の厚さＴ１は略１００μｍ以下であってもよい。他の例として、図３に示すように、前記表面層１４４は、前記ポア１４３ａだけを選択的に充填する形態で提供されてもよい。この場合、前記表面層１４４の厚さＴ１は略８０μｍ以下であってもよい。

また、前記表面層１４４の表面は、前記キャビティ定義パターン１３０の表面とほぼ同一の高さを有してもよい。一例として、前記表面層１４４の表面と前記キャビティ定義パターン１３０の表面はコプラナー（ｃｏｐｌａｎａｒ）をなしてもよい。このような表面層１４４は、前記キャビティ定義パターン１３０と同一の面を共有しつつ前記ポア１４３ａを充填してなめらかな表面を有することにより、美観上、良い外観を実現することができる。

上述したように、本発明の実施形態による薄膜型チップ素子１００は、基板１１０上において、コイルパターン１２０の一部を露出させるキャビティ１３２を有するキャビティ定義パターン１３０および前記キャビティ１３２を充填する磁性層１４０を備えるが、前記磁性層１４０は、前記キャビティ１３２の大半を充填する充填層１４２と前記充填層１４２の上部表面１４３を覆う表面層１４４とからなってもよい。前記表面層１４４は、前記充填層１４２の上部表面１４３に発生したポア１４３ａを磁性粒子で充填することにより、前記ポア１４３ａによる前記磁性層１４０の機能低下を防止することができる。これにより、本発明による薄膜型チップ素子は、磁性層の表面を表面層でさらに覆い、前記磁性層の表面に発生するポアによって磁性層の機能が低下することを防止して、透磁率およびインピーダンス特性を向上させ、外観不良を防止することができる。

次に、本発明の実施形態による薄膜型チップ素子の製造方法について詳細に説明する。ここで、前述した薄膜型チップ素子１００に関して重複する内容は省略するか簡素化する。

図４は本発明の実施形態による薄膜型チップ素子の製造方法を示すフローチャートであり、図５〜図７は本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
図４および図５を参照すれば、基板１１０を準備する（Ｓ１１０）。前記基板１１０としては磁性を帯びる材料からなる基板を用いることができる。一例として、前記基板１１０としてはフェライト磁性体基板が用いられてもよい。

前記基板１１０上に多層構造のコイルパターン１２０を形成することができる（Ｓ１２０）。例えば、フォトレジスト工程およびメッキ工程などを行って第１コイルパターン１２２を形成し、前記第１コイルパターン１２２が形成された結果物上に前記工程を再度行って第２コイルパターン１２４を形成することができる。本実施形態では、複層構造のコイルパターン１２０を有する場合を例に挙げて説明したが、前記コイルパターン１２０の層数は様々に調節されてもよい。

前記基板１１０上に前記コイルパターン１２０の一部を露出させるキャビティ１３２を定義するキャビティ定義パターン１３０を形成することができる（Ｓ１３０）。前記キャビティ定義パターン１３０を形成するステップは、前記コイルパターン１２０が形成された結果物上に金属膜を形成した後、前記金属膜の一部を選択的に除去してなり得る。このようなキャビティ定義パターン１３０は、前記コイルパターン１２０を外部機器と電気的に接続させるための外部電極として用いられてもよい。

図４および図６を参照すれば、キャビティ１３２に充填層１４２を形成することができる（Ｓ１４０）。前記充填層１４２を形成するステップは、所定の充填材を製造し、これを前記キャビティ１３２に充填させた後、前記充填材を平坦化してなり得る。前記充填材は、第１磁性粒子１４２ａと第１樹脂１４２ｂとからなるエポキシ樹脂組成物であってもよい。前記第１磁性粒子１４２ａとしては、略２０μｍ〜４５μｍの粒子大きさを有するフェライト粒子が用いられてもよい。前記充填材を平坦化するステップは、前記キャビティ１３２に充填された前記エポキシ樹脂組成物に対し、キャビティ定義パターン１３０を研磨停止膜にする研磨工程を行ってなり得る。これにより、前記キャビティ１３２内にキャビティ定義パターン１３０の表面高さとほぼ同一の厚さを有する前記充填層１４２が形成されることができる。

一方、前記のような研磨工程を進行する過程において、前記充填層１４２の上部表面１４３から前記第１磁性粒子１４２ａが脱離する現象が発生し得る。これにより、前記充填層１４２の表面にはポア１４３ａが発生し得る。前記ポア１４３ａは略１０μｍ〜８０μｍの深さを有し、前記充填層１４２の表面に不規則に分布し得る。

図４および図７を参照すれば、充填層１４２上に表面層１４４を形成することができる（Ｓ１５０）。前記表面層１４４は、前記充填層１４２の表面１４３に形成されたポア１４３ａを磁性体で充填するためのものあってもよい。前記表面層１４４を形成するステップは、表面処理材を製造した後、これを前記表面１４３に薄膜形態で形成させ、前記表面処理材を平坦化してなり得る。前記表面処理材としては、第２磁性粒子１４４ａと第２樹脂１４４ｂとからなるエポキシ樹脂組成物が用いられてもよい。

前記表面処理材を平坦化するステップは、前記表面処理材に対してキャビティ定義パターン１３０を研磨停止膜にする研磨工程を行ってなり得る。これにより、前記充填層１４２上には、前記ポア１４３ａを充填しつつ前記充填層１４２を均一な厚さで覆い、キャビティ定義パターン１３０の表面とコプラナーをなす表面を有する表面層１４４が形成されることができる。

上述したように、本発明の実施形態による薄膜型チップ素子の製造方法は、基板１１０上に多層構造のコイルパターン１２０を形成し、前記基板１１０上にキャビティ１３２を定義するキャビティ定義パターン１３０を形成した後、前記キャビティ１３２に磁性層１４０を充填させるが、前記磁性層１４０の充填工程は、前記キャビティ１３２に充填層１４２を形成する工程と前記充填層１４２上に表面層１４４をさらに形成する工程とを含んでもよい。前記表面層１４４は、前記充填層１４２の製造過程において、前記上部表面１４３に発生するポア１４３ａを磁性粒子で充填し、前記ポア１４３ａの発生による透磁率およびインピーダンス特性の低下を防止するためのものであってもよい。これにより、本発明による薄膜型チップ素子の製造方法は、磁性層の表面を表面層でさらに覆い、前記磁性層の表面に発生するポアによって前記磁性層の機能が低下することを防止して、透磁率およびインピーダンス特性が向上した構造を有し、外観不良を防止できる薄膜型チップ素子を製造することができる。

以上の詳細な説明は本発明を例示するためのものである。また、前述した内容は、本発明の好ましい実施形態を示し説明するものに過ぎず、本発明は、様々な他の組み合わせ、変更、および環境において用いられてもよい。すなわち、本明細書に開示された発明の概念の範囲、記述した開示内容と均等な範囲および／または当業界の技術または知識の範囲内で変更または修正が可能である。前述した実施形態は、本発明を実施するための最善の状態を説明するためのものであり、本発明と同様な他の発明を利用するのに、当業界で知られた他の状態への実施、そして発明の具体的な適用分野および用途に求められる様々な変更も可能である。したがって、以上の発明の詳細な説明は、開示された実施状態に本発明を制限しようとする意図ではない。また、添付された特許請求の範囲は他の実施状態も含むものとして解釈しなければならない。

１００ 薄膜型チップ素子
１１０ 基板
１２０ コイルパターン
１２２ 第１コイルパターン
１２４ 第２コイルパターン
１３０ キャビティ定義パターン
１４０ 磁性層
１４２ 充填層
１４２ａ 第１磁性粒子
１４２ｂ 第１樹脂
１４４ 表面層
１４４ａ 第２磁性粒子
１４４ｂ 第２樹脂

Claims (17)

1. 基板と、
   前記基板上に形成されたコイルパターンと、
   前記コイルパターンの一部を露出させるキャビティを定義するキャビティ定義パターンと、
   前記キャビティに充填された充填層、および
   前記充填層の表面を覆う表面層を含む薄膜型チップ素子。
2. 前記充填層は前記表面層と隣接する表面に形成されたポア（ｐｏｒｅ）を有し、
   前記表面層は前記ポアを充填する、請求項１に記載の薄膜型チップ素子。
3. 前記充填層と前記表面層は互いに同一の種類の磁性粒子を有し、
   前記表面層の磁性粒子は前記充填層の磁性粒子と同一の粒子大きさを有する、請求項１に記載の薄膜型チップ素子。
4. 前記充填層と前記表面層は互いに同一の種類の磁性粒子を有し、
   前記表面層の磁性粒子は前記充填層の磁性粒子に比べて小さい粒子大きさを有する、請求項１に記載の薄膜型チップ素子。
5. 前記充填層と前記表面層の各々は同一の種類の磁性粒子を有し、
   前記磁性粒子の粒子大きさは２０μｍ〜４５μｍである、請求項１に記載の薄膜型チップ素子。
6. 前記表面層の厚さは１００μｍ以下である、請求項１に記載の薄膜型チップ素子。
7. 前記表面層の厚さは８０μｍ以下である、請求項１に記載の薄膜型チップ素子。
8. 前記基板はフェライト磁性基板であり、
   前記コイルパターンは多層構造を有する、請求項１に記載の薄膜型チップ素子。
9. 前記表面層の表面は、前記キャビティ定義パターンの表面とコプラナー（ｃｏｐｌａｎａｒ）をなす、請求項１に記載の薄膜型チップ素子。
10. 前記キャビティ定義パターンは、前記コイルパターンと電気的に接続された外部電極である、請求項１に記載の薄膜型チップ素子。
11. 基板を準備するステップと、
    前記基板上にコイルパターンを形成するステップと、
    前記基板上に前記コイルパターンの一部を露出させるキャビティを定義するキャビティ定義パターンを形成するステップと、
    前記キャビティに充填層を形成するステップ、および
    前記充填層に表面層を形成するステップを含む薄膜型チップ素子の製造方法。
12. 前記表面層を形成するステップは、前記充填層の表面に形成されたポア（ｐｏｒｅ）を充填するステップを含む、請求項１１に記載の薄膜型チップ素子の製造方法。
13. 前記充填層を形成させるステップは、
    前記キャビティに第１充填材を充填させるステップ、および
    前記キャビティ定義パターンを研磨停止膜にして前記第１充填材を平坦化するステップを含み、
    前記表面層を形成させるステップは、
    前記充填層上に第２充填材を形成させるステップ、および
    前記キャビティ定義パターンを研磨停止膜にして前記第２充填材を平坦化するステップを含む、請求項１１に記載の薄膜型チップ素子の製造方法。
14. 前記充填層および前記表面層は、２０μｍ〜４５μｍの粒子大きさを有する磁性粒子を含み、
    前記充填層の磁性粒子としては、前記表面層の磁性粒子と互いに同一の粒子大きさのフェライト粒子を用いる、請求項１１に記載の薄膜型チップ素子の製造方法。
15. 前記充填層および前記表面層は、２０μｍ〜４５μｍの粒子大きさを有する磁性粒子を含み、
    前記充填層の磁性粒子としては、前記表面層の磁性粒子に比べて小さい粒子大きさのフェライト粒子を用いる、請求項１１に記載の薄膜型チップ素子の製造方法。
16. 前記基板を準備するステップは、フェライト基板を準備するステップを含み、
    前記基板上にコイルパターンを形成するステップは、
    前記基板上に第１コイルパターンを形成するステップ、および
    前記第１コイルパターン上に第２コイルパターンを積層するステップを含む、請求項１１に記載の薄膜型チップ素子の製造方法。
17. 前記充填層に表面層を形成するステップは、前記表面層の表面が前記キャビティ定義パターンとコプラナーをなすように行われる、請求項１１に記載の薄膜型チップ素子の製造方法。

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