JP2014107565A - 絶縁層の導通方法 - Google Patents

絶縁層の導通方法 Download PDF

Info

Publication number
JP2014107565A
JP2014107565A JP2013241744A JP2013241744A JP2014107565A JP 2014107565 A JP2014107565 A JP 2014107565A JP 2013241744 A JP2013241744 A JP 2013241744A JP 2013241744 A JP2013241744 A JP 2013241744A JP 2014107565 A JP2014107565 A JP 2014107565A
Authority
JP
Japan
Prior art keywords
insulating layer
bump
diameter
conduction method
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013241744A
Other languages
English (en)
Inventor
Sung-Won Jeong
ジョン・スン・ウォン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2014107565A publication Critical patent/JP2014107565A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025Abrading, e.g. grinding or sand blasting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/049Wire bonding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】工数の低減及びパッケージ基板の信頼性の増大を期待することができる、絶縁層の導通方法を提供する。
【解決手段】本発明にかかる絶縁層の導通方法は、硬質の絶縁層10を提供する段階と、前記絶縁層にランド20を形成する段階と、前記ランドにバンプ32,34を形成する段階と、前記バンプによって貫通される軟質の絶縁層を前記硬質の絶縁層に積層する段階と、前記積層された軟質の絶縁層を硬化する段階と、前記絶縁層とバンプの上面を研磨機で加工する段階と、を含むことができる。
【選択図】図2

Description

本発明は、絶縁層の導通方法に関し、より詳細には、絶縁層の層間をバンプによって導通させる絶縁層の導通方法に関する。
最近、電子部品の小型化、多機能化の傾向により、既存に用いられていたプリント回路基板においてもパターン微細化、高集的の薄型製品に対する要求が高まっている。
現在、多層回路基板において一般的に積層される層間を導通させる方法は、レーザドリルを用いて絶縁層にホールを形成した後、内部を銅でメッキする方法である。
電子機器の高性能化はより速い応答速度を意味し、高性能化の実現により、電子機器から発生する発熱が増加しつつある。
このような発熱の増加によって基板の反りが問題となっており、基板の反り問題を解消するために、絶縁材の材料を低い熱膨張係数を有する素材に代替するための検討が持続的に行われている。
通常、絶縁材材料の熱膨張係数を低めるためには、絶縁材のフィラー(Filler)の含量またはガラスクロス(Glass Cloth)の含量を増加させる。
レーザドリル加工は、レーザパワーを用いて絶縁材の高分子化合物と無機材料であるフィラーまたはガラスクロスを除去することである。
しかし、フィラーの含量またはガラスクロスの含量が増加すると、レーザドリル加工によるホールの形成時に除去しなければならない無機材料成分であるフィラーとガラスクロスも増加するため、より高いレーザパワーが要されたり、レーザ加工時間が増加したりするなど、レーザ加工が困難となり、工程コストが上昇するという問題点がある。
韓国公開特許第2009-0114753号公報
本発明は上記の問題点に鑑みてなされたものであり、多重積層された絶縁層の層間を、レーザを用いずバンプによって導通させることにより、工数の低減及びパッケージ基板の信頼性の増大を期待することができる、絶縁層の導通方法を提供することを目的とする。
上記の目的を効果的に果たすために、本発明は、硬質の絶縁層を提供する段階と、前記絶縁層にランドを形成する段階と、前記ランドにバンプを形成する段階と、前記バンプによって貫通される軟質の絶縁層を前記硬質の絶縁層に積層する段階と、前記積層された軟質の絶縁層を硬化する段階と、前記絶縁層とバンプの上面を研磨機で加工する段階と、を含むことができる。
前記バンプを形成する段階は、前記ランドにワイヤをボンディングした後、前記ワイヤを切断することによりなされることができる。
この際、前記バンプは、上部の直径より下部の直径が広い瓢箪形状を有することができ、前記バンプは、上部の直径が20μm以内であり、下部の直径が25μm〜35μmの範囲を満たすことができる。
また、前記バンプは、上部及び下部の直径より中央部位の直径が広い樽形状を有することもできる。
一方、本発明は、第2実施形態として、コアが形成された硬質の絶縁層を提供する段階と、前記絶縁層のコアの両端部にランドをそれぞれ形成する段階と、前記ランドにバンプを形成する段階と、前記バンプの上端によって貫通される軟質の絶縁層を前記硬質の絶縁層に積層する段階と、前記積層された軟質の絶縁層を硬化する段階と、前記絶縁層とバンプの上端部を研磨機で加工する段階と、を含むことができる。
前記バンプを形成する段階は、前記ランドにワイヤをボンディングした後、前記ワイヤを切断することによりなされることができる。
また、前記バンプは、上部の直径より下部の直径が広い瓢箪形状を有することができ、前記バンプは、上部の直径が20μm以内であり、下部の直径が25μm〜35μmの範囲を満たすことができる。
この際、前記バンプは、上部及び下部の直径より中央部位の直径が広い樽形状を有することができる。
また、前記コアは、硬質の絶縁層にコアホールを形成した後、前記コアホールにメッキ層を充填することにより形成されることができ、前記コアホールは、レーザ加工または機械ドリル加工のうち何れか一つの加工により形成されることができる。
本発明の実施形態による絶縁層の導通方法は、多重積層された絶縁層の層間を、レーザを用いずバンプによって導通させることにより、工数の低減及びパッケージ基板の信頼性の増大を期待することができる効果がある。
本発明の絶縁層の導通方法によって絶縁層が導通される過程を示す例示図である。 本発明の絶縁層の導通方法によって絶縁層が導通される過程を示す例示図である。 本発明の絶縁層の導通方法によって絶縁層が導通される過程を示す例示図である。 本発明の絶縁層の導通方法によって絶縁層が導通される過程を示す例示図である。 本発明の絶縁層の導通方法によって絶縁層が導通される過程を示す例示図である。 本発明の絶縁層の導通方法によって絶縁層が導通された状態を示す例示図である。 本発明の絶縁層の導通方法によって絶縁層が導通される過程を示すフローチャートである。 本発明の絶縁層の導通方法によってコアが形成された絶縁層に絶縁層が積層された状態を示す例示図である。 図4を構成するための工程手順を示すフローチャートである。
以下、本発明の実施形態による絶縁層の導通方法を添付図面を参照して詳細に説明すると、次のとおりである。
図1aから図1eは本発明の絶縁層の導通方法によって絶縁層が導通される過程を示す例示図であり、図2は本発明の絶縁層の導通方法によって絶縁層が導通された状態を示す例示図であり、図3は本発明の絶縁層の導通方法によって絶縁層が導通される過程を示すフローチャートであり、図4は本発明の絶縁層の導通方法によってコアが形成された絶縁層に絶縁層が積層された状態を示す例示図であり、図5は図4を構成するための工程手順を示すフローチャートである。
図1から図3に図示されたように、本発明の実施形態による絶縁層の導通方法は、硬質の絶縁層10を基準として両側に軟質の絶縁層40を積層する場合と、硬質の絶縁層10に軟質の絶縁層40を順に積層する場合の両方に適用されることができる。
本発明による絶縁層の導通方法について説明すると、次のとおりである。
まず、硬質の絶縁層10を提供した後、絶縁層10にランド20を形成する。ランド20は、優れた電気的特性を有する銅が好ましく用いられることができるが、回路パターンの設計事項によってその位置が変わることができる。
硬質の絶縁層10にランド20が形成されると、ランド20の表面にバンプ30を形成する。バンプ30は、ワイヤボンディングの原理を利用したものであって、ワイヤの端部をランド20の表面に圧着した後、圧着された端部から所定長さの部分を切断することにより形成されることができる。
ランド20に形成されたバンプ30の形状は、上部32の直径と下部34の直径が異なることができる。これは、ワイヤがランド20の表面に圧着される過程でワイヤの端部に加えられる荷重によってランド20の表面との接触面積が広くなるためである。
従って、バンプ30は、上部32の直径より下部34の直径が広い瓢箪形状を有することができる。
この際、バンプの上部32の直径は20μm以内であり、下部34の直径は25μm〜35μmの範囲を満たすことができる。
バンプの上部32の直径はワイヤの直径に相当し、より大きい直径を有するワイヤを用いる場合、バンプの上部32の直径も変更されるということは勿論である。
また、バンプの下部34の直径は、ランド20の上部に加えられる荷重の大きさによって変わることができる。
換言すれば、ワイヤの端部によりランド20の表面に加えられる荷重が大きい場合にはバンプの下部34の直径がより大きくなり、反対に荷重が小さい場合にはバンプの下部34の直径がより小さくなる。
しかし、本発明では、バンプ30を形成するにあたり、上部32と下部34の直径をそれぞれ20μm以内と25μm〜35μmの範囲となるように形成する場合に、最も好ましいバンプ30の形状が得られた。
従って、バンプ30は、ランド20の表面に加えられる荷重の大きさによって、瓢箪形状または図面には図示していないが樽形状などに形成されることができる。
このような工程を経てランド20にバンプ30が形成されると、軟質の絶縁層40を硬質の絶縁層10に積層する。
即ち、軟質の絶縁層40は、バンプの上部32によって貫通されながら硬質の絶縁層10に積層される。
この際、軟質の絶縁層40を硬質の絶縁層10に積層する過程で、硬質の絶縁層10がバンプの上部32によって貫通されていない状態で、軟質の絶縁層40を硬化する工程を行うこともできる。
換言すれば、軟質の絶縁層40を硬質の絶縁層10に積層する過程で、バンプの上部32が鋭くない場合、軟質の絶縁層40が貫通されていない状態でバンプの上部32に掛けられる形態で積層されることができる。
この場合にも、軟質の絶縁層40をそのまま維持した状態で硬化過程を行うことができる。
軟質の絶縁層40の硬化工程は、熱硬化方法、化学品を塗布して行う化学硬化方法、UVなどの光を用いて行う光硬化方法など、様々な硬化方法のうち何れか一つの方法により行われる。
このような硬化方法によって軟質の絶縁層40が硬化されると、硬化された絶縁層とバンプの上部32を研磨機Yで表面加工する。
表面加工は、硬化された絶縁層の上部の表面が平坦化されるように、硬化された絶縁層とバンプの上部32を同時に研磨することによりなされる。
この際、バンプの上部32に掛けられた軟質の絶縁層40は、バンプの上部32の高さが非常に低い状態であるため、表面加工過程を経て硬化された絶縁層とバンプの上部32を同時に除去した後、硬化された絶縁層を押して硬質の絶縁層10と密着させる。
このように表面加工が完了すると、硬化された絶縁層の上部にランド20を形成し、ランド20にバンプ30を形成した後、表面加工を施す過程を繰り返して行う。
従って、本発明による絶縁層の導通方法を行う場合、層間導通のためにレーザまたはドリルを用いてビアホールを形成したり、ビアホールの内部にシード層及びメッキ層を形成したりする工程を省略することができるため、作業工数を低減し、生産性の向上を期待することができる。
一方、本発明による絶縁層の導通方法は、図4及び図5に図示されたように、コア12が形成された硬質の絶縁層10を基準として軟質の絶縁層40が積層される形態に適用されることもできる。
コア12が形成された硬質の絶縁層10は、コア12を硬質の絶縁層10に形成するために、まず、絶縁層10にレーザまたはドリルを用いてコアホール14を形成する。
コアホール14は、回路パターンの設計によってその位置が決定され、垂直に貫通されることができる。
コアホール14の内部にメッキを充填することによりコアホール14の内部を満たしてメッキ層を形成する。このようにコアホール14の内部にメッキ層が形成された後、硬質の絶縁層10の上部と下部に表面研磨を施すことができる。
この際、コア12の高さは0.2〜0.4mm程度に形成されることができるが、これは、硬質の絶縁層10の厚さによって多少変更され得る。
このようにコア12が硬質の絶縁層10に形成されると、コア12の両側にランド20を形成することができる。ここで、コア12にランド20を形成することは、コア12の両側に同時に行われるのでなく、両側のうち一側に先に行われた後、反対側に行われることができる。
ランド20は、コア12の直径より広い直径に形成されることができる。ランド20は、コアと電気的に導通されるように、コア12と同一の金属で形成されることができる。
コア12の両側にランド20が形成されると、ランド20に上述の工程によりバンプ30を形成した後、軟質の絶縁層40を硬質の絶縁層10に積層する。
次に、軟質の絶縁層40を硬化した後、表面加工する過程を繰り返して行うことにより、多数の絶縁層40を積層することができる。
上記のように、本発明の実施形態による絶縁層の導通方法は、絶縁層にコアが形成された場合やコアが形成されていない場合の両方とも、バンプによる絶縁層の導通が可能である。
以上、本発明の実施形態による絶縁層の導通方法について説明したが、本発明はこれに限定されず、当業者であればその応用及び変形が可能であるということがいうまでもない。
10 硬質の絶縁層
12 コア
14 コアホール
20 ランド
30 バンプ
32 バンプの上部
34 バンプの下部
40 軟質の絶縁層
Y 研磨機

Claims (12)

  1. 硬質の絶縁層を提供する段階と、
    前記絶縁層にランドを形成する段階と、
    前記ランドにバンプを形成する段階と、
    前記バンプによって貫通される軟質の絶縁層を前記硬質の絶縁層に積層する段階と、
    前記積層された軟質の絶縁層を硬化する段階と、
    前記絶縁層とバンプの上面を研磨機で加工する段階と、を含む絶縁層の導通方法。
  2. 前記バンプを形成する段階は、前記ランドにワイヤをボンディングした後、前記ワイヤを切断することによりなされる、請求項1に記載の絶縁層の導通方法。
  3. 前記バンプは、上部の直径より下部の直径が広い瓢箪形状を有する、請求項1に記載の絶縁層の導通方法。
  4. 前記バンプは、上部の直径が20μm以内であり、下部の直径が25μm〜35μmの範囲を満たす、請求項3に記載の絶縁層の導通方法。
  5. 前記バンプは、上部及び下部の直径より中央部位の直径が広い樽形状を有する、請求項1に記載の絶縁層の導通方法。
  6. コアが形成された硬質の絶縁層を提供する段階と、
    前記絶縁層のコアの両端部にランドをそれぞれ形成する段階と、
    前記ランドにバンプを形成する段階と、
    前記バンプの上端によって貫通される軟質の絶縁層を前記硬質の絶縁層に積層する段階と、
    前記積層された軟質の絶縁層を硬化する段階と、
    前記絶縁層とバンプの上端部を研磨機で加工する段階と、を含む絶縁層の導通方法。
  7. 前記バンプを形成する段階は、前記ランドにワイヤをボンディングした後、前記ワイヤを切断することによりなされる、請求項6に記載の絶縁層の導通方法。
  8. 前記バンプは、上部の直径より下部の直径が広い瓢箪形状を有する、請求項6に記載の絶縁層の導通方法。
  9. 前記バンプは、上部の直径が20μm以内であり、下部の直径が25μm〜35μmの範囲を満たす、請求項8に記載の絶縁層の導通方法。
  10. 前記バンプは、上部及び下部の直径より中央部位の直径が広い樽形状を有する、請求項6に記載の絶縁層の導通方法。
  11. 前記コアは、硬質の絶縁層にコアホールを形成した後、前記コアホールにメッキ層を充填することにより形成される、請求項6に記載の絶縁層の導通方法。
  12. 前記コアホールは、レーザ加工または機械ドリル加工のうち何れか一つの加工により形成される、請求項11に記載の絶縁層の導通方法。
JP2013241744A 2012-11-27 2013-11-22 絶縁層の導通方法 Pending JP2014107565A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120135348A KR20140067723A (ko) 2012-11-27 2012-11-27 절연층 도통방법
KR10-2012-0135348 2012-11-27

Publications (1)

Publication Number Publication Date
JP2014107565A true JP2014107565A (ja) 2014-06-09

Family

ID=50772223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013241744A Pending JP2014107565A (ja) 2012-11-27 2013-11-22 絶縁層の導通方法

Country Status (3)

Country Link
US (1) US20140144575A1 (ja)
JP (1) JP2014107565A (ja)
KR (1) KR20140067723A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022106325A (ja) * 2021-01-07 2022-07-20 日本特殊陶業株式会社 配線基板および配線基板の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177131B2 (en) 2016-03-02 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135218A (ja) * 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd バンプ及びバンプ形成方法
JP2001244591A (ja) * 2001-02-06 2001-09-07 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2002141370A (ja) * 2000-11-02 2002-05-17 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法及び製造装置ならびに半導体装置の実装方法
JP2003298236A (ja) * 2002-03-29 2003-10-17 Matsushita Electric Ind Co Ltd 多層配線板ならびにその製造方法および製造装置
JP2007281480A (ja) * 2006-04-11 2007-10-25 Samsung Electro-Mechanics Co Ltd バンプを用いた印刷回路基板及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3421548B2 (ja) * 1997-09-10 2003-06-30 富士通株式会社 半導体ベアチップ、半導体ベアチップの製造方法、及び半導体ベアチップの実装構造
US6063647A (en) * 1997-12-08 2000-05-16 3M Innovative Properties Company Method for making circuit elements for a z-axis interconnect
JP3137186B2 (ja) * 1999-02-05 2001-02-19 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 層間接続構造体、多層配線基板およびそれらの形成方法
JP2001093938A (ja) * 1999-09-20 2001-04-06 Nec Kansai Ltd 半導体装置及びその製造方法
JP4048019B2 (ja) * 2000-08-31 2008-02-13 富士通株式会社 多層配線基板及びその製造方法
EP1377145A4 (en) * 2001-03-28 2008-07-30 Tessera Interconnect Materials MULTILAYER WIRING PANEL, PROCESS FOR PRODUCING THE SAME, POLISHER FOR MULTILAYER WIRING PANEL AND METAL PLATE FOR PRODUCING THE PANEL
US7631423B2 (en) * 2006-02-13 2009-12-15 Sanmina-Sci Corporation Method and process for embedding electrically conductive elements in a dielectric layer
JP5497392B2 (ja) * 2009-09-25 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135218A (ja) * 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd バンプ及びバンプ形成方法
JP2002141370A (ja) * 2000-11-02 2002-05-17 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法及び製造装置ならびに半導体装置の実装方法
JP2001244591A (ja) * 2001-02-06 2001-09-07 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2003298236A (ja) * 2002-03-29 2003-10-17 Matsushita Electric Ind Co Ltd 多層配線板ならびにその製造方法および製造装置
JP2007281480A (ja) * 2006-04-11 2007-10-25 Samsung Electro-Mechanics Co Ltd バンプを用いた印刷回路基板及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022106325A (ja) * 2021-01-07 2022-07-20 日本特殊陶業株式会社 配線基板および配線基板の製造方法
JP7515418B2 (ja) 2021-01-07 2024-07-12 日本特殊陶業株式会社 配線基板および配線基板の製造方法

Also Published As

Publication number Publication date
KR20140067723A (ko) 2014-06-05
US20140144575A1 (en) 2014-05-29

Similar Documents

Publication Publication Date Title
JP2016111332A (ja) パッケージ構造およびその製造方法
CN104332412A (zh) 封装基板、封装结构以及封装基板的制作方法
CN104602446A (zh) 基板结构及其制作方法
JP2014096581A (ja) 回路基板およびその製造方法
JP2013033894A5 (ja)
JP2016134624A (ja) 電子素子内蔵型印刷回路基板及びその製造方法
JP2015198094A (ja) インターポーザ、半導体装置、およびそれらの製造方法
CN104540338A (zh) 高对准度hdi产品制作方法
JP6511851B2 (ja) 多層回路基板、半導体装置、多層回路基板の製造方法
KR20110100981A (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2014022715A (ja) コアレス基板及びその製造方法
CN101277591A (zh) 内嵌式电路板及其制造方法
WO2017020448A1 (zh) 印刷电路板的机械过孔方法及机械过孔的印刷电路板
JP2014107565A (ja) 絶縁層の導通方法
CN104703399A (zh) 电路板及其制作方法
TWI566330B (zh) 電子封裝結構之製法
CN106229309A (zh) 封装基板及其制造方法
KR102141102B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
KR102130757B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
CN108156754B (zh) 垂直连接接口结构、具所述结构的电路板及其制造方法
CN205944063U (zh) 封装基板
CN101958306B (zh) 内埋线路基板的制造方法
CN101351091A (zh) 线路连接工艺及其结构
CN106507611A (zh) 线路板的制造方法
CN105657983B (zh) 线路板的制作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170613