JP2014143878A

JP2014143878A - 半導体装置

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Publication number: JP2014143878A
Application number: JP2013012124A
Authority: JP
Inventors: Kosuke Niimura; 康介新村; Seiko Arimura; 成功有村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2013-01-25
Filing date: 2013-01-25
Publication date: 2014-08-07
Anticipated expiration: 2033-01-25
Also published as: JP5966947B2

Abstract

【課題】従来よりもターンオンサージ電圧をよりいっそう良好に抑制することができる構成を提供すること。
【解決手段】ハーフブリッジ回路（３１）における一つのアーム（３１２）には、第一の半導体スイッチング素子（３２２ａ）と第二の半導体スイッチング素子（３２２ｂ）とが並列に設けられている。制御回路（３５）は、第一の半導体スイッチング素子及び第二の半導体スイッチング素子がともにオフである状態から、第二の半導体スイッチング素子をオフに保持しつつ第一の半導体スイッチング素子をオンさせ、所定時間経過後に、第一の半導体スイッチング素子をオンに保持しつつ第二の半導体スイッチング素子をオンさせる。
【選択図】図１

Description

本発明は、複数の半導体スイッチング素子によって形成されたハーフブリッジ回路と、これらの半導体スイッチング素子の各々に向けて駆動信号を出力するように設けられた制御回路と、を備えた、半導体装置に関する。

この種の装置において、スイッチング時のサージ電圧を抑制するための様々な試みがなされている。例えば、特開２００８−７９４７５号公報に開示された構成においては、上アーム側のＩＧＢＴ１に対して、ダイオードＤ１及びＭＯＳＦＥＴ１が並列に設けられている。また、下アーム側のＩＧＢＴ２に対しても、ダイオードＤ２及びＭＯＳＦＥＴ２が並列に設けられている。そして、ＩＧＢＴ１及び２がオフで下アーム（ダイオードＤ２）側にてフリーホイール状態であるところからＩＧＢＴ１をオンする際のサージ電圧（ターンオンサージ電圧）を抑制するために、ＩＧＢＴ１のオン時間内にＭＯＳＦＥＴ２が一時的に導通される。

特開２００８−７９４７５号公報

上述した従来技術においては、短時間ではあるものの、上アーム側のＩＧＢＴ１と下アーム側のＭＯＳＦＥＴ２とが同時に導通される。このため、上述した従来技術においては、上下アーム短絡が生じる可能性がある。

本発明は、上記に例示した事情等に鑑みてなされたものである。すなわち、本発明は、従来よりもターンオンサージ電圧をよりいっそう良好に抑制することができる構成を提供するものである。

本発明の半導体装置は、ハーフブリッジ回路と制御回路とを備えている。前記ハーフブリッジ回路は、直流電源における一対の端子間に設けられている。このハーフブリッジ回路は、複数の半導体スイッチング素子によって形成されている。複数の前記半導体スイッチング素子の各々は、これに付随する、還流ダイオード成分及び容量成分を有している（かかる還流ダイオード成分及び容量成分は、当該半導体スイッチング素子の寄生成分であってもよいし、当該半導体スイッチング素子に対して外部的に並列接続されたものであってもよい。）。前記制御回路は、前記ハーフブリッジ回路に設けられた複数の前記半導体スイッチング素子の各々に向けて、駆動信号を出力するように設けられている。

本発明においては、前記ハーフブリッジ回路における一つのアーム（上アーム及び下アームのうちの少なくともいずれか一方）には、第一の半導体スイッチング素子と第二の半導体スイッチング素子とが並列に設けられている。本発明の特徴は、前記制御回路が、前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第二の半導体スイッチング素子をオフに保持しつつ前記第一の半導体スイッチング素子をオンさせ、所定時間経過後に、前記第一の半導体スイッチング素子をオンに保持しつつ前記第二の半導体スイッチング素子をオンさせるような、前記駆動信号を出力するようになっていることにある。ここで、上述の「所定時間」とは、具体的には、前記第一の半導体スイッチング素子をオンさせてから、前記第二の半導体スイッチング素子における前記容量成分からの放電が開始するまでの間の所要時間よりも長い時間である。

かかる構成を有する、本発明の半導体装置においては、前記一つのアームにおける前記第一の半導体スイッチング素子をオンさせてから、前記第二の半導体スイッチング素子をオンさせるまでの間に、前記第二の半導体スイッチング素子における前記容量成分からの放電電流が、前記第一の半導体スイッチング素子の両端における配線インダクタンスに通流する。これにより、前記一つのアームとは異なる他のアームの前記還流ダイオード成分におけるリカバリ電流の変化率が緩和される。したがって、前記一つのアームにおけるターンオン時の、前記他のアーム側におけるサージ電圧（ターンオンサージ電圧）が、良好に抑制される。

本発明の一実施形態が適用された車載電動機システムの概略構成を示す図。図１に示されている制御回路の概略構成を示す図。図１に示されているインバータ回路の動作の様子を示すタイムチャート。図１に示されているインバータ回路の動作の様子を示す図。図１に示されているインバータ回路の動作の様子を示す図。図１に示されているインバータ回路の動作の様子を示す図。図１に示されているインバータ回路の動作の様子を示す図。図１に示されているインバータ回路の動作の様子を示す図。図１に示されているインバータ回路の動作の様子を示す図。図１に示されているインバータ回路の動作の様子を示す図。図１及び図２に示されている回路構成による効果を示すグラフ。図２に示されている制御回路の一変形例の概略構成を示す図。図１２に示されているオンタイミング切替回路の具体的な回路構成の一例を示す図。図２に示されている制御回路の他の変形例の概略構成を示す図。図１４に示されているオンタイミング制御回路の具体的な回路構成の一例を示す図。図１に示されているハーフブリッジ回路の一変形例の概略構成を示す図。図１６に示されているハーフブリッジ回路の実装状態を示す図。図１６に示されているハーフブリッジ回路の構成による効果を示すグラフ。

以下、本発明を具体化した一実施形態を、図面を参照しつつ説明する。なお、変形例は、当該実施形態の説明中に挿入されると首尾一貫した一実施形態の説明の理解が妨げられるので、末尾にまとめて記載されている。

＜構成＞
図１を参照すると、本発明の一実施形態が適用された車載電動機システムＳは、いわゆるハイブリッド自動車あるいは電気自動車に搭載されている。車載電動機システムＳは、電動機及び発電機として動作可能な三相交流式のモータジェネレータである負荷１０と、充放電可能な二次電池である直流電源２０と、負荷１０と直流電源２０との間に設けられたインバータ回路３０と、を備えている。なお、図１は、図示及び説明の簡略化のため、三相のうちの一相分のみを抜き出して示したものである。このため、図１においては、負荷１０について、一相分の誘導性負荷Ｌ１のみが示されている。また、直流電源２０は、一対の端子間に設けられたキャパシタＣ１で示される電源容量を有している。

以下、本発明の「半導体装置」に相当するインバータ回路３０の具体的構成について説明する。インバータ回路３０は、ハーフブリッジ回路３１を備えている。ハーフブリッジ回路３１は、上述のキャパシタＣ１と並列接続となるように、直流電源２０における一対の端子間に設けられている。なお、インバータ回路３０にて直流電源２０とハーフブリッジ回路３１との間の配線に生じるインダクタンス（配線インダクタンス）は、図中「Ｌｓ０」として示されている。

ハーフブリッジ回路３１は、複数の半導体スイッチング素子３２によって形成されている。本実施形態においては、半導体スイッチング素子３２は、いわゆる「パワーＭＯＳＦＥＴ」であって、その内部に寄生ダイオードとしてのフリーホイールダイオード３３及び寄生コンデンサ３４を有している。すなわち、半導体スイッチング素子３２は、トランジスタ成分と、これに付随する、還流ダイオード成分であるフリーホイールダイオード３３及び容量成分である寄生コンデンサ３４とが、並列に設けられた構造を有している。

また、インバータ回路３０は、制御回路３５を備えている。制御回路３５は、ハーフブリッジ回路３１に設けられた複数の半導体スイッチング素子３２の各々に向けて、駆動信号であるゲート信号を出力するように設けられている。この制御回路３５は、インバータ回路３０における種々の遅れ時間を加味して、所定タイミングにて実際に半導体スイッチング素子３２の各々におけるオン動作を開始させるべく、ゲート信号を生成し出力するようになっている。かかる制御回路３５の詳細については後述する。

本実施形態のハーフブリッジ回路３１においては、上アーム３１１にて、２個の半導体スイッチング素子３２（上側第一素子３２１ａ及び上側第二素子３２１ｂ）が並列に接続されている。同様に、下アーム３１２にて、２個の半導体スイッチング素子３２（下側第一素子３２２ａ及び下側第二素子３２２ｂ）が並列に接続されている。すなわち、本実施形態においては、上側第一素子３２１ａと上側第二素子３２１ｂとの並列接続体と、下側第一素子３２２ａと下側第二素子３２２ｂとの並列接続体とが、直流電源２０における一対の端子間にて直列接続されている。そして、かかる直接接続のノードと、直流電源２０の正極側における上アーム３１１の入力端との間に、上述の誘導性負荷Ｌ１が設けられている。

なお、上側第一素子３２１ａの両端に生じる配線インダクタンスは、図中「Ｌｓａ１」として示されている。同様に、上側第二素子３２１ｂの両端に生じる配線インダクタンスは、図中「Ｌｓｂ１」として示されている。また、下側第一素子３２２ａの両端に生じる配線インダクタンスは、図中「Ｌｓａ２」として示されている。また、下側第二素子３２２ｂの両端に生じる配線インダクタンスは、図中「Ｌｓｂ２」として示されている。

本実施形態においては、制御回路３５は、下側第一素子３２２ａ及び下側第二素子３２２ｂがともにオフである状態にて上側第一素子３２１ａと上側第二素子３２１ｂとをともにオンさせるにあたって、上側第一素子３２１ａと上側第二素子３２１ｂとのうちの一方を他方よりも所定時間経過後にオンさせるように構成されている。同様に、制御回路３５は、上側第一素子３２１ａ及び上側第二素子３２１ｂがともにオフである状態にて下側第一素子３２２ａと下側第二素子３２２ｂとをともにオンさせるにあたって、下側第一素子３２２ａと下側第二素子３２２ｂとのうちの一方を他方よりも所定時間経過後にオンさせるように構成されている。さらに、制御回路３５は、上側第一素子３２１ａと上側第二素子３２１ｂとのオン順序の先後、及び下側第一素子３２２ａと下側第二素子３２２ｂとのオン順序の先後を、適宜（具体的には交互に）切替えるように構成されている。

具体的には、本実施形態においては、図２に示されているように、制御回路３５は、駆動回路３５１及び３５２と、これらの動作を制御するための駆動回路制御部３５３と、を備えている。駆動回路３５１、３５２、及び駆動回路制御部３５３は、アーム毎に（すなわち上アーム３１１と下アーム３１２とにそれぞれ）１つずつ設けられている。すなわち、駆動回路３５１は、上側第一素子３２１ａ（下側第一素子３２２ａ）にゲート信号を出力するように、そのゲート端子に接続されている。同様に、駆動回路３５２は、上側第二素子３２１ｂ（下側第二素子３２２ｂ）にゲート信号を出力するように、そのゲート端子に接続されている。

本発明の「駆動順序切替部」としての駆動回路制御部３５３は、いわゆるマイクロコンピュータを主体として構成されている。この駆動回路制御部３５３は、上側第一素子３２１ａ（下側第一素子３２２ａ）のオンタイミングを規定する駆動制御信号Ｖｃ１を駆動回路３５１に出力するとともに、上側第二素子３２１ｂ（下側第二素子３２２ｂ）のオンタイミングを規定する駆動制御信号Ｖｃ２を駆動回路３５２に出力するようになっている。

＜動作＞
以下、本実施形態の構成における動作及び作用・効果について、図３〜図１０を用いて説明する。なお、以下の説明及び図３〜図１０においては、図１に示したように、「Ｖ１」は電源電圧、「ＶＨ」は上アーム電圧、「ＶＬ」は下アーム電圧、「Ｉ１」は誘導性負荷Ｌ１を通流する負荷電流、「Ｉａ２」は下側第一素子３２２ａの両端に生じる配線インダクタンスＬｓａ２を通流する電流、「Ｉｂ２」は下側第二素子３２２ｂの両端に生じる配線インダクタンスＬｓｂ２通流する電流、をそれぞれ示す。また、図３のタイムチャートにおいて、横軸は時刻（時間経過）を示し、実線は上アーム３１１がオフである状態にて下アーム３１２をオンさせるにあたって下側第一素子３２２ａをオンしてから所定時間Ｔｄ経過後に下側第二素子３２２ｂをオンした場合（本動作例）を示し、破線は両者を同時にオンした場合（比較例）を示す。さらに、図４〜図１０において、回路中を通流する電流を一点鎖線で示し、電流が減少する様子を破線で示し、配線インダクタンスに生じる起電力を太線の短い矢印で示す。

図３に示されているように、下側第一素子３２２ａをオンしてから所定時間Ｔｄ経過後に下側第二素子３２２ｂをオンした場合は、両者を同時にオンした場合に比して、上アーム電圧ＶＨにおけるサージ電圧（ターンオンサージ電圧）が良好に抑制されている。以下、そのメカニズムについて詳細に説明する。

図３における時刻ｔ０以前において、下アーム３１２（下側第一素子３２２ａ及び下側第二素子３２２ｂ）がオフである状態にて上アーム３１１（上側第一素子３２１ａ及び上側第二素子３２１ｂ）をオンさせる動作が行われた後、上アーム３１１がオフされたものとする。このため、時刻ｔ０においては、すべての半導体スイッチング素子３２がオフ状態となっている。このとき、図４に示されているように、上アーム３１１と誘導性負荷Ｌ１とによって形成される閉回路にて、上側第一素子３２１ａ及び上側第二素子３２１ｂにおけるフリーホイールダイオード３３と誘導性負荷Ｌ１との間で循環する電流が通流している（いわゆる「フリーホイール状態」）。

すべての半導体スイッチング素子３２がオフである状態から、時刻ｔ１にて、下アーム３１２における下側第一素子３２２ａのみがオンされる。すると、図５に示されているように、下側第一素子３２２ａにて電流Ｉａ２が通流し始める。このとき、上側第一素子３２１ａ及び上側第二素子３２１ｂにおけるフリーホイールダイオード３３に対する逆バイアスの印加が開始するため、当該フリーホイールダイオード３３を通流する順方向の電流が減少する。そして、時刻ｔ２にて、図６に示されているように、上側第一素子３２１ａ及び上側第二素子３２１ｂにおけるフリーホイールダイオード３３におけるリカバリ電流が生じ始める。

その後、時刻ｔ３にて、下アーム電圧ＶＬが本格的に低下し始める。このとき、下側第二素子３２２ｂにおける寄生コンデンサ３４の放電が開始する（なお、かかる寄生コンデンサ３４の充電は、上述のように時刻ｔ０以前にて実行された、上アーム３１１のオン動作中においてなされている。）。この寄生コンデンサ３４からの放電電流は、図７に示されているように、下アーム３１２における、オンされた下側第一素子３２２ａと、オフ状態に保持された下側第二素子３２２ｂの寄生コンデンサ３４と、によって形成されたループ状回路（閉回路）を通流する。かかる放電電流は、時刻ｔ４にて最大となる。

ここで、本実施形態の構成においては、上述の放電電流が下側第一素子３２２ａ（すなわち配線インダクタンスＬｓａ２）を通流することで、かかる配線インダクタンスＬｓａ２にて、上述のリカバリ電流の流れを妨げる方向の逆起電力が生じる（図８参照）。この逆起電力により、電流Ｉａ２の立下り変化率ｄ（Ｉａ２）／ｄｔを緩和して、上アーム電圧ＶＨにおけるサージ電圧を良好に抑制することが可能になる。

そこで、本実施形態においては、下側第一素子３２２ａがオンされた時刻ｔ１から、上述のようにして下側第二素子３２２ｂにおける寄生コンデンサ３４の放電によるサージ電圧の抑制効果が実現可能となるまでの間、下側第二素子３２２ｂのオン動作が待機される。すなわち、下側第二素子３２２ｂのオン動作は、時刻ｔ３（本発明の時刻「ｔｄ」に相当する：これは計算機シミュレーションにより容易に算出可能である）よりも後の時刻となるように、時刻ｔ１から所定時間Ｔｄ経過後に行われる。

具体的には、本実施形態においては、所定時間Ｔｄは、以下の式で求められた値となる。下記の式において、Ｃは寄生容量（本動作例では下側第二素子３２２ｂにおける寄生コンデンサ３４の容量）、Ｒｄ及びＬｄはこの寄生容量からの放電時の放電電流の通流経路（本動作例では下アーム３１２における上述のループ状回路）の抵抗値及びインダクタンス値である。なお、このとき、下側第二素子３２２ｂのオン動作の時刻は、図３におけるｔ４となる。
α＝Ｒｄ／（２・Ｌｄ）
β＝｛４・（Ｌｄ／Ｃ）−Ｒｄ^２｝^１／２
Ｔｄ＝ｔ３−ｔ１＋｛ａｒｃｔａｎ（β／α）｝／β

その後、時刻ｔ５（図９参照）にてサージ電圧のピークが生じ、下側第二素子３２２ｂがオンされたことによる電流Ｉｂ２が時刻ｔ６にて本格的に通流し始める（図１０参照）。このとき、引き続いて行われる上アーム３１１のオン動作時の、下アーム電圧ＶＬにおけるサージ電圧抑制のための、上側第一素子３２１ａ又は上側第二素子３２１ｂにおける寄生コンデンサ３４の充電が行われる。

本実施形態においては、上述のようにして、下アーム３１２のオン動作時（全ての半導体スイッチング素子３２がオフである状態から上アーム３１１をオフに保持しつつ下アーム３１２をオンさせる際）に、下側第二素子３２２ｂがオフに保持されつつ下側第一素子３２２ａが先にオンされてから所定時間Ｔｄ後に、下側第一素子３２２ａがオンに保持されつつ下側第二素子３２２ｂがオンされる。これにより、上アーム電圧ＶＨにおけるサージ電圧が、下側第二素子３２２ｂにおける寄生コンデンサ３４の作用で良好に抑制される。このとき、スイッチング動作に伴って半導体スイッチング素子３２を通流する電流（上述の動作例における所定期間Ｔｄ内の電流Ｉａ２）の変化速度は緩和されていない。したがって、サージ電圧の抑制に際して、スイッチング損失の増加が良好に抑制される。

具体的には、計算機シミュレーションを用いれば、以下のように、本実施形態による顕著な効果が確認できる。まず、シミュレーション条件は、以下の通りである。
＜Ｖ１＝６５０Ｖ、Ｃ１＝１６００μＦ、Ｉ１＝５０Ａ、Ｌ１＝３００μＨ、Ｌｓ０＝５０ｎＨ、半導体スイッチング素子３２：ＣＭＦ２０１２０Ｄ・両端の配線インダクタンス７ｎＨ＞
この結果、Ｔｄ＝８０ｎｓとすることで、サージ電圧を１３０Ｖ程度低減することができることが確認された（図３におけるΔＶＨ参照）。

次に行われる上アーム３１１のオン動作時には、同様に、上側第一素子３２１ａがオンされてから所定時間Ｔｄ後に上側第二素子３２１ｂがオンされる。これにより、下アーム電圧ＶＬにおけるサージ電圧が、スイッチング損失の増加を抑制しつつ、上側第二素子３２１ｂにおける寄生コンデンサ３４の作用で良好に抑制される。

また、本実施形態においては、続いて行われる下アーム３１２のオン動作時には、上述とは逆に、下側第二素子３２２ｂがオンされてから所定時間Ｔｄ後に下側第一素子３２２ａがオンされる。これにより、上アーム電圧ＶＨにおけるサージ電圧が、下側第一素子３２２ａにおける寄生コンデンサ３４の作用で良好に抑制される。同様に、さらに続いて行われる上アーム３１１のオン動作時には、上側第二素子３２１ｂがオンされてから所定時間Ｔｄ後に上側第一素子３２１ａがオンされる。これにより、下アーム電圧ＶＬにおけるサージ電圧が、上側第一素子３２１ａにおける寄生コンデンサ３４の作用で良好に抑制される。

このように、本実施形態においては、上アーム３１１における上側第一素子３２１ａと上側第二素子３２１ｂとのオン順序、及び下アーム３１２における下側第一素子３２２ａと下側第二素子３２２ｂとのオン順序の先後が、駆動回路制御部３５３によって交互に切替えられる。すなわち、駆動回路制御部３５３は、上側第一素子３２１ａ（下側第一素子３２２ａ）を先にオンしてから所定時間経過後に上側第二素子３２１ｂ（下側第二素子３２２ｂ）をオンする第一の手順と、上側第二素子３２１ｂ（下側第二素子３２２ｂ）を先にオンしてから上側第一素子３２１ａ（下側第一素子３２２ａ）をオンする第二の手順とを、交互に実行する。

図１１は、各半導体スイッチング素子３２における発熱状態の概要を示すグラフである。図中、縦軸は、半導体スイッチング素子３２の１個当たりの発熱量を示し、「ＦＥＴ１」は上側第一素子３２１ａ又は下側第一素子３２２ａを示し、「ＦＥＴ２」は上側第二素子３２１ｂ又は下側第二素子３２２ｂを示すものとする。

図１１における左側の「オンタイミング切替あり」のグラフは、上述の実施形態の動作例のように、上述の第一の手順と第二の手順とを交互に切替えた場合を示す。一方、右側の「オンタイミング切替なし」のグラフは、上述の動作例とは異なり、上述の第一の手順のみを行った場合を示す。図１１に示されているように、オン順序の切替を行った上述の実施形態によれば、サージ電圧が良好に抑制されるとともに、複数の半導体スイッチング素子３２における発熱状態が良好に均一化される。これにより、インバータ回路３０の冷却系の構成を良好に簡略化（小型化）することができる。

＜変形例＞
以下、代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成及び機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。もっとも、言うまでもなく、変形例とて、以下に列挙されたものに限定されるものではない。また、上述の実施形態の一部、及び、複数の変形例の全部又は一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。

半導体スイッチング素子３２は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。この場合、フリーホイールダイオード３３は、半導体スイッチング素子３２の内部に形成された寄生ダイオード成分ではなく、外付けのダイオードである。すなわち、本発明にいう「付随する還流ダイオード成分」は、寄生ダイオード成分に限定されない。同様に、寄生コンデンサ３４に加えて、あるいはこれに代えて、外付けのコンデンサ（容量成分）を、半導体スイッチング素子３２に並列に接続してもよい。すなわち、本発明にいう「付随する容量成分」は、寄生容量成分に限定されない。

上述の第一の手順と第二の手順とは、常に交互に行われなくてもよい。すなわち、例えば、上アーム３１１において、第一の手順が連続で所定回（例えば２回）行われた後に、第二の手順が連続で所定回行われてもよい（下アーム３１２においても同様である）。また、上アーム３１１と下アーム３１２とで、第一の手順と第二の手順との実行順が逆になっていてもよい。すなわち、例えば、上アーム３１１オン（第一の手順）、下アーム３１２オン（第二の手順）、上アーム３１１オン（第二の手順）、下アーム３１２オン（第一の手順）…のようにインバータ回路３０の動作が制御されていてもよい。あるいは、上アーム３１１オン（第一の手順）、下アーム３１２オン（第一の手順）、上アーム３１１オン（第二の手順）、下アーム３１２オン（第二の手順）…のようにインバータ回路３０の動作が制御されていてもよい。要するに、上アーム３１１及び下アーム３１２のそれぞれにて、オン動作順序を固定せず可変とすることで、発熱量の均一化が良好に図られる。

図２に示されている制御回路３５においては、上側第一素子３２１ａ（下側第一素子３２２ａ）に対応する駆動回路３５１と、上側第二素子３２１ｂ（下側第二素子３２２ｂ）に対応する駆動回路３５２と、が設けられていた。しかしながら、本発明は、かかる構成に限定されない。

例えば、図１２に示されている構成においては、上側第一素子３２１ａ（下側第一素子３２２ａ）におけるゲート端子と駆動回路３５１との間には、オンタイミング切替回路３５４が設けられている。また、図２における駆動回路３５２に代えて、オンタイミング切替回路３５５が、上側第二素子３２１ｂ（下側第二素子３２２ｂ）におけるゲート端子に接続されている。

駆動回路３５１は、駆動回路制御部３５３から出力された後述する駆動制御信号Ｖｃ１に基づいて、所定波形のゲート信号を、オンタイミング切替回路３５４及びオンタイミング切替回路３５５に出力するようになっている。駆動回路制御部３５３は、先行してオンされる半導体スイッチング素子３２に対応する駆動制御信号Ｖｃ１を駆動回路３５１に出力するとともに、オンタイミング切替のためのパターン信号Ｖｐをオンタイミング切替回路３５４及びオンタイミング切替回路３５５に出力するようになっている。オンタイミング切替回路３５５における、パターン信号Ｖｐの入力段には、反転素子が設けられている。すなわち、オンタイミング切替回路３５５は、オンタイミング切替回路３５４に入力されるパターン信号Ｖｐを反転した信号が入力されるようになっている。

パターン信号Ｖｐは、具体的には、例えば、「Ｈｉｇｈ」の場合に上側第一素子３２１ａや下側第一素子３２２ａを先にオン（上側第二素子３２１ｂや下側第二素子３２２ｂを後にオン）する一方で、「Ｌｏｗ」の場合に上側第二素子３２１ｂや下側第二素子３２２ｂを先にオン（上側第一素子３２１ａや下側第一素子３２２ａを後にオン）するように生成される。また、このパターン信号Ｖｐは、各半導体スイッチング素子３２における発熱量が均一となるように生成される。）

本変形例において、駆動回路制御部３５３とともに本発明の「駆動順序切替部」を構成する、オンタイミング切替回路３５４及び３５５は、所定の回路時定数でゲート電圧の立ち上がりタイミングを制御するための回路素子（抵抗、インダクタンス、及びコンデンサ）と、かかる回路時定数をパターン信号Ｖｐに基づいて切替えるスイッチング素子（トランジスタ）と、を備えている。なお、本変形例においては、オンタイミング切替回路３５４及び３５５は、同一の回路構成を有しているものとする。

かかる変形例の構成においては、上述の実施形態（図２参照）の構成に比して、駆動回路制御部３５３における処理負荷が良好に軽減される。なお、このようなオンタイミング切替回路３５４及び３５５の具体的回路構成は、当業者であれば、技術常識に基づいて容易に実現可能であるが、念のためにその一例を図１３に示す（なお、図１３（ｂ）においては、上述の例とは逆に、パターン信号Ｖｐが「Ｈｉｇｈ」の場合に上側第二素子３２１ｂや下側第二素子３２２ｂを先にオンするようになっている。）。

なお、上アーム３１１及び下アーム３１２のそれぞれにてオン動作順序を固定した場合であっても、インバータ回路３０の冷却系を適宜構成することで、複数の半導体スイッチング素子３２における発熱量の均一化を問題とすることなくサージ電圧が良好に抑制される。この場合の回路構成は、図２と同一のものでもよいし、図２とは異なるものであってもよい。図１４は、上側第一素子３２１ａと上側第二素子３２１ｂとのオン順序、及び下アーム３１２における下側第一素子３２２ａと下側第二素子３２２ｂとのオン順序を、上述の第一の手順で固定した場合の、制御回路３５の構成例（図２の回路構成に対する変形例）を示す。

かかる構成においては、図２における駆動回路３５２に代えて、オンタイミング制御回路３５６が設けられている。オンタイミング制御回路３５６は、駆動回路３５１からの出力信号が入力されるとともに、上側第二素子３２１ｂ（下側第二素子３２２ｂ）に対するゲート信号を出力するようになっている。具体的には、このオンタイミング制御回路３５６は、駆動回路３５１から入力される、上側第一素子３２１ａ（下側第一素子３２２ａ）に対するゲート信号を、所定の回路時定数で遅延させるための回路素子（抵抗、インダクタンス、コンデンサ、等。）を備えている。

図１４に示された構成においては、図２に示された構成に比して、駆動回路制御部３５３における処理負荷が良好に軽減される。なお、このようなオンタイミング制御回路３５６の具体的回路構成は、当業者であれば、技術常識に基づいて容易に実現可能であるが、念のためにその一例を図１５に示す。

上アーム３１１や下アーム３１２にて、複数の半導体スイッチング素子３２が並列に接続される場合の、半導体スイッチング素子３２の並列個数は、上述の実施形態のような２個に限定されない。すなわち、ハーフブリッジ回路３１における上アーム３１１や下アーム３１２においては、３個以上の半導体スイッチング素子３２が並列に接続され得る。この場合、サージ電圧の抑制という観点からは、後からオンされる半導体スイッチング素子３２の個数は、先にオンされる半導体スイッチング素子３２の個数以上であることが好ましい。

図１６は、上アーム３１１及び下アーム３１２のそれぞれにおいて、半導体スイッチング素子３２が６個並列に接続された例を示す（なお、図示の簡略化のため、図１に示されている寄生コンデンサ３４は、図１６においては図示が省略されているが、図１６における半導体スイッチング素子３２のそれぞれが寄生コンデンサ３４を備えることはいうまでもない。）。この場合、先にオンされる第一群の半導体スイッチング素子３２（上側第一素子３２１ａ及び下側第一素子３２２ａ）は、少なくとも１個設けられる。同様に、後からオンされる第二群の半導体スイッチング素子３２（上側第二素子３２１ｂ及び下側第二素子３２２ｂ）も、少なくとも１個設けられる。なお、図１６においては、６つ並列されているもののうちの中央寄りの４個については、第一群に属するのか第二群に属するのか不確定な状態で示されている。

図１７は、図１６に示されている構成において、第一群が２個であり第二群が４個である場合の実装状態を示している（但しオン順序は上述の第一の手順に固定）。図１７に示されているように、基板４００上には、上側素子ランド４０１と、下側素子ランド４０２と、が形成されている。上側素子ランド４０１には、上アーム３１１を構成する半導体スイッチング素子３２が搭載されている。下側素子ランド４０２には、下アーム３１２を構成する半導体スイッチング素子３２が搭載されている。また、上側素子ランド４０１及び下側素子ランド４０２においては、第一群を構成する半導体スイッチング素子３２と第二群を構成する半導体スイッチング素子３２とが、可能な範囲で隣り合わせとなるとともに、互いの距離が可能な範囲で最小となるように、６つの半導体スイッチング素子３２の各々が配置されている。

図１８は、図１６に示されている構成において、第一群すなわち上側第一素子３２１ａ及び下側第一素子３２２ａのそれぞれの個数を変化させた場合の、サージ電圧（但しシミュレーション結果）の変化を示すグラフである（但しオン順序は上述の第一の手順に固定）。なお、図１８におけるシミュレーション条件は、上述と同様である。また、図中の「第一群個数」が「６」の場合は、上アーム３１１（下アーム３１２）における６個の半導体スイッチング素子３２がすべて上側第一素子３２１ａ（下側第一素子３２２ａ）の場合であって、これは比較例に対応する。

図１８に示されている結果から明らかなように、第一群と第二群との個数比ｒ＝（第一群の個数）／（第二群の個数）の値は、小さい方が好ましい。これは、第二群に属する半導体スイッチング素子３２の比率が大きくなることで、当該半導体スイッチング素子３２に付随する寄生コンデンサ３４が多数並列接続されて、上述のようなメカニズムでサージ電圧を抑制するための容量が大きくなるためである。

なお、上述の実施形態のように、オン順序を固定とせず切替可能とする場合、上述の個数比ｒは１に近い値であることが好ましい（より好ましくは１である）。これにより、サージ電圧の抑制と、発熱状態の均一化とが図られる。

上アーム３１１と下アーム３１２とで、半導体スイッチング素子３２の並列個数が異なっていてもよい。この場合、上アーム３１１における第一群と第二群との個数比率と、下アーム３１２における個数比率とは、可及的に近い値（より好ましくは同じ値）となるように設定されることが好ましい。

上アーム３１１を構成する複数の半導体スイッチング素子３２（上述の実施形態における上側第一素子３２１ａ及び上側第二素子３２１ｂ）は、同じものであってもよいし、異なるものであってもよい。下アーム３１２についても同様である。また、複数の半導体スイッチング素子３２が並列に接続されているのは、上アーム３１１と下アーム３１２とのうちのいずれか一方のみであってもよい。

本発明の適用対象は、厳密な「ハーフブリッジ回路」に限定されない。すなわち、例えば、いわゆる「フルブリッジ回路」は、並列する２つのハーフブリッジ回路からなるものと解釈することができる。よって、本発明は、このような、半導体スイッチング素子３２からなるフルブリッジ回路における、少なくとも一方のハーフブリッジ部分に対して、好適に適用可能であることは、いうまでもない。

Ｓ…車載電動機システム、１０…負荷、２０…直流電源、３０…インバータ回路、３１…ハーフブリッジ回路、３１１…上アーム、３１２…下アーム、３２…半導体スイッチング素子、３３…フリーホイールダイオード、３４…寄生コンデンサ、３５…制御回路、３５３…駆動回路制御部。

Claims

付随する還流ダイオード成分及び容量成分を有する複数の半導体スイッチング素子（３２）によって形成され、直流電源（２０）における一対の端子間に設けられた、ハーフブリッジ回路（３１）と、
前記ハーフブリッジ回路に設けられた複数の前記半導体スイッチング素子の各々に向けて駆動信号を出力するように設けられた、制御回路（３５）と、
を備えた、半導体装置（３０）であって、
前記ハーフブリッジ回路における一つのアーム（３１２）には、第一の半導体スイッチング素子（３２２ａ）と第二の半導体スイッチング素子（３２２ｂ）とが並列に設けられ、
前記制御回路は、前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第二の半導体スイッチング素子をオフに保持しつつ前記第一の半導体スイッチング素子をオンさせ、所定時間経過後に、前記第一の半導体スイッチング素子をオンに保持しつつ前記第二の半導体スイッチング素子をオンさせるように、前記駆動信号を出力することを特徴とする、半導体装置。
請求項１に記載の半導体装置であって、
前記所定時間Ｔｄは、
前記第一の半導体スイッチング素子をオンさせた時刻をｔ１、
かかる時刻ｔ１の後であって、前記第二の半導体スイッチング素子における前記容量成分からの放電が開始する時刻をｔｄ、とすると、
Ｔｄ>ｔｄ−ｔ１
であることを特徴とする、半導体装置。
請求項２に記載の半導体装置であって、
前記所定時間Ｔｄは、
前記容量成分における容量をＣ、
前記容量成分からの放電時の放電電流が、前記第一の半導体スイッチング素子と前記第二の半導体スイッチング素子との間で形成されるループ状回路を通流する際の、当該ループ状回路における抵抗値をＲｄ，インダクタンス値をＬｄとし、
α＝Ｒｄ／（２・Ｌｄ）、β＝｛４・（Ｌｄ／Ｃ）−Ｒｄ^２｝^１／２
とすると、
Ｔｄ＝ｔｄ−ｔ１＋｛ａｒｃｔａｎ（β／α）｝／β
であることを特徴とする、半導体装置。
請求項１〜３のうちのいずれか１項に記載の半導体装置であって、
前記第二の半導体スイッチング素子の個数は、前記第一の半導体スイッチング素子の個数以上であることを特徴とする、半導体装置。
請求項１〜４のうちのいずれか１項に記載の半導体装置であって、
前記制御回路は、
前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第二の半導体スイッチング素子をオフに保持しつつ前記第一の半導体スイッチング素子をオンさせ、前記所定時間経過後に、前記第一の半導体スイッチング素子をオンに保持しつつ前記第二の半導体スイッチング素子をオンさせる、第一の手順の後に、
前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第一の半導体スイッチング素子をオフに保持しつつ前記第二の半導体スイッチング素子をオンさせ、前記所定時間経過後に、前記第二の半導体スイッチング素子をオンに保持しつつ前記第一の半導体スイッチング素子をオンさせる、第二の手順を実行可能に構成されたことを特徴とする、半導体装置。
請求項５に記載の半導体装置であって、
前記制御回路は、
前記第一の半導体スイッチング素子と前記第二の半導体スイッチング素子とのオン順序の先後を切替える、駆動順序切替部（３５３）を備えたことを特徴とする、半導体装置。