JP2014154201A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルへの負担を軽減し、データ保持特性に劣化を抑制する。
【解決手段】メモリセルアレイは、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線との交差部に配置されたメモリセルを備える。メモリセルは可変抵抗素子を含む。セット動作用第１ドライバ回路は、メモリセルに対し高抵抗状態から低抵抗状態に切り替えるセット動作を実行する場合に第１配線に電圧を供給する。リセット動作用第１ドライバ回路は、メモリセルに対し低抵抗状態から高抵抗状態に切り替えるリセット動作を実行する場合に第１配線に電圧を供給する。セット動作用第１ドライバ回路とメモリセルアレイとの間の配線の長さは、リセット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さに比べて長い。
【選択図】図１

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。抵抗変化メモリのメモリセルは可変抵抗素子を含み、高抵抗状態と低抵抗状態との間で変化し、その抵抗状態に基づいてデータを記憶する。

抗変化メモリは多くの場合、このような可変抵抗素子を有するメモリセルを、複数のビット線と複数のワード線の交点に配置することで構成される（クロスポイント型）。

このようなクロスポイント型の抵抗変化メモリでは、書き込み動作（セット動作）及び消去動作（リセット動作）の対象となる選択メモリセルとドライバ回路との間の距離により、寄生抵抗が変化し、電圧印加条件が異なるという問題がある。このような電圧印加条件の違いは、メモリセルへの負担を増加させ、データ保持特性を劣化させると共に、メモリ装置のパフォーマンスを低下させる。

特開２０１１−４４１９３号公報

以下に記載する実施の形態は、メモリセルへの負担を軽減し、データ保持特性に劣化を抑制することができる不揮発性半導体記憶装置を提供するものである。

以下に記載する実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイは、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線との交差部に配置されたメモリセルを備える。メモリセルは可変抵抗素子を含む。セット動作用第１ドライバ回路は、メモリセルに対し高抵抗状態から低抵抗状態に切り替えるセット動作を実行する場合に第１配線に電圧を供給する。リセット動作用第１ドライバ回路は、メモリセルに対し低抵抗状態から高抵抗状態に切り替えるリセット動作を実行する場合に第１配線に電圧を供給する。セット動作用第１ドライバ回路とメモリセルアレイとの間の配線の長さは、リセット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さに比べて長い。

第１の実施の形態に係る不揮発性メモリのブロック図の一例である。 メモリセルアレイ１１０の一部の斜視図の一例である。 メモリセルアレイ１１０の一部の斜視図の一例である。 図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図の一例である。 メインロウデコーダ１２０の回路図の一例である。 ロウドライバ１３０（セット動作用ロウドライバ１３０Ｓ、リセット動作用ロウドライバ１３０Ｒ）の回路図の一例である。 ロウドライバ１３０の具体的構造を示す断面図の一例である。 書き込み駆動線ドライバ１４０の回路図の一例である。 カラムデコーダ１６０の回路図の一例である。 カラムドライバ１７０（セット動作用カラムドライバ１７０Ｓ、リセット動作用カラムドライバ１７０Ｒ）の回路図の一例である。 第１の実施の形態の配線Ｌに関するレイアウトを示す概略図である。 図１０Ａの点線ａ部分の概略断面図を示す。 第１の実施の形態の配線Ｌに関する別のレイアウトを示す概略図である。 図１０Ｄの点線ｂ部分の概略断面図を示す。 第１の実施の形態の効果を説明するグラフの一例である。 第２の実施の形態に係る不揮発性メモリのブロック図の一例である。 図１２のコンタクトＺｉａＮ付近の断面図である。

以下、図面を参照しながら、本実施の形態に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施の形態］
まず、第１の実施の形態に係る不揮発性半導体装置を、図面を参照しつつ詳細に説明する。

［全体構成］
図１は、第１の実施の形態に係る不揮発性メモリのブロック図の一例である。

この不揮発性メモリは、図１中の点線で囲まれたメモリセルアレイコア部１００と、このメモリセルアレイコア部１００に用いる電圧を生成し、供給する電源回路２００を含む。

メモリセルアレイコア部１００は、メモリセルアレイ１１０とロウ系制御回路及びカラム系制御回路とを備える。このメモリセルアレイ１１０は、ロウ方向に延びる複数のワード線ＷＬと、これらワード線ＷＬに交差するカラム方向に延びる複数のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの交差部に設けられた複数のメモリセルＭＣからなる。図１では、メモリセルアレイコア部１００は、４個のメモリセルアレイ１１０をマトリクス状に配置して構成されているが、複数のメモリセルアレイの配置はこれに限定されない。

ワード線ＷＬは、メインワード線（図１では図示せず）によって所定数ずつの複数のグループに分かれる。同様に、ビット線ＢＬも、カラム選択線（図１では図示せず）によって所定数ずつの複数のグループに分かれる。

また、メモリセルアレイコア部１００は、外部から供給されるアドレス信号（Add）及び制御信号（Cntr）に基づいてメモリセルアレイ１１０内の所定のメモリセルを選択し、セット／リセット／リードの各動作を実行するロウ系制御回路及びカラム系制御回路を備える。

ロウ系制御回路は、メインロウデコーダ１２０、ロウドライバ１３０、書き込み駆動線（ＷＤＲＶ）ドライバ１４０、及びロウ系周辺回路１５０を含む。メインロウデコーダ１２０は、アドレス信号に基づいて所定のメインワード線を選択する。ロウドライバ１３０は、メインワード線の選択／非選択の状態に応じて、このメインワード線に対応する所定数のワード線に対してセット動作等に必要な電圧を供給する。書き込み駆動線ドライバ１４０は、アドレス信号に基づいてワード線ドライバ１３０がワード線に供給する電圧を準備する。ロウ系周辺回路１５０は、その他の必要なロウ系の回路を有する。

また、ロウドライバ１３０は、セット動作用ロウドライバ１３０Ｓと、リセット動作用ロウドライバ１３０Ｒとを備えている。セット動作用ロウドライバ１３０Ｓは、セット動作時において所定数のワード線に対してセット動作に必要な電圧を供給する。リセット動作用ロウドライバ１３０Ｒは、リセット動作時において所定数のワード線に対してリセット動作に必要な電圧を供給する。セット動作用ロウドライバ１３０Ｓと、リセット動作用ロウドライバ１３０Ｒとは、ロウ系周辺回路１５０に与えられる制御信号に基づいて選択的に動作する。そして、セット動作用ロウドライバ１３０Ｓは、リセット動作用ロウドライバ１３０Ｒに比べ、メモリセルアレイ１１０から見て遠い位置に配置されている。すなわち、セット動作用ロウドライバ１３０Ｓとメモリセルアレイ１１０との間の配線Ｌの長さＬｓは、リセット動作用ロウドライバ１３０Ｒとメモリセルアレイ１１０との間の配線Ｌの長さＬｒに比べて長い。ここで、配線Ｌの長さの定義は後に述べる。このようなレイアウトを採用している理由は、セット動作時におけるメモリセルへの負担を軽減するためである。詳しくは後述する。

また、図１の例では、複数のメモリセルアレイ１１０が１つのメモリセルアレイコア部１００に設けられ、この複数のメモリセルアレイ１１０の間の領域に、セット動作用ロウドライバ１３０Ｓ及びリセット動作用ロウドライバ１３０Ｒが設けられている。そして、セット動作用ロウドライバ１３０Ｓは、この複数のメモリセルアレイ１１０により共有されている。一方、リセット動作用ロウドライバ１３０Ｒは、１つのメモリセルアレイ１１０ごとに設けられている。これは、先に説明した距離ＬｒとＬｓの関係がＬｓ＞Ｌｒとなっていることに基づく。

一方、カラム系制御回路は、カラムデコーダ１６０、カラムドライバ１７０、センスアンプ／書き込みバッファ１８０、及びカラム系周辺回路１９０を備える。カラムデコーダ１６０は、アドレス信号に基づいて所定のカラム選択線を選択する。カラムドライバ１７０は、カラム選択線の選択／非選択の状態に応じて、このカラム選択線に対応する所定数のビット線に対するデータ入出力を行う。センスアンプ／書き込みバッファ１８０は、データ入出力信号（I/O）を介して入力されたデータをカラムドライバ１７０に出力したり、カラムドライバ１７０から受信したビット線に現れたデータをデータ入出力信号として外部に送信したりする。カラム系周辺回路１９０は、その他の必要なカラム系の回路を有する。

また、カラムドライバ１７０は、セット動作用カラムドライバ１７０Ｓと、リセット動作用カラムドライバ１７０Ｒとを備えている。セット動作用カラムドライバ１７０Ｓは、セット動作時において所定数のビット線ＢＬに対してセット動作に必要な電圧を供給する。リセット動作用カラムドライバ１７０Ｒは、リセット動作時において所定数のビット線ＢＬに対してリセット動作に必要な電圧を供給する。セット動作用カラムドライバ１７０Ｓと、リセット動作用カラムドライバ１７０Ｒとは、カラム系周辺回路１９０に与えられる制御信号に基づいて選択的に動作する。

そして、セット動作用カラムドライバ１７０Ｓは、リセット動作用カラムドライバ１７０Ｒに比べ、メモリセルアレイ１１０から見て遠い位置に配置されている。すなわち、セット動作用カラムドライバ１７０Ｓとメモリセルアレイ１１０との間の配線の長さＬｓ’は、リセット動作用カラムドライバ１７０Ｒとメモリセルアレイ１１０との間の配線の長さＬｒ’に比べて長い。その理由はロウドライバ１３０の場合と同様である。

また、図１の例では、複数のメモリセルアレイ１１０が１つのメモリセルアレイコア部１００に設けられ、この複数のメモリセルアレイ１１０の間の領域に、セット動作用カラムドライバ１７０Ｓ及びリセット動作用カラムドライバ１７０Ｒが設けられている。そして、セット動作用カラムドライバ１７０Ｓは、この複数のメモリセルアレイ１１０により共有されている。一方、リセット動作用カラムドライバ１７０Ｒは、１つのメモリセルアレイ１１０ごとに設けられている。これは、先に説明した距離Ｌｒ’とＬｓ’の関係がＬｓ’＞Ｌｒ’となっていることに基づく。

［メモリセルアレイ］
図２Ａは、メモリセルアレイ１１０の一部の斜視図の一例、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図の一例である。

複数本の第２配線であるワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第１の配線であるビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。なお図２Ｂのように、メモリセルアレイ１１０を４層重ねて４層構造のメモリブロックにすることもできる。なおメモリセルアレイの層数は４層に限定されない。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａl、ＰｔＩｒＯｘ、 ＰｔＲｈＯｘ、Ｒｈ/ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものに大別される。）等を用いることができる。

［各回路の具体的構成］
以下において、各回路の具体的構成について説明する。なお、メモリセルアレイ１１０が、ワード線方向に２Ｋビット（＝２０４８ビット）、ビット線方向に５１２ビットのメモリセルＭＣからなる場合を例として説明する。

［ロウ系制御回路］
図４は、メインロウデコーダ１２０の回路図の一例である。メインロウデコーダ１２０はプリデコーダであり、ロウアドレスを入力し、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）の１つを選択する。なお、メインロウデコーダ１２０は、図４に示す回路を、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘのそれぞれについて有している。

図４に示すように、１つのメインロウデコーダ１２０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１２１、このＮＡＮＤゲートＧ１２１の出力をレベルシフトするレベルシフタＬ／Ｓ、レベルシフタＬ／Ｓの出力信号を入力信号として取り込むインバータＩＶ１２１、及びこのインバータＩＶ１２１の出力信号を入力信号とするインバータＩＶ１２２によって構成される。インバータＩＶ１２１、ＩＶ１２２の出力端子は、それぞれメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されている。このメインロウデコーダ１２０は、アドレス信号（Address）に基づいて所定のｘを選択し、選択したメインワード線ＭＷＬｘ、ＭＷＬｂｘにそれぞれ電圧ＶＳＳＲＯＷ（“Ｈ”）、ＶＷＲ（“Ｌ”）を供給し、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘにそれぞれ電圧ＶＷＲ、ＶＳＳＲＯＷを供給する。

図５は、ロウドライバ１３０（セット動作用ロウドライバ１３０Ｓ、リセット動作用ロウドライバ１３０Ｒ）の回路図の一例である。セット動作用ロウドライバ１３０Ｓ、及びリセット動作用ロウドライバ１３０Ｒは、いずれも同一の回路構成を採用し得るので、以下ではセット動作用ロウドライバ１３０Ｓの構造を説明する。

図５に示すセット動作用ロウドライバ１３０Ｓは、配線Ｌを介してワード線ＷＬｘ＜７：０＞のいずれかに接続されていると共に、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか１対に接続される。

図５に示すように、セット動作用ロウドライバ１３０Ｓは、２つのトランジスタＱＰ１３１、ＱＮ１３１を備えている。トランジスタＱＰ１３１、ＱＮ１３１は、書き込み駆動線ＷＤＲＶ＜７：０＞及びワード線ＷＬｘ＜７：０＞間に接続されていて、そのゲートにそれぞれメインワード線ＭＷＬｂｘ、ＭＷＬｘが接続されている。また、セット動作用ロウドライバ１３０Ｓは、トランジスタＱＰ１３２を備えている。トランジスタＱＰ１３２は、非選択ワード線電圧ＶＵＸの電源線及びワード線ＷＬｘ＜７：０＞間に接続されており、そのゲートにはメインワード線ＭＷＬｘが接続されている。

セット動作用ロウドライバ１３０Ｓは、セット動作が行われる場合において、メインワード線ＭＷＬｘの選択／非選択の状態に応じて、書き込み駆動線ＷＤＲＶ＜７：０＞又は非選択ワード線電圧ＶＵＸの電源線のいずれか一方とワード線ＷＬｘ＜７：０＞とを接続する。これによって、ワード線ＷＬｘ＜７：０＞には、選択ワード線電圧ＶＳＳＲＯＷ、非選択ワード線電圧ＶＵＸのいずれかが供給される。

一方、リセット動作用ロウドライバ１３０Ｒも、同様の構成を有する。リセット動作用ロウドライバ１３０Ｒは、リセット動作が行われる場合において、メインワード線ＭＷＬｘの選択／非選択の状態に応じて、書き込み駆動線ＷＤＲＶ＜７：０＞又は非選択ワード線電圧ＶＵＸの電源線のいずれか一方と配線Ｌを介してワード線ＷＬｘ＜７：０＞とを接続する。

なお、ロウドライバ１３０は、その他の周辺回路と同じＰ型の基板上に共通に形成されるが、負の電圧となる選択ワード線電圧ＶＳＳＲＯＷ（例えば、−０．８Ｖ）を与えるために、図６に示すトリプル・ウェル構造を持つ。具体的には、接地電圧ＶＳＳをウェル電圧とするＰ型基板があり、このＰ型基板上に非選択ワード線電圧ＶＵＸをウェル電圧とする第２導電型であるＮ型のウェル、このＮ型ウェル上に選択ワード線電圧ＶＳＳＲＯＷをウェル電圧とするＰ型ウェルが順次形成された構造となっており、このＰ型ウェル上にＮＭＯＳトランジスタが形成されている。

図７は、書き込み駆動線ドライバ１４０の回路図の一例である。書き込み駆動線回路１４０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１４１、このＮＡＮＤゲートＧ１４１の出力をレベルシフトするレベルシフタＬ／Ｓ、このレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１４１によって構成される。このインバータＩＶ１４１は非選択ワード線電圧ＶＵＸ及び選択ワード線電圧ＶＳＳＲＯＷ間に設けられ、出力端子が書き込み駆動線ＷＤＲＶに接続されている。この書き込み駆動線回路１４０は、入力されたアドレス信号に対応する書き込み駆動線ＷＤＲＶ＜１２７：０＞に選択ワード線電圧ＶＳＳＲＯＷを供給し、その他の書き込み駆動線ＷＤＲＶ＜１２７：０＞に非選択ワード線電圧ＶＵＸを供給する。この書き込み駆動線ＷＤＲＶの電圧は、ロウドライバ１３０を介して、ワード線ＷＬｘに供給される。以上の構成によるメインロウデコーダ１２０、ロウドライバ１３０、及び書き込み駆動線ドライバ１４０によって、アドレス信号で選択されたワード線ＷＬｘにのみ選択ワード線電圧ＶＳＳＲＯＷが供給され、その他のワード線ＷＬには非選択ワード線電圧ＶＵＸが供給されることになる。

［カラム系制御回路］
図８は、カラムデコーダ１６０の回路図の一例である。カラムデコーダ１６０は、カラムアドレスを入力し、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）の１つを選択する。なお、カラムデコーダ１６０は、図８に示すような回路を、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙのそれぞれについて有している。図８に示すように、１つのカラムデコーダ１６０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１６１、このＮＡＮＤゲートＧ１６１の出力をレベルシフトするレベルシフタＬ／Ｓ、このレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１６１、及びこのインバータＩＶ１６１の出力を入力とするインバータＩＶ１６２によって構成される。ここで、インバータＩＶ１６１、ＩＶ１６２の出力端子は、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されている。このカラムデコーダ１６０は、アドレス信号（Address）に基づいて所定のｙを選択し、選択したカラム選択線ＣＳＬｙ、ＣＬＬｂｙにそれぞれ電圧ＶＷＲ（“Ｈ”）、ＶＳＳ（“Ｌ”）を供給し、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙにそれぞれ電圧ＶＳＳ、ＶＷＲを供給する。

図９は、カラムドライバ１７０（セット動作用カラムドライバ１７０Ｓ、リセット動作用カラムドライバ１７０Ｒ）の回路図の一例である。セット動作用カラムドライバ１７０Ｓ、及びリセット動作用カラムドライバ１７０Ｒは、いずれも同一の構成を採用し得るので、以下ではセット動作用カラムドライバ１７０Ｓの構造を説明する。図９のセット動作用カラムドライバ１７０Ｓには１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか１対が入力される。図９に示すように、セット動作用カラムドライバ１７０Ｓは、ローカルデータ線ＬＤＱ＜７：０＞及びビット線ＢＬｙ＜７：０＞間に設けられ、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙで制御される２つのトランジスタＱＰ１７１、ＱＮ１７１と、非選択ビット線電圧ＶＵＢの電源線及びビット線ＢＬｙ＜７：０＞間に設けられ、カラム選択線ＣＳＬｂｙで制御されるトランジスタＱＮ１７２とを備える。

このセット動作用カラムドライバ１７０Ｓは、カラム選択線ＣＳＣｙの選択／非選択の状態に応じて、ローカルデータ線ＬＤＱ＜７：０＞／非選択ビット線電圧ＶＵＢの電源線とビット線ＢＬｙとを接続する。ここで、ローカルデータ線ＬＤＱ＜７：０＞の電圧は、センスアンプ／書き込みバッファ１８０から供給される選択ビット線電圧ＶＷＲ或いは非選択ビット線電圧ＶＵＢに相当する電圧ＶＳＳである。これによって、ビット線ＢＬｙ＜７：０＞には、選択ビット線電圧ＶＷＲ、非選択ビット線電圧ＶＵＢのいずれかが供給される。

次に、セット動作用ロウドライバ１３０Ｓとメモリセルアレイ１１０との間の配線Ｌ（Ｌ０、Ｌ１・・・Ｌｎ）の長さＬｓ（Ｌｓ０、Ｌｓ１、・・・Ｌｓｎ）が、リセット動作用ロウドライバ１３０Ｒとメモリセルアレイ１１０との間の配線Ｌの長さＬｒ（Ｌｒ０、Ｌｒ１、・・・Ｌｒｎ）に比べて長くされるレイアウトが採用されている理由を説明する。なお、セット動作用カラムドライバ１７０Ｓとメモリセルアレイ１１０との間の配線Ｌの長さＬｓ’が、リセット動作用カラムドライバ１７０Ｒとメモリセルアレイ１１０との間の配線Ｌの長さＬｒ’に比べて長くされるレイアウトが採用されている理由も同様であるので、以下では前者の理由を中心に説明する。

メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に配置され、セット動作用ロウドライバ１３０Ｓから近いメモリセルＭＣ（以下、ニアビット（Ｎｅａｒ Ｂｉｔ）という）と、遠いメモリセルＭＣ（以下、ファービット（Ｆａｒ Ｂｉｔ）という）とが存在する（図１０Ａ参照）。この時、長さＬｓが小さいと、ニアビットにおいて、セット動作後のオン電流Ｉｃｅｌｌのバラつきがファービットに比べ大きくなる（電流分布の幅が大きくなる）という問題がある（図１１参照）。なお、図１１は比較例におけるオン電流Ｉｃｅｌｌの分布であり、配線Ｌの長さＬｓ’と長さＬｒ’はほぼ等しい長さである。図１１を見ると、セット動作後において、ニアビットに属する複数のメモリセルのオン電流Ｉｃｅｌｌの分布が、ファービットに属する複数のメモリセルのオン電流Ｉｃｅｌｌの分布よりも広いことが解る。

ニアビットにおいてオン電流Ｉｃｅｌｌのバラつきが大きくなる理由を説明する。セット動作は、前述のようにメモリセルＭＣの可変抵抗素子の抵抗値を高抵抗状態から低抵抗状態に切り替える動作である。メモリセルの可変抵抗素子の抵抗値が、電圧印加により低抵抗状態に切り替わると、メモリセルＭＣに流れる電流が急激に増加する。このような電流の急激な増加は、セット動作が完了されたメモリセルが逆にリセットされてしまったり（誤リセット動作）、メモリセルＭＣに不要な負担を与え、メモリセルＭＣのデータ保持特性を劣化させたりするなどの問題がある。一方、リセット動作は、メモリセルＭＣの可変抵抗素子の抵抗値を低抵抗状態から高抵抗状態に切り替える動作であるので、上記のような問題は生じにくい。

そこで、本実施の形態では、図１０Ａに示すように、セット動作用ロウドライバ１３０Ｓとメモリセルアレイ１１０との間の配線Ｌの長さＬｓが、リセット動作用ロウドライバ１３０Ｒとメモリセルアレイ１１０との間の配線Ｌの長さＬｒに比べて長くされるレイアウトが採用している。ここで、メモリセルアレイ１１０にはメモリセルＭＣがマトリクス状に配置されている。図１０Ａにおいては、上側から０番目のワード線ＷＬ０に接続されているメモリセルＭＣを、Ｂｉｔ０と称し、ｎ番目のワード線ＷＬｎに接続されているメモリセルＭＣをＢｉｔｎと称する。なお、ｎは２以上の整数である。ワード線ＷＬ０〜ｎには、それぞれ複数のメモリセルＭＣが接続されており、そのうちでリセット動作用ロウデコーダ１３０Ｒ及びセット動作用ロウデコーダ１３０Ｓから見て遠い位置にあるメモリセルＭＣをファービットＦａｒ Ｂｉｔ０〜ｎと称する。一方、リセット動作用ロウデコーダ１３０Ｒ及びセット動作用ロウデコーダ１３０Ｓから見て近い位置にあるメモリセルＭＣをニアビットＮｅａｒ Ｂｉｔ０〜ｎと称する。

ワード線ＷＬ０〜ｎは配線Ｌ０〜Ｌｎにそれぞれ接続されている。配線Ｌ０〜Ｌｎはリセット動作用ロウドライバ１３０Ｒをまたぎ、セット動作用ロウドライバ１３０Ｓに到達するように、カラム方向（Ｃｏｌ）に延びている。リセット動作用ロウドライバ１３０ＲにはコンタクトＺｉａＲ０〜ＺｉａＲｎが配置されている。また、セット動作用ロウドライバ１３０ＳにはコンタクトＺｉａＳ０〜ＺｉａＳｎが配置されている。
コンタクトＺｉａＲ０〜ＺｉａＲｎは配線Ｌを介してワード線ＷＬ０〜ｎにそれぞれ接続されている。コンタクトＺｉａＳ０〜ＺｉａＳｎは配線Ｌを介してワード線ＷＬ０〜ｎにそれぞれ接続されている。言い換えると、ワード線ＷＬｉ（ｉ＝０〜ｎ）に１つのコンタクトＺｉａＲｉと１つのコンタクトＺｉａＳｉが配線Ｌを介して接続されている。ここで、配線Ｌｉ（ｉ＝０〜ｎ）の長さＬｓｉはメモリセルアレイ１１０の端（セット動作用ロウドライバ１３０Ｓ側の端）からコンタクトＺｉａＳｉまでの距離である。また、配線Ｌｉの長さＬｒｉはメモリセルアレイ１１０の端（リセット動作用ロウドライバ１３０Ｒ側の端）からコンタクトＺｉａＲｉまでの距離である。また、それぞれのワード線ＷＬｉにおいて、配線の長さＬｓｉ＞Ｌｒｉの関係が成り立つ。すなわち、配線の長さＬｓ０＞Ｌｒ０、Ｌｓ１＞Ｌｒ１、・・・Ｌｓｎ＞Ｌｒｎである。さらに、配線Ｌｓ０とＬｒｎの長さは、Ｌｓ０＞Ｌｒｎの関係を有している。

ここで、図１０Ａの点線ａの断面図の一例を図１０Ｂに示す。
図１０Ｂに示すように、ワード線ＷＬは０層目からｔ層目までの積層構造を有している。なおｔは２以上の整数である。配線Ｌｎも、同様に０層目からｔ層目までの積層構造を有している（配線Ｌｎは、配線Ｌｎ０〜Ｌｎｔからなる）。配線Ｌｎ０〜Ｌｎｔは、ワード線ＷＬｎ０〜ＷＬｎｔにそれぞれ接続されている。ここで、ワード線ＷＬｎ０〜ＷＬｎｔは図１０Ａを上面視した場合において重なっている。すなわち、図１０Ｂに示す配線Ｌｎ０〜Ｌｎｔは図１０Ａを上面視した場合において重なっている。

コンタクトＺｉａＲｎは、それぞれの配線Ｌｎ０〜Ｌｎｔを貫くように、積層方向である方向Ｌａｍに延びている。ここで、コンタクトＺｉａＲｎは最上層の配線Ｌｎｔに形成された開口Ａｔから方向Ｌａｍ下方に延びている。すなわち、配線Ｌｎｔの開口Ａｔの側面に接することにより、配線Ｌｎｔと電気的に接続されている。同様に、開口Ａｔから方向Ｌａｍ下方に延びたコンタクトＺｉａＲｎは配線Ｌｎｔの下層に配置された配線Ｌｎ（ｔ−１）、・・・Ｌｎ０に同様に接続することができる。
ここで、最下層に配置された配線Ｌｎ０の開口Ａ０からＬａｍ方向に延びたコンタクトＺｉａＲｎは配線Ｍ０に接続されている。配線Ｍ０は下層コンタクトＵＣにより、それぞれトランジスタＱＰ１３１、ＱＮ１３１の拡散層に接続されている。

セット動作用ロウドライバ１３０Ｓもリセット用ロウドライバ１３０Ｒと同様のコンタクトＺｉａＳｎを有している。コンタクトＺｉａＳｎも、コンタクトＺｉａＲｎと同様の要領で配線Ｌｎ０〜ｔに接続されている。また、図示はしていないが、ＺｉａＳｎも配線Ｍ０と同じレベルの配線に接続され、それぞれセット動作用ロウドライバ１３０Ｓ中のトランジスタＱＰ１３１、ＱＮ１３１の拡散層に接続されている。

メモリセルＭＣに供給されるべき電圧は、トランジスタＱＰ１３１、ＱＮ１３１からコンタクトＺｉａＲ、ＺｉａＳ、及び配線Ｌを介してメモリセルＭＣに供給される。これにより、配線Ｌの長さＬｓが長くなることにより、セット動作用ロウドライバ１３０Ｓとメモリセルアレイ１１０との間の配線抵抗が増加する。配線Ｌの配線抵抗が増加することにより、セット動作完了後においてメモリセルＭＣに流れるオン電流Ｉｃｅｌｌの増加は抑制されるので、メモリセルＭＣのデータ保持特性を維持することができる。なお、コンタクトＺｉａＲ、ＺｉａＳの抵抗は配線Ｌの抵抗に比べて小さい。また、配線Ｍ０の長さは配線の長さＬｓ、Ｌｒに比べて小さい。よって、トランジスタＱＰ１３１、ＱＮ１３１からメモリセルアレイ１１０までの間の配線抵抗は、配線Ｌの長さＬｓ、Ｌｒによって大きく支配されている。

また、図１０Ｃに示すように、配線Ｌ０〜ＬｎのそれぞれにコンタクトＺｉａＲｉ＿１、ＺｉａＲｉ＿２、ＺｉｒＳｉ＿１及びＺｉａＳｉ＿２の４つのコンタクトを配置することもできる（ｉは０〜ｎの整数、以下同様）。ここで、ＺｉａＲｉ＿１、ＺｉａＲｉ＿２はリセット用ロウドライバ１３０Ｒ内に配置され、ＺｉａＳｉ＿１、ＺｉａＳｉ＿２はセット用ロウドライバ１３０Ｓ内に配置されている。

配線Ｌの長さＬｓ、Ｌｒはメモリセルアレイ１１０の端（セット動作用ロウドライバ１３０Ｓ側の端）からメモリセルアレイ１１０に近いコンタクトＺｉａＲｉ＿１、ＺｉａＳｉ＿１で定義される。図１０Ｃの破線ｂの断面図の一例を図１０Ｄに示す。また、コンタクトＺｉａＲｎ＿１、ＺｉａＲｎ＿２、ＺｉｒＳｎ＿１及びＺｉａＳｎ＿２の構造は図１０Ｂに示す構造と同じであるため説明を省略する。

コンタクトＺｉａＲｎ＿１はトランジスタＱＰ１３１の拡散層に接続されている。また、コンタクトＺｉａＲｎ＿２はトランジスタＱＮ１３１の拡散層に接続されている。図１０Ｄでは、図１０Ｂと異なり、配線Ｍ０を用いずにコンタクトＺｉａが直接トランジスタの拡散層と接続しているが、これに限定する趣旨ではない。また、カラムドライバ１７０に関してはロウドライバ１３０と同様のレイアウトのため説明を省略する。

[第２の実施の形態]
次に、第２の実施の形態に係る不揮発性半導体装置を、図面を参照しつつ詳細に説明する。図１２は、第２の実施の形態に係る不揮発性メモリのブロック図である。第１の実施の形態と同一の構成については図１２において同一の符号を付し、以下ではその詳細な説明は省略する。この実施の形態では、メモリセルアレイ１１０が形成されている半導体基板（図示せず）の直下に、セット動作用ロウドライバ１３０Ｓ及びリセット動作用ロウドライバ１３０Ｒが形成されている。セット動作用ロウドライバ１３０Ｓ及びリセット動作用ロウドライバ１３０Ｒは、配線ＣＬ、及びビアコンタクト領域２１０に形成され半導体基板に対し垂直に伸びるコンタクト配線を介してメモリセルアレイ１１０に接続される。ビアコンタクト領域２１０には複数のコンタクトＺｉａＬ０〜ＺｉａＬｎ、ＺｉａＲ０〜ＺｉａＲｎが配置されている。ここで、コンタクトＺｉａＬ０〜ＺｉａＬｎはカラム方向（Ｃｏｌ）において左側に配置されたメモリセルアレイ１１０から延びる配線ＬＬ０〜ＬＬｎに接続されるコンタクトである。コンタクトＺｉａＲ０〜ＺｉａＲｎはカラム方向（Ｃｏｌ）において右側に配置されたメモリセルアレイのから延びる配線ＬＲ０〜ＬＲｎに接続されるコンタクトである。

なお配線ＬＬ０〜ＬＬｎははカラム方向（Ｃｏｌ）において左側に配置されたメモリセルアレイ１１０のワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。配線ＬＲ０〜ＬＲｎはカラム方向（Ｃｏｌ）において右側に配置されたメモリセルアレイのワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。

ここで、コンタクトＺｉａＬｎを例に取って説明する。具体的に、図１３に示すように、コンタクトＺｉａＬｎの底面は配線Ｍ０に接続されている。配線Ｍ０は下層コンタクトＵＣによってそれぞれ、セット動作用ロウドライバ１３０ＳのトランジスタＱＮ１３１、ＱＰ１３１に接続され、リセット動作用ロウドライバ１３０ＲのトランジスタＱＮ１３１、ＱＰ１３１に接続されている。ここでの配線Ｌの長さＬｓはコンタクトＺｉａＬｎと配線Ｍ０が接する位置からセット動作用ロウドライバ１３０Ｓの下層コンタクトＵＣまでの距離である。また、配線Ｌの長さＬｒはコンタクトＺｉａＬｎと配線Ｍ０が接する位置からリセット動作用ロウドライバ１３０Ｒの下層コンタクトＵＣまでの距離である。ここで、リセット動作用ロウドライバ１３０Ｒ及びセット動作用ロウドライバ１３０Ｓに２つのコンタクトＵＣが配置されているが、配線Ｌの距離Ｌｒ、ＬｓはコンタクトＺｉａＬｎに近い方のコンタクトＵＣからの距離として定義される。

なお、コンタクト配線の抵抗は、ワード線ＷＬ及び配線ＣＬの抵抗よりも小さい。第１の実施の形態と同様に、セット動作用ロウドライバ１３０Ｓとメモリセルアレイ１１０との間の配線Ｌの長さＬｓが、リセット動作用ロウドライバ１３０Ｒとメモリセルアレイ１１０との間の配線Ｌの長さＬｒに比べて長くされるレイアウトが採用されている。なお、図１２では、半導体基板の直下にセット動作用ロウドライバ１３０Ｓ及びリセット動作用ロウドライバ１３０Ｓが形成されている例を説明したが、これに代えて、半導体基板の直下にセット動作用カラムドライバ１７０Ｓ及びリセット動作用カラムドライバ１７０Ｒを形成してもよい。また、セット動作用ロウドライバ１３０Ｓ、リセット動作用ロウドライバ１３０Ｒ、セット動作用カラムドライバ１７０Ｓ及びリセット動作用カラムドライバ１７０Ｒの全てが半導体基板の直下に形成されていてもよい。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
（付記１）
さらに、前記メモリセルアレイが複数層配置されたブロックを有し、
前記コンタクト配線は上面視した場合において重なっている前記配線を共通接続していることを特徴とする請求項４記載の不揮発性半導体記憶装置。
（付記２）
２本の前記コンタクト配線は、前記複数の配線を前記セット動作用第１ドライバ回路又は前記リセット動作用第１ドライバ回路に接続させることを特徴とする請求項７記載の不揮発性半導体記憶装置。

１００・・・メモリセルアレイコア部、 １１０・・・メモリセルアレイ、 １２０・・・メインロウデコーダ、 １３０・・・ロウドライバ、 １３０Ｓ・・・セット動作用ロウドライバ、 １３０Ｒ・・・リセット動作用ロウドライバ、 １４０・・・書き込み駆動線（ＷＤＲＶ）ドライバ、 １５０・・・ロウ系周辺回路、 １６０・・・カラムデコーダ、 １７０・・・カラムドライバ、 １８０・・・センスアンプ／書き込みバッファ、 １９０・・・カラム系周辺回路。

Claims (7)

1. 平行に配置された複数の第１配線と、前記第１配線と交差するように配置された複数の第２配線との交差部に配置され可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
   前記メモリセルに対し高抵抗状態から低抵抗状態に切り替えるセット動作を実行する場合に前記第１配線に電圧を供給するセット動作用第１ドライバ回路と
   前記メモリセルに対し低抵抗状態から高抵抗状態に切り替えるリセット動作を実行する場合に前記第１配線に電圧を供給するリセット動作用第１ドライバ回路と
   を備え、
   前記セット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さは、前記リセット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さに比べ長い
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセルに対し前記セット動作を実行する場合に前記第２配線に電圧を供給するセット動作用第２ドライバ回路と、
   前記メモリセルに対し前記リセット動作を実行する場合に前記第２配線に電圧を供給するリセット動作用第２ドライバ回路と
   を更に備え、
   前記セット動作用第２ドライバ回路と前記メモリセルアレイとの間の配線の長さは、前記リセット動作用第２ドライバ回路と前記メモリセルアレイとの間の配線の長さに比べ長い
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記セット動作用第１ドライバ回路及び前記リセット動作用第１ドライバ回路は、複数の前記メモリセルアレイの間の領域に形成され、
   前記セット動作用第１ドライバ回路は、前記複数のメモリセルアレイにより共有され、
   前記リセット動作用第１ドライバ回路は、前記複数のメモリセルアレイのそれぞれに対応するように設けられている
   ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. 前記メモリセルアレイが形成される半導体基板に対し垂直方向に延び前記第１配線と接続するコンタクト配線とをさらに有し、
   前記セット動作用第１ドライバ回路及び前記リセット動作用第１ドライバ回路は、前記メモリセルアレイの直下の領域に形成され、
   前記セット動作用第１ドライバ回路及び前記リセット動作用第１ドライバ回路は、前記コンタクト配線を介して前記第１配線に接続されることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記コンタクト配線の抵抗は、前記配線の抵抗よりも小さいことを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 複数の前記コンタクト配線が配置されたビアコンタクト領域と、
   前記複数の前記コンタクト配線のそれぞれに接続される下層配線と、
   前記下層配線に接続された複数の下層コンタクトと、
   を更に有し、
   前記セット動作用第１ドライバ回路及び前記リセット動作用第１ドライバ回路は、前記下層配線に共通に接続され、
   前記複数の下層コンタクトのうち第１下層コンタクトは前記セット動作用第１ドライバ回路と前記下層配線とを接続し、
   前記複数の下層コンタクトのうち第２下層コンタクトは前記リセット動作用第１ドライバ回路と前記下層配線とを接続し、
   前記セット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さは、前記コンタクト配線から前記第１下層コンタクトまでの前記下層配線の距離であり、
   前記リセット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さは、前記コンタクト配線から前記第２下層コンタクトまでの前記下層配線の距離である
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
7. さらに、前記メモリセルアレイが複数層配置されたブロックと、
   コンタクト配線とを有し、
   前記コンタクト配線は上面視した場合において重なっている複数の配線を共通接続し、
   １本の前記コンタクト配線が、前記複数の配線を前記セット動作用第１ドライバ回路又は前記リセット動作用第１ドライバ回路に接続させ、
   前記セット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さは、前記メモリセルアレイの前記セット動作用第１ドライバ回路側の端から前記セット動作用第１ドライバ回路に配置された前記コンタクト配線までの前記配線の距離であり、
   前記リセット動作用第１ドライバ回路と前記メモリセルアレイとの間の配線の長さは、前記メモリセルアレイの前記セット動作用第１ドライバ回路側の端から前記リセット動作用第１ドライバ回路に配置された前記コンタクト配線までの前記配線の距離である
   ことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。

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