JP2014160930A - 固体撮像素子およびその駆動方法、並びに電子機器 - Google Patents

Abstract

【課題】位相差画素を含む固体撮像素子において、AD変換時間をより短くすることができるようにする。
【解決手段】固体撮像素子は、映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部を備える。AD変換部は、画素アレイ部の画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、画素信号をAD変換する。参照信号生成部は、ランプ信号が通常画素と比較される場合と位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成してAD変換部に出力する。本技術は、例えば、固体撮像素子等に適用できる。
【選択図】図１

Description

本技術は、固体撮像素子およびその駆動方法、並びに電子機器に関し、特に、位相差画素を含む固体撮像素子において、AD変換時間をより短くすることができる固体撮像素子およびその駆動方法、並びに電子機器に関する。

複数の画素を行列状に配置した画素アレイ部において、映像出力用の通常画素に加えて、焦点検出用の位相差画素を配置した固体撮像素子がある（例えば、特許文献１参照）。

固体撮像素子には、各画素から出力されるアナログの画素信号をAD変換するためのAD変換器が設けられている。AD変換器は、各画素から出力されたアナログの画素信号を、時間経過に応じてレベル（電圧）が階段状に変化するランプ波形の参照信号（以下、ランプ信号ともいう。）と比較する。そして、この比較処理と並行してカウント処理も実行され、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル値が決定される（例えば、特許文献２参照）。

特開２０００−１５６８２３号公報 特開２０１１−５００４６３号公報

しかしながら、AF合焦精度を向上させるためにAD変換分解能を増やすと、通常画素も同一のAD変換分解能でAD変換されるため変換時間が増大してしまう。

本技術は、このような状況に鑑みてなされたものであり、位相差画素を含む固体撮像素子において、AD変換時間をより短くすることができるようにするものである。

本技術の第１の側面の固体撮像素子は、映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する参照信号生成部とを備える。

本技術の第２の側面の駆動方法は、映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号をAD変換するAD変換部と、参照信号としてのランプ信号を生成して前記AD変換部に出力する参照信号生成部とを備える固体撮像素子の、前記参照信号生成部が、前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力し、前記AD変換部が、前記画素アレイ部の前記画素が出力する画素信号を、前記参照信号生成部からの前記ランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換する。

本技術の第３の側面の電子機器は、映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する参照信号生成部とを備える固体撮像素子を備える。

本技術の第１乃至第３の側面においては、ランプ信号が通常画素と比較される場合と位相差画素と比較される場合とで、異なる傾斜のランプ信号が生成されてAD変換部に出力され、画素アレイ部の画素が出力する画素信号が、生成されたランプ信号と比較され、比較時間がカウントされることで、画素信号がAD変換される。

固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。

本技術の第１乃至第３の側面によれば、AD変換時間をより短くすることができる。

本技術が適用された固体撮像素子の第１の実施の形態の概略構成を示すブロック図である。 画素アレイ部内の通常画素と位相差画素の配置例を示す図である。 位相差画素のタイプＡとタイプＢの違いについて説明する図である。 通常画素行の画素のAD変換動作について説明する図である。 位相差画素行の画素のAD変換動作について説明する図である。 映像生成に使用される画素エリアを示す図である。 本技術が適用された固体撮像素子の第２の実施の形態の概略構成を示すブロック図である。 第２の実施の形態のAD変換動作について説明する図である。 映像生成に使用される画素エリアを示す図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。

以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（１つのDACを有する固体撮像素子による方法）
２．第２の実施の形態（２つのDACを有する固体撮像素子による方法）

＜１．第１の実施の形態＞
＜１．１ 固体撮像素子の全体構成例＞
図１は、本技術が適用された固体撮像素子の第１の実施の形態の概略構成を示すブロック図である。

図１に示される固体撮像素子１は、画素アレイ部１１、垂直走査回路１２、AD変換部１３、水平走査回路１４、システム制御部１５、画素駆動線１６、垂直信号線１７、参照信号生成部１８、水平出力線１９、及び出力部２０などを含んで構成される。

画素アレイ部１１は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部を有する画素２１が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素２１の配列方向、即ち、水平方向を言い、列方向とは画素列の画素２１の配列方向、即ち、垂直方向を言う。

行列状に２次元配置された複数の画素２１には、映像出力用の画素である通常画素２１Ｇと、焦点検出用の画素である位相差画素２１Ｐの２種類の画素がある。画素アレイ部１１における位相差画素２１Ｐの配置については、図２を参照して後述する。

画素２１は、基板深さ方向に積層された光電変換部と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ及び増幅トランジスタの４つのトランジスタで構成される。

また、画素２１は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョン（浮遊拡散領域）と、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。

画素アレイ部１１の行列状の画素配列に対して、画素行ごとに画素駆動線１６が水平方向に沿って配線され、画素列ごとに垂直信号線１７が垂直方向に沿って配線されている。画素駆動線１６は、画素２１から画素信号VSLを読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直走査回路１２の各画素行に対応した出力端に接続されている。

垂直走査回路１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２１を全画素同時あるいは行単位等で駆動する。垂直走査回路１２の具体的な構成については図示を省略するが、一般的に、読み出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読み出し走査系は、画素２１から画素信号VSLを読み出すために、画素アレイ部１１の画素２１を行単位で順に選択走査する。画素２１から読み出される画素信号VSLはアナログ信号である。掃出し走査系は、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読み出し行の画素２１の光電変換部から不要な電荷が掃き出されることによって光電変換部がリセットされる。そして、この掃出し走査系による不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読み出し走査系による読み出し動作によって読み出される画素信号VSLは、その直前の読み出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、画素２１における光電荷の露光期間となる。

垂直走査回路１２によって選択走査された画素行の各画素２１から出力される画素信号VSLは、画素列ごとに垂直信号線１７の各々を通してAD変換部１３に入力される。

AD変換部１３は、複数のADC(Analog-Digital Converter)２２を有し、各々のADC２２は、画素アレイ部１１の画素列に対応して配置されている。各ADC２２は、同列の画素２１から垂直信号線１７を介して供給される画素信号VSLに対して、CDS(Correlated Double Sampling；相関２重サンプリング)処理及びAD変換処理を実行する。

ADC２２には、参照信号生成部１８のDAC（Digital to Analog Converter）１８ａから、時間経過に応じてレベル（電圧）が階段状に変化するランプ信号RAMPが供給される。

ADC２２は、画素アレイ部１１の同列の画素２１が出力する画素信号VSLと、DAC１８ａからのランプ信号RAMPとを比較するコンパレータ（比較器）３１と、コンパレータの比較時間をカウントするアップダウンカウンタ３２を有する。

水平走査回路１４は、シフトレジスタやアドレスデコーダなどによって構成され、例えば、AD変換部１３の画素列に対応するADC２２を順番に選択する。この水平走査回路１４による選択走査により、ADC２２で一時的に保持されている画素データ（AD変換後の画素信号）が順番に出力される。

システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、タイミングジェネレータで生成された各種のタイミングを基に、垂直走査回路１２、AD変換部１３、及び、水平走査回路１４などの駆動制御を行う。

参照信号生成部１８は、DAC（Digital to Analog Converter）１８ａを少なくとも有し、DAC１８ａは、参照信号としてのランプ信号RAMPを生成して、AD変換部１３の各ADC２２に出力する。

水平出力線１９は出力部（アンプ回路）２０と接続されており、各ADC２２から出力されたAD変換後の画素信号は、水平出力線１９を介して出力部２０から、固体撮像素子１の外部へ出力される。

以上のように構成される固体撮像素子１は、CDS処理とAD変換処理を行うADC２２が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。また、固体撮像素子１は、画素アレイ部１１内に焦点検出用の位相差画素２１Ｐが配置された像面位相差画素内蔵CMOSイメージセンサである。

＜１．２ 位相差画素の配置例＞
図２は、画素アレイ部１１内の通常画素２１Ｇと位相差画素２１Ｐの配置例を示す図である。

画素アレイ部１１の各画素行は、通常画素２１Ｇの間に位相差画素２１Ｐが配置されている位相差画素行４１と、通常画素２１Ｇのみが配置されている通常画素行４２のどちらかに分類される。そして、位相差画素行４１は、列方向に所定の行間隔で配置される。図２の例では、４行の通常画素行４２に対して１行の割合で位相差画素行４１が配置されている。

位相差画素行４１は、例えば、図２に示されるように、通常画素２１Ｇと位相差画素２１Ｐが交互に配置されて構成される。また、位相差画素２１Ｐには、図２において「Ａ」の文字が付されたタイプＡの位相差画素２１Ｐと、図２において「Ｂ」の文字が付されたタイプＢの位相差画素２１Ｐの２種類が存在し、タイプＡとタイプＢが交互に配置されている。

なお、タイプＡとタイプＢの配置は、図２に示される例に限定されるものではなく、タイプＡとタイプＢを対とするような配置であればよい。例えば、垂直方向に隣接する２つの位相差画素行４１が対となって、一方の位相差画素行４１にはタイプＡの位相差画素２１Ｐと通常画素２１Ｇが交互に配置され、他方の位相差画素行４１にはタイプＢの位相差画素２１Ｐと通常画素２１Ｇが交互に配置された構成などでもよい。

図３を参照して、位相差画素２１ＰのタイプＡとタイプＢの違いについて説明する。

図３Aは、タイプＡの位相差画素２１Ｐの概略構造を示す断面図であり、図３Bは、タイプＢの位相差画素２１Ｐの概略構造を示す断面図である。

タイプＡの位相差画素２１Ｐでは、図３Aに示されるように、フォトダイオードなどで構成される光電変換素子５１の上層に、例えば、P型の第１の半導体層５２を介して遮光膜５３Aが形成される。そしてさらに、遮光膜５３Aの上層に、平坦化膜５４を介して、カラーフィルタ５５およびオンチップレンズ５６が形成される。

タイプＢの位相差画素２１Ｐにおいても同様に、図３Bに示されるように、光電変換素子５１の上層に、第１の半導体層５２を介して遮光膜５３Bが形成される。そして、遮光膜５３Bの上層に、平坦化膜５４を介して、カラーフィルタ５５およびオンチップレンズ５６が形成される。

したがって、位相差画素２１ＰのタイプＡとタイプＢでは、遮光膜５３Aと遮光膜５３Bのみが異なる。

より具体的には、遮光膜５３A及び遮光膜５３Bを上面から見た図３C及び図３Dに示されるように、遮光膜５３Aの開口部５７が右寄りに配置されているのに対して、遮光膜５３Bの開口部５７の位置は、遮光膜５３Aの開口部５７と左右対称の左寄りに配置されている。このように、タイプＡとタイプＢでは、光電変換素子５１に入射される入射光が、左右方向または上下方向に対称となるように配置されている。

遮光膜５３A及び遮光膜５３Bの開口部５７の形成位置の相違により、タイプＡの位相差画素２１Ｐから読み出した画素信号と、タイプＢの位相差画素２１Ｐから読み出した画素信号には、像のずれが発生する。この２つの画素信号の位相ずれ量に基づいて、デフォーカス量を算出し、撮影レンズを調整（移動）することで、オートフォーカスを達成することができる。

＜１．３ 通常画素行４２のAD変換動作＞
図１の固体撮像素子１は、例えば、AF動作時において、画素アレイ部１１内の位相差画素行４１の画素信号VSLをAD変換するときのAD変換分解能と、通常画素行４２の画素信号VSLをAD変換するときのAD変換分解能を異なるように制御する。より具体的には、位相差画素行４１の画素信号VSLをAD変換するときのAD変換分解能が、通常画素行４２の画素信号VSLをAD変換するときのAD変換分解能よりも高く設定される。これにより、固体撮像素子１では、位相差画素２１Ｐの画素信号VSLを用いたAF合焦精度が向上されている。

そこで、図４および図５を参照して、固体撮像素子１のAF動作時におけるAD変換動作について説明する。

初めに、図４を参照して、通常画素行４２の通常画素２１Ｇから出力された画素信号VSLのAD変換動作について説明する。

図４には、ADC２２に入力されるランプ信号RAMPおよび画素信号VSLと、アップダウンカウンタ３２のカウント動作が図示されている。

通常画素行４２の各通常画素２１ＧのAD変換動作は、１水平走査期間（１XHS）内で行われる。この１水平走査期間（１XHS）には、通常画素行４２の通常画素２１Ｇから出力された画素信号VSLのリセットレベルをAD変換するP相（Preset Phase）AD変換期間と、画素レベルをAD変換するD相（Data Phase）AD変換期間が存在する。

コンパレータ３１には、通常画素行４２の各通常画素２１Ｇから出力された画素信号VSLと、参照信号生成部１８のDAC１８ａが出力したランプ信号RAMPが、入力される。

コンパレータ３１は、画素信号VSLとランプ信号RAMPとを比較した結果に基づいて、カウントイネーブル信号をアップダウンカウンタ３２に出力する。具体的には、ランプ信号RAMPが画素信号VSLより大である場合には、コンパレータ３１は、Hi(High)のカウントイネーブル信号をアップダウンカウンタ３２に出力し、ランプ信号RAMPが画素信号VSLより小である場合にはLo(Low)のカウントイネーブル信号をアップダウンカウンタ３２に出力する。

アップダウンカウンタ３２は、最初のP相AD変換期間において、Hiのカウントイネーブル信号が供給されている間だけ、システム制御部１５からのクロック信号CLKに基づいてダウンカウントする。なお、図４では、クロック信号CLKのパルスは、アップダウンカウンタ３２がカウントしている期間のみ示している。

ダウンカウント値は、D相AD変換期間になるまで保持される。そして、次のD相AD変換期間では、アップダウンカウンタ３２は、Hiのカウントイネーブル信号が供給されている間だけ、クロック信号CLKに基づいてアップカウントする。

アップダウンカウンタ３２は、P相AD変換期間のダウンカウント値と、D相AD変換期間のアップカウント値との加算結果を、CDS処理およびAD変換処理後の画素データとして出力する。

このCDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。また、AD変換処理により、アナログの画素信号がデジタル信号に変換される。AD変換後の画素信号は、水平走査回路１４によって出力されるまで、ADC２２で一時的に保持される。

なお、P相AD変換期間でアップカウントし、D相AD変換期間でダウンカウントしてもよい。

＜１．４ 位相差画素行４１のAD変換動作＞
次に、図５を参照して、位相差画素行４１の位相差画素２１Ｐから出力された画素信号VSLのAD変換動作について説明する。

図５には、位相差画素行４１のAD変換動作において、参照信号生成部１８のDAC１８ａから出力されるランプ信号RAMPが実線で示されている。また、比較を容易にするため、図４に示した通常画素行４２のAD変換動作においてDAC１８ａから出力されるランプ信号RAMPが、破線で示されている。

位相差画素行４１のAD変換動作においては、DAC１８ａは、図５に示されるように、通常画素行４２のAD変換動作における場合よりも、傾斜が緩やかなランプ信号RAMPを生成して出力する。

この場合、図５に示すように、通常画素行４２のAD変換動作における場合よりも、ランプ信号RAMPのレベルが画素信号VSLのレベルと等しくなるまでに要する時間は長くなる。これにより、アップダウンカウンタ３２のカウント値は大きくなる。

したがって、固体撮像素子１は、位相差画素２１Ｐを含む位相差画素行４１においては、通常画素行４２よりもAD変換分解能を増やすことができる。例えば、通常画素行４２のAD変換ビット数がNビットである場合に、位相差画素行４１のAD変換ビット数をN+1ビットとすることができる。

なお、ランプ信号RAMPのレベルが画素信号VSLのレベルと等しくなるまでに要する時間が長くなるため、アップダウンカウンタ３２のカウント時間も長くなる。そのため、固体撮像素子１は、通常画素行４２に対しては１水平走査期間（１XHS）でAD変換動作を行っていたが、位相差画素行４１に対しては２倍の時間、すなわち２水平走査期間（２XHS）でAD変換動作を行う。

＜１．５ AF動作中の映像使用画素エリア＞
図６は、AF動作時に、映像生成に使用される画素エリアを示している。

AF動作時においては、図６で斜めの格子を付して示される通常画素行４２の画素信号のみが映像生成に使用される。例えば、通常画素行４２の各画素信号に基づく映像が、AF動作中のデジタルカメラのモニタに表示される。

位相差画素行４１の各通常画素２１Ｇの画素信号は映像生成に使用されず、位相差画素２１Ｐの画素信号のみが焦点検出用に使用される。

画素アレイ部１１から画素信号を読み出す順番は、画素アレイ部１１内の所定の画素行（例えば、一番上の画素行）から列方向に順次に読み出してもよいし、位相差画素行４１と通常画素行４２を別々に読み出してもよい。例えば、最初に、通常画素行４２のみを読み出し、その後、AD変換分解能、すなわち、ランプ信号RAMPの傾斜を変更して、位相差画素行４１を読み出してもよい。

上述したような位相差画素行４１のAD変換分解能を高くした動作モードでは、図６に示したように、映像生成に使用される画素数が、画素アレイ部１１の最大画素数よりも少なくなる。そのため、この動作モードは、静止画を撮像する際のAF動作時や、静止画よりも低解像度で撮影する動画撮影時などに利用することができる。なお、画素アレイ部１１の最大画素数で撮像する場合には、固体撮像素子１は、位相差画素行４１に対しても、通常画素行４２と同一のAD変換分解能でAD変換し、固体撮像素子１の出力段に設けられる信号処理回路（DSP）で、位相差画素２１Ｐの画素信号を画素補間により求めることができる。

以上説明したように、図１の固体撮像素子１は、例えば、AF動作時において、位相差画素２１Ｐが配置されている位相差画素行４１と、位相差画素２１Ｐが配置されていない通常画素行４２とで、異なる傾斜（傾き）のランプ信号RAMPを生成してAD変換部７１に出力することにより、ランプ信号RAMPが通常画素２１Ｇと比較される場合と位相差画素２１Ｐと比較される場合とで、異なる傾斜のランプ信号RAMPを生成して、AD変換部７１に出力する。

これにより、通常画素行４２のAD変換分解能は変更せず、位相差画素行４１のみ、AD変換分解能を向上させた撮像を行うことができるので、AD変換時間をより短くして、フレームレートの低下を抑制しつつ、AF合焦精度を向上させることができる。

＜２．第２の実施の形態＞
＜２．１ 固体撮像素子の全体構成例＞
図７は、本技術が適用された固体撮像素子の第２の実施の形態の概略構成を示すブロック図である。

図７において、上述した第１の実施の形態と対応する部分については同一の符号を付してあり、以下の説明では、第１の実施の形態と異なる部分についてのみ説明する。

図７に示される固体撮像素子１は、画素アレイ部１１、垂直走査回路１２、AD変換部７１、水平走査回路１４、システム制御部１５、画素駆動線１６、垂直信号線１７、参照信号生成部７２、水平出力線１９、及び出力部２０などを含んで構成される。

すなわち、第２の実施の形態の固体撮像素子１は、第１の実施の形態の固体撮像素子１と比較すると、AD変換部７１と参照信号生成部７２の構成が異なる。

AD変換部７１は、第１の実施の形態のAD変換部１３と比較すると、位相差画素２１Ｐが配置されている画素列に対応して、ADC２２のランプ信号RAMPの入力部の手前に、セレクタ２３が新たに設けられている。

参照信号生成部７２は、第１の実施の形態の参照信号生成部１８と比較すると、DAC１８ａに加えて、もう一つのDAC１８ｂと制御部１８ｃを備える点が異なる。

セレクタ２３は、２つの入力部と１つの出力部を備え、一方の入力部にはDAC１８ａが出力するランプ信号RAMP1が入力され、他方の入力部には、DAC１８ｂが出力するランプ信号RAMP2が入力される。セレクタ２３は、参照信号生成部７２の制御部１８ｃの制御に従い、ランプ信号RAMP1またはランプ信号RAMP2のいずれか一方を選択して出力する。

DAC１８ａは、通常画素２１Ｇ用のランプ信号RAMP1を生成し、AD変換部７１に出力する。一方、DAC１８ｂは、位相差画素２１Ｐ用のランプ信号RAMP2を生成し、AD変換部７１に出力する。ランプ信号RAMP1とランプ信号RAMP2とは、ランプ信号の傾斜（時間経過に応じたレベルの変化割合）が異なり、ランプ信号RAMP2は、ランプ信号RAMP1よりも傾斜が緩やかな信号である。

制御部１８ｃは、画素アレイ部１１の各画素２１の画素信号読み出し動作に同期して、セレクタ２３を制御する。具体的には、制御部１８ｃは、画素アレイ部１１から、通常画素２１Ｇの画素信号VSLがADC２２のコンパレータ３１に入力される場合にはDAC１８ａが出力するランプ信号RAMP1を選択し、位相差画素２１Ｐの画素信号VSLがADC２２のコンパレータ３１に入力される場合にはDAC１８ｂが出力するランプ信号RAMP2を選択するように制御する。

＜２．２ 第２の実施の形態のAD変換動作＞
図８を参照して、第２の実施の形態における固体撮像素子１のAD変換動作について説明する。

図８では、DAC１８ａが出力する通常画素２１Ｇ用のランプ信号RAMP1が破線で示され、DAC１８ｂが出力する位相差画素２１Ｐ用のランプ信号RAMP2が実線で示されている。

読み出し行として、画素アレイ部１１の通常画素行４２が選択されている場合、セレクタ２３は、制御部１８ｃの制御に従い、DAC１８ａが出力するランプ信号RAMP1を選択して出力する。

その結果、通常画素行４２の全ての通常画素２１Ｇの画素信号VSLはランプ信号RAMP1とレベル比較され、各ADC２２は、１水平走査期間（１XHS）でCDS処理およびAD変換処理を実行する。

一方、読み出し行として、画素アレイ部１１の位相差画素行４１が選択されている場合、セレクタ２３は、制御部１８ｃの制御に従い、DAC１８ｂが出力するランプ信号RAMP2を選択して出力する。

その結果、位相差画素行４１の通常画素２１Ｇから出力された画素信号VSLは、ランプ信号RAMP1とレベル比較され、位相差画素行４１の位相差画素２１Ｐから出力された画素信号VSLは、ランプ信号RAMP2とレベル比較される。これにより、位相差画素２１Ｐの画素信号VSLは、通常画素２１Ｇの画素信号VSLよりも高いAD変換分解能でAD変換される。例えば、通常画素２１ＧのAD変換ビット数がNビットである場合に、位相差画素２１ＰのAD変換ビット数を、N+1ビットとすることができる。

位相差画素行４１のAD変換動作時間は、位相差画素２１ＰのAD変換動作時間に合わせる必要があるため、２水平走査期間（２XHS）となる。

＜２．３ 第２の実施の形態の映像使用画素エリア＞
図９は、第２の実施の形態の固体撮像素子１において、映像生成に使用される画素エリアを示している。

上述した第１の実施の形態では、位相差画素行４１の通常画素２１ＧのAD変換分解能は、通常画素行４２の各通常画素２１ＧのAD変換分解能と異なるため、位相差画素行４１の通常画素２１Ｇの画素信号VSLは使用されなかった。

第２の実施の形態では、位相差画素行４１の通常画素２１ＧのAD変換分解能は、通常画素行４２の通常画素２１ＧのAD変換分解能と同じであるため、映像生成に使用することができる。

したがって、図９において斜めの格子を付して示されるように、通常画素行４２の各通常画素２１Ｇの画素信号VSLに加えて、位相差画素行４１の通常画素２１Ｇの画素信号VSLも、映像生成に使用される。位相差画素行４１の位相差画素２１Ｐの画素信号は、固体撮像素子１の出力段に設けられる信号処理回路（DSP）において、位相差画素２１Ｐ周辺の通常画素２１Ｇの画素信号から画素補間により求められる。

固体撮像素子１は、画素アレイ部１１内の各画素行の画素信号VSLを、列方向に線順次に読み出す。AD変換部７１は、上述したように、通常画素行４２の画素信号VSLについては１水平走査期間（１XHS）でAD変換し、位相差画素行４１の画素信号VSLについては２水平走査期間（２XHS）でAD変換する。

位相差画素行４１の画素信号VSLのAD変換には、通常画素行４２の画素信号VSLのAD変換よりも１水平走査期間（１XHS）だけ長くかかるため、位相差画素行４１の各画素２１における電荷蓄積時間の設定可能範囲は、通常画素行４２の各画素２１における電荷蓄積時間の設定可能範囲より１水平走査期間（１XHS）だけ短くなる。

以上のように、第２の実施の形態では、参照信号生成部７２が、通常画素２１Ｇ用のランプ信号RAMP1と、位相差画素２１Ｐ用のランプ信号RAMP2を同時に出力することができるので、位相差画素行４１の通常画素２１Ｇの画素信号VSLも利用することができる。そして、位相差画素２１Ｐについては分解能を向上させてAD変換した画素データを得ることができる。

第２の実施の形態では、AD変換動作において、位相差画素行４１についてのみ分解能アップに応じてカウント時間を延長し、通常画素行４２については、通常のAD変換時間を維持することで、AD変換時間をより短くして、フレームレートの低下を抑制しつつ、AF合焦精度を向上させることができる。

なお、上述した例では、通常画素行４２におけるAD変換時間である１水平走査期間（１XHS）に対して、位相差画素行４１のAD変換時間を２水平走査期間（２XHS）とし、位相差画素２１ＰのAD変換ビット数を、通常画素２１ＧのNビットに対して、N+1ビットに増加させた例について説明した。

しかし、位相差画素２１Ｐ用のランプ信号RAMP2の傾斜は、DAC１８ｂ内のゲインを調整することにより任意に設定することができるので、位相差画素２１ＰのAD変換ビット数も任意に設定することができる。例えば、通常画素２１ＧのNビットに対して、位相差画素２１ＰのAD変換ビット数を、N+2ビットや、N+3ビットとしてもよい。なお、通常画素２１ＧのAD変換ビット数に対する位相差画素２１ＰのAD変換ビット数の増加量が大きくなると、AD変換時間は長くなるため、位相差画素行４１の各画素２１における電荷蓄積時間の設定可能範囲は、その分短くなる。

＜電子機器への適用例＞
上述した固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えたオーディオプレーヤといった各種の電子機器に適用することができる。

図１０は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。

図１０に示される撮像装置１０１は、光学系１０２、シャッタ装置１０３、固体撮像素子１０４、制御回路１０５、信号処理回路１０６、モニタ１０７、およびメモリ１０８を備えて構成され、静止画像および動画像を撮像可能である。

光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子１０４に導き、固体撮像素子１０４の受光面に結像させる。

シャッタ装置１０３は、光学系１０２および固体撮像素子１０４の間に配置され、制御回路１０５の制御に従って、固体撮像素子１０４への光照射期間および遮光期間を制御する。

固体撮像素子１０４は、上述した固体撮像素子１により構成される。固体撮像素子１０４は、光学系１０２およびシャッタ装置１０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子１０４に蓄積された信号電荷は、制御回路１０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像素子１０４は、それ単体でワンチップとして構成されてもよいし、光学系１０２ないし信号処理回路１０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。

制御回路１０５は、固体撮像素子１０４の転送動作、および、シャッタ装置１０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子１０４およびシャッタ装置１０３を駆動する。

信号処理回路１０６は、固体撮像素子１０４から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０７に供給されて表示されたり、メモリ１０８に供給されて記憶（記録）されたりする。

本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。
（１）
映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する参照信号生成部と
を備える固体撮像素子。
（２）
前記参照信号生成部は、第１のランプ信号を生成する第１のDA変換器と、前記第１のランプ信号よりも傾斜が緩やかな第２のランプ信号を生成する第２のDA変換器とを有し、
前記第１のDA変換器は、生成した前記第１のランプ信号を、前記通常画素が出力した画素信号が入力される前記AD変換部に出力し、
前記第２のDA変換器は、生成した前記第２のランプ信号を、前記位相差画素が出力した画素信号が入力される前記AD変換部に出力する
前記（１）に記載の固体撮像素子。
（３）
前記画素アレイ部の所定の画素行は、前記通常画素と前記位相差画素で構成され、
前記第１のDA変換器は、生成した前記第１のランプ信号を、前記画素行の前記通常画素が出力した画素信号が入力される前記AD変換部に出力し、
前記第２のDA変換器は、生成した前記第２のランプ信号を、前記画素行の前記位相差画素が出力した画素信号が入力される前記AD変換部に出力する
前記（２）に記載の固体撮像素子。
（４）
前記参照信号生成部は、前記画素アレイ部の前記位相差画素が配置されている画素行と、前記位相差画素が配置されていない画素行とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力することにより、前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する
前記（１）に記載の固体撮像素子。
（５）
前記画素アレイ部は、前記位相差画素が配置されていない全ての画素行の画素信号を前記AD変換部に出力した後で、前記位相差画素が配置されている画素行の画素信号を前記AD変換部に出力する
前記（１）または（４）に記載の固体撮像素子。
（６）
映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号をAD変換するAD変換部と、参照信号としてのランプ信号を生成して前記AD変換部に出力する参照信号生成部とを備える固体撮像素子の、
前記参照信号生成部が、前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力し、
前記AD変換部が、前記画素アレイ部の前記画素が出力する画素信号を、前記参照信号生成部からの前記ランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換する
駆動方法。
（７）
映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する参照信号生成部と
を備える固体撮像素子
を備える電子機器。

１ 固体撮像素子， １１ 画素アレイ部， １３ AD変換部， １８ 参照信号生成部， １８a，１８ｂ DAC， １８ｃ 制御部， ２１ 画素， ２２ ADC， ２３ セレクタ， ３１ コンパレータ， ３２ アップダウンカウンタ， ７１ AD変換部， ７２ 参照信号生成部， １０１ 撮像装置， １０４ 固体撮像素子

Claims (7)

1. 映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、
   前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
   前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する参照信号生成部と
   を備える固体撮像素子。
2. 前記参照信号生成部は、第１のランプ信号を生成する第１のDA変換器と、前記第１のランプ信号よりも傾斜が緩やかな第２のランプ信号を生成する第２のDA変換器とを有し、
   前記第１のDA変換器は、生成した前記第１のランプ信号を、前記通常画素が出力した画素信号が入力される前記AD変換部に出力し、
   前記第２のDA変換器は、生成した前記第２のランプ信号を、前記位相差画素が出力した画素信号が入力される前記AD変換部に出力する
   請求項１に記載の固体撮像素子。
3. 前記画素アレイ部の所定の画素行は、前記通常画素と前記位相差画素で構成され、
   前記第１のDA変換器は、生成した前記第１のランプ信号を、前記画素行の前記通常画素が出力した画素信号が入力される前記AD変換部に出力し、
   前記第２のDA変換器は、生成した前記第２のランプ信号を、前記画素行の前記位相差画素が出力した画素信号が入力される前記AD変換部に出力する
   請求項２に記載の固体撮像素子。
4. 前記参照信号生成部は、前記画素アレイ部の前記位相差画素が配置されている画素行と、前記位相差画素が配置されていない画素行とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力することにより、前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する
   請求項１に記載の固体撮像素子。
5. 前記画素アレイ部は、前記位相差画素が配置されていない全ての画素行の画素信号を前記AD変換部に出力した後で、前記位相差画素が配置されている画素行の画素信号を前記AD変換部に出力する
   請求項１に記載の固体撮像素子。
6. 映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号をAD変換するAD変換部と、参照信号としてのランプ信号を生成して前記AD変換部に出力する参照信号生成部とを備える固体撮像素子の、
   前記参照信号生成部が、前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力し、
   前記AD変換部が、前記画素アレイ部の前記画素が出力する画素信号を、前記参照信号生成部からの前記ランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換する
   駆動方法。
7. 映像出力用の画素である通常画素と焦点検出用の画素である位相差画素を含む複数の画素が行列状に配列された画素アレイ部と、
   前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
   前記ランプ信号が前記通常画素と比較される場合と前記位相差画素と比較される場合とで、異なる傾斜のランプ信号を生成して前記AD変換部に出力する参照信号生成部と
   を備える固体撮像素子
   を備える電子機器。

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