JP2014165293A - Ｆｉｅｌｄ−ＭＯＳＦＥＴおよびその製造方法 - Google Patents

Abstract

【課題】
フィールド酸化膜をゲート絶縁膜として構成するＦｉｅｌｄ―ＭＯＳＦＥＴにおいて、酸化膜へのキャリアトラップを発端とするゲート電圧高スルーレートでの絶縁破壊電圧の低下現象及び、ＮＢＴＩ劣化現象を改善する。
【解決手段】
開示されたＦｉｅｌｄ−ＭＯＳＦＥＴは、半導体基板上に存在する半導体領域の表面部分に選択的に設けられたフィールド酸化膜と、前記フィールド酸化膜の近傍に設けられ、かつ、ｐ型の給電領域を有するｐ型ドレイン領域と、前記フィールド酸化膜の近傍に設けられ、かつ、ｐ型の給電領域を有するｐ型のソース領域と、フィールド酸化膜を介して、かつ、ウェル領域に対向するように設けられたゲート電極とを有し、前記ゲート電極下からソース領域に至るフィールド酸化膜の内部、特にシリコンとの界面付近に寄生的に存在するキャリアトラップが、イオンにより終端されている。
【選択図】図９

Description

本発明はＦｉｅｌｄ−ＭＯＳＦＥＴおよびその製造方法に関し、特に、高電圧駆動用の厚ゲート絶縁膜を有する高耐圧ＭＯＳＦＥＴの素子構造とその製造方法に関する。

高耐圧のスイッチング動作回路を構成する素子として、高耐圧ＬＤ ＭＯＳ ＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ ＦＥＴ）が挙げられる。中でも、高電圧駆動するゲート構造を有するＭＯＳＦＥＴは、Ｆｉｅｌｄ−ＭＯＳＦＥＴと呼ばれ、アプリケーション回路の一つである、レベルシフタ回路、出力ドライバ回路をシンプルかつ低面積に実現するのに適している。

図１に一般的なＬＤＭＯＳＦＥＴを用いて形成したレベルシフタ回路１、出力ドライバ回路２から成る従来回路を、図２にＦｉｅｌｄ−ＭＯＳＦＥＴを用いた形成した本発明が適用可能な回路を示す。

従来回路においては、出力ドライバ回路２を構成するＬＤＭＯＳＦＥＴ４のゲート絶縁膜の耐圧(7V程度が一般的)保護のため、クランプダイオード７を適用し、また容量６を付加しその充放電にて出力ドライバ回路２のＬＤＭＯＳＦＥＴ４をＯＮ／ＯＦＦし、高電圧のパルス波形１４を出力するのが基本原理である。

一方、本発明が適用可能な回路においては、出力ドライバ回路２に、高電圧駆動、かつ高いゲート絶縁膜耐圧を有するＦｉｅｌｄ−ＭＯＳＦＥＴ１６を、またレベルシフタ回路１に、ｐチャネル型Ｆｉｅｌｄ−ＭＯＳＦＥＴ１５を適用することで、ゲートにレベルシフトの高電圧出力信号１９が直接印加でき、回路全体を構成する素子種が従来回路に対し、少なくシンプルである。

また、大面積占める容量素子が削除できる観点から、面積縮小効果も大きい。以上より、Ｆｉｅｌｄ−ＭＯＳＦＥＴの重要性が示された。

高電圧駆動のＦｉｅｌｄ−ＭＯＳＦＥＴを実現する上でゲート絶縁膜耐圧の確保は必要不可欠である。

図３にＦｉｅｌｄ−ＭＯＳＦＥＴの断面構造を示す。

ゲート絶縁膜として、フィールド酸化膜２２（ＬＯＣＯＳ（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ））を適用する特徴を有し、高電圧によるＭＯＳＦＥＴ駆動時、この酸化膜に高電圧、高電界が印加される原理である。

従って、ゲート絶縁膜には高耐圧が要求され、ターゲットアプリケーション電源電圧を数１００Ｖとした場合、必要膜厚は数１００ｎｍとなる。

半導体領域内の不純物プロファイルに関しては、図示したＰチャネル型に対して以下説明する。

ゲート電極２８下まで拡散させたｎ型ウェル層２４がＭＯＳＦＥＴ動作時にチャネル形成される領域（チャネル形成領域３４）であり、この反転領域３４とドリフト領域２３を通してソース・ドレイン間に電流が流れる。

ｎ型ウェル層はＭＯＳＦＥＴ閾値電圧が１０〜２０Ｖ程度となる様にインプラ、拡散プロセスを調整している。ソースｐ型給電層２５とｎ型ウェル給電層２６をソースプラグ２９で配線層に引き上げて、本領域をソース領域３５と定義する。ドレインｐ型給電層２７をプラグ３１で配線層に引き上げ、本領域をドレイン領域３７と定義する。

日本特許第３５２３１５１号公報

Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ（ＩＳＰＳＤ）, ２０１１ ＩＥＥＥ ２３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ, ｐｐ. ４０−４３ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ, ６０−１， ｐｐ． １−６

本発明者らは、Ｆｉｅｌｄ−ＭＯＳＦＥＴのゲート絶縁膜耐圧を実測にて評価し、耐圧がゲート電圧スルーレートに依存することを発見した。

図４は、その実測結果である。この図から明らかなように、ＤＣ電圧印加条件において、ゲート絶縁膜耐圧（ここで、耐圧とは絶縁破壊電圧を意味する。）は本来、４００Vであるが、スルーレート上昇（スルータイム減少）に伴い、この耐圧値は低下することがわかった。

ここで、印加した電圧の波形は図５の通りである。

また評価したＦｉｅｌｄ−ＭＯＳはｐチャネル型であり、実動作を模擬してゲートソース間に負の高電圧を数１０００回印加するコンピュータプログラムを適用しシミュレーションした。

ここで、スルータイム３９をパラメータとし、絶縁破壊が発生する最小の電圧を耐圧と定義した。

耐圧がスルーレート上昇に伴って低下する現象原因は次の通りである。

まずフィールド酸化膜２２の内部、特に、ソースｐ型給電層２５、ｎ型ウェル層２４との界面付近には、図６に示すように、寄生的に、酸素空位４５による、未結合のまま残存した形態（ダングリングボンド）有する結合状態が存在する。

ここで、ゲート、ソース間に負電圧が印加される側で電流の増加が見られ（図７(a)の符号４６−２を参照のこと。）、シリコン側から流れ出たホールが、４８に示す様にホールトラップされると推測される。

スルーレートを上昇させた電圧波形をこのＬＤＭＯＳＦＥＴデバイスに印加した場合、酸化膜容量を充電する電荷の移動量は大きくなり、即ち、トラップに捕まるホール量は増大し、その電流は大きくなる。このトラップ電荷量、電流の増加によって、局所的な電界強度が増加、絶縁破壊発生確率が上昇する。従って絶縁破壊耐圧が低下する。

非特許文献１や非特許文献２は、Ｆｉｅｌｄ−ＭＯＳのドレイン・ソース間耐圧、オン抵抗を中心に技術を開示している一方、ゲート絶縁膜耐圧に関する開示はない。

本発明の目的は、厚さ数１００ｎｍオーダーのゲート絶縁膜を有するＦｉｅｌｄ―ＭＯＳ FETの、酸化膜内部に寄生的に存在するキャリアトラップをフッ素イオンにより終端させ、高スルーレートにおけるゲート絶縁膜破壊電圧を改善し、また同時に、キャリアトラップ起因の閾値電圧変動も改善させることができる半導体装置（より具体的には、高耐圧ＭＯＳＦＥＴ。）およびその製造方法を提供することにある。

本発明のＦｉｅｌｄ−ＭＯＳＦＥＴは、
半導体基板と、
半導体基板上に存在する半導体領域の表面部分に選択的に設けられたフィールド酸化膜と、前記フィールド酸化膜の近傍に設けられ、かつ、第一導電型の給電領域を有するドレイン領域と、前記フィールド酸化膜の近傍に設けられ、かつ、第一導電型の給電領域を有するソース領域と、前記フィールド酸化膜の下に、前記ソース領域を囲うように設けられた、第二導電型のウェル領域と、
前記フィールド酸化膜を介して、かつ、第二導電型のウェル領域に対向するように設けられたゲート電極を有し、この素子断面において、前記ゲート電極下からソース領域に至るフィールド酸化膜の内部に寄生的に存在するキャリアトラップの一部が、フッ素原子または水素原子の少なくとも一方により終端されており望ましくは、前記原子の少なくとも一部は、フッ素であり、前記寄生的に存在するキャリアトラップにおける原子終端は、イオン化したフッ素を打ち込む工程を経て得られることを特徴とする。

また、前記寄生的に存在するキャリアトラップが終端される箇所は、この素子断面において、前記ソース領域近傍のフィールド酸化膜のラウンド部における酸化膜―シリコン膜の界面付近が主であることを特徴とする。

また、本発明の製造方法に関しては、半導体基板上に存在する半導体領域の表面部分に選択的に設けられたフィールド酸化膜を形成する工程と、フィールド酸化膜に対し、寄生的に存在するキャリアトラップを終端するイオンを打ち込む工程を含む。

望ましくは、寄生的に存在するキャリアトラップを終端するイオンがフッ素イオンを含み、また、キャリアトラップを終端する為のイオン打ち込み工程は、ウェル用の不純物打ち込みに用いるフォトフォトマスクと同一のフォトフォトマスクにて、ウェル用の不純物打ち込み直後に実施することを特徴とする。

本発明によれば、スルーレート増大に伴い低下するゲート絶縁膜耐圧の低下を抑制し、かつ、閾値電圧の経時劣化を抑制することが可能である。

これにより、高耐圧で安定なＦｉｅｌｄ−ＭＯＳＦＥＴが実現でき、高品質なアプリケーション回路を提供できる。またＬＤＭＯＳにて構成した従来回路に対し、小面積なレベルシフタ回路、出力ドライバ回路を提供できる。

ＬＤＭＯＳＦＥＴから構成される従来回路を示す図である。 本発明のＦｉｅｌｄ−ＭＯＳＦＥＴを有する回路を示す図である。 ｐチャネル型Ｆｉｅｌｄ−ＭＯＳＦＥＴの断面構造を示す図である。 従来のＦｉｅｌｄ−ＭＯＳＦＥＴのゲート絶縁膜耐圧、ゲート電圧スルーレート依存性実測結果を示す図である。 ゲート絶縁膜耐圧評価において印加した電圧波形を模した図である。 ＬＤＭＯＳＦＥＴの酸化膜内部における酸素空位の存在を示した模式図である。 従来のＦｉｅｌｄ−ＭＯＳＦＥＴのゲートリーク特性評価結果を示す図である。 デバイスに電流が流れて、フィールド酸化膜の一部にホールがトラップされる様子を示す図である。 本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴの素子構造を示す平面図である。 本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴの素子構造を示す断面図である。 本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴのゲート酸化膜周辺の拡大図である。 本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴのゲート酸化膜周辺の断面ＴＥＭ写真と元素分析測定位置を示す。 図１１(a)に示す各測定位置におけるフッ素イオンの占有率の表である。 図１１(a)の測定位置１４における元素スペクトルを示す図である。 フッ素原子を終端した素子のゲートリーク電流評価結果を示す図である。 本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴのゲート絶縁膜耐圧のゲート電圧スルーレート依存性実測結果を示す図である。 本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴの閾値電圧の経時変動量の実測結果を示す図である。 本発明の第２の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴの製造方法を示すプロセスフロー図である。 この図は、図１５(a)に続くフロー図である。 スルータイム３０ｎｓの条件における、絶縁破壊耐圧とフッ素イオン打ち込み加速エネルギーの相関実測結果を示す図である。 本発明の第３の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴと類似工程で形成される低圧ＭＯＳＦＥＴの製造方法を示すフロー図である。 この図は図１７(a)に続く、フロー図である。

以下の説明の導電型は一例であり、それぞれの実施例におけるｎ型、ｐ型それぞれを逆極性としても同様の効果が期待できる。

図８は本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴの素子構造を示す平面図、図９は本発明の第１の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴの素子構造を示す断面図（図８のＡ−Ｂ部位の断面図である。）である。

ｎ型半導体基板２０の表面上にフィールド酸化膜２２が選択的に形成し、薄い濃度のｐ型ドリフト層２３がインプラ・拡散により形成される。ゲート電極２８はフィールド酸化膜２２上にパターニングされる。ゲート領域３６下には、ｎ型ウェル層２４が不純物インプラ、拡散によって形成され、表面近傍がチャネル３４になる。

更に、ｎ型ウェル層２４のｎ型給電層３６、ソースｐ型給電層２５、ドレインｐ型給電層２７が不純物インプラ、拡散により形成されている。

更に、ｎ型ウェル給電層２６とソースｐ型給電層２５を電気的に接続したソースプラグ２９を通してソース電極３０が形成され、ドレインｐ型給電層２７に電気的に接続したドレインプラグ３１を通してドレイン電極３２を形成することで、本発明のポイント１を適用したＦｉｅｌｄ−ＭＯＳＦＥＴが形成される。

ここで、ゲート絶縁膜内部に寄生的に存在していたダングリングボンドの一部は、図１０に示す共有結合関係の様に、フッ素原子５０にて終端４９されている。

またここで、終端する原子の少なくとも一部がフッ素原子５０ではなく、水素原子であっても同様の効果を有する。つまり、終端する原子はフッ素および／または水素である。図９では、符号49によって、フッ素Fを表示しているが、水素の表示は省略してある。

図１１に元素分析実測結果を示す。（図１１(ａ)は、断面ＴＥＭ写真と元素分析測定位置を示し、図１１(ｂ)は、各測定位置におけるフッ素イオンの占有率を示し、図１１(ｃ)は、測定位置１４における元素スペクトルを示す。）
フィールド酸化膜２２内部にてフッ素が検出され、フッ素インプラによって終端されていることが確認できる。

また、図１２にフッ素原子終端を施した素子のゲートリーク電流を示すが、未処理の素子に対しゲートリーク電流が低下しており、ホールがトラップされる数、確率が減少している点を示す。

図１３は、ゲート絶縁膜耐圧のゲート電圧スルーレート依存性を実測にて確認した結果である。評価方法、印加電圧波形に関しては、図５にて前述した通りである。フッ素原子終端化によって、高スルーレートによる耐圧低下が抑制される点を確認できる。

図１４は、Ｆｉｅｌｄ−ＭＯＳＦＥＴの閾値電圧の経時変動量の実測結果である。ここで、ストレス条件は、Ｖｇｓ＝−３００Ｖ、Ｖｄｓ＝０Ｖ、Ｔａ＝４００Ｋである。閾値電圧評価条件は、Ｖｄｓ＝１０Ｖ、Ｔａ＝３００Ｋである。本信頼度試験、現象は、ゲートを駆動させ続けることで、酸化膜にキャリアがトラップされ、チャネル形成閾値電圧が変動する、所謂ＮＢＴＩ（Ｎｅｇａｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）現象であるが、フッ素原子終端によって、トラップされるキャリア（ホール）が減少する効果が見えたものである。

以上より、本実施例によれば、寄生トラップ存在部位がフッ素原子により終端されることによって、ゲート絶縁膜耐圧が向上し、ＮＢＴＩ変動が改善される。

図１５(a)および（ｂ）は、本発明の第２の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴの製造方法を示すプロセスフロー図である。

まず、（ａ）ｎ型基板表面上にフィールド酸化２２を選択的に形成し、（ｂ）薄い濃度のｐ型ドリフト層をインプラ・拡散により形成する。

次に、（ｃ）ゲート電極をパターニングして形成することにより、ゲート領域を形し、ゲート領域に対し、ｎ型ウェル層を形成する不純物をマスクを用いたリソグラフィプロセスを通してとイオン打ち込み５２する。

ここで、（ｄ）ウェル層イオン打ち込み後に、同一マスクにて、フッ素イオンを打ち込む（５３）。

これにより、ゲート絶縁膜として寄与するフィールド酸化膜とソース領域にかけてのフィールド酸化膜歪曲部に渡って、フッ素原子が終端される（４９）。

続いて、（ｅ）適当な熱負荷をかけて、ウェル層を形成させた後、（ｆ）ソース、ドレインの給電層とウェルの給電層を形成する。

最後に、（ｇ）ｎ型ウェル給電層とソースｐ型給電層に電気的に接続したソースプラグを通してソース電極を形成し、ドレインｐ型給電層に電気的に接続したドレインプラグを通してドレイン電極を形成することで、本発明を適用したｐ型チャネルＬＤＭＯＳＦＥＴが形成される。

図１６は、数１００ｎｍのＬＯＣＯＳにて形成したＦｉｅｌｄ−ＭＯＳＦＥＴに対し、スルータイム３０ｎｓの条件における、耐圧とフッ素イオン打ち込みの加速エネルギーの相関を実測にて確認した結果である。

ここで、打ち込むイオンドーズ量は５×１０¹⁵ｃｍ^-2とした。加速エネルギー３０ｋｅＶ以上の条件にて、イオンを打ち込まない場合に比べて、イオン打ち込みした場合には、素子の耐圧が向上していることが、図１６からわかる。

膜厚が数１００ｎｍのＬＯＣＯＳに対して、フッ素イオンの加速エネルギー３０ｋｅＶ〜数１００ｋｅＶは、フィールド酸化膜形状ラウンド部における酸化膜―シリコンの界面付近が主にターゲットされる条件である。

つまりは、ＬＯＣＯＳラウンド部の内部、酸化膜―シリコンの界面付近にトラップが多く、そこに高加速エネルギーにてフッ素イオンが打ち込まれることで、トラップが終端化し、耐圧が改善したことがわかる。

図１７(a)および図１７(b)は、本発明の第３の実施例に係る高耐圧Ｆｉｅｌｄ−ＭＯＳＦＥＴと類似した製造工程で形成される低圧ＭＯＳＦＥＴの製造方法を示すフロー図である。

まず、（ａ）ｎ型基板表面上にフィールド酸化膜を選択的に形成する。

次に、（ｂ）低圧ＭＯＳＦＥＴ用ゲート絶縁膜５４を形成した後、ゲート電極２８をパターニングして形成することにより、ゲート領域を形成する。

次に、（ｃ）Ｆｉｅｌｄ−ＭＯＳ用のｎ型ウェルインプラを低圧ＭＯＳＦＥＴにも打ち込まれる様にマスクし、ウェル不純物と（ｄ）フッ素イオンを打ち込む。

その後、（ｅ）熱負荷をかけた後、（ｆ）低圧ＭＯＳＦＥＴの閾値電圧調整様に、浅く不純物を打ち込む。

最後に、（ｇ）ｎ型ウェル給電層とソースｐ型給電層に（ｈ）電気的に接続したソースプラグを通してソース電極を形成し、ドレインｐ型給電層に電気的に接続したドレインプラグを通してドレイン電極を形成することで、本発明を適用した低圧ＭＯＳＦＥＴが形成される。

ここで、低圧ＭＯＳＦＥＴに関しても、Ｆｉｅｌｄ-ＭＯＳＦＥＴに施すフッ素イオンが同時に打ち込まれ、低圧用ゲート絶縁膜に関しても同時にフッ素原子による終端が施される。これにより低圧ＭＯＳＦＥＴに関しても、顕在化するＮＢＴＩ変動が改善する。

１ レベルシフタ回路
２ 出力ドライバ回路
３ Ｐチャネル型ＭＯＳＦＥＴ
４ Ｎチャネル型ＬＤＭＯＳＦＥＴ
５ ダイオード
６ 容量
７ クランプダイオード
８ Ｎチャネル型ＭＯＳＦＥＴ
９ 電源端子
１０ 高圧(ＨＶ)電源端子
１１ 入力端子
１２ 出力端子
１３ 出力ドライバ回路への入力波形例
１４ 出力波形例
１５ Ｐチャネル型Ｆｉｅｌｄ−ＭＯＳＦＥＴ
１６ Ｎチャネル型Ｆｉｅｌｄ−ＭＯＳＦＥＴ
１７ Ｎチャネル型ＬＤＭＯＳＦＥＴ
１８ 高圧(ＨＶ２)電源端子
１９ 出力ドライバ回路への入力波形例
２０ ｎ型基板
２１ 埋め込み酸化膜
２２ フィールド酸化膜
２３ ｐ型ドリフト層
２４ ｎ型ウェル層
２５ ソースｐ型給電層
２６ ｎ型ウェル給電層
２７ ドレインｐ型給電層
２８ ゲート電極
２９ ソースプラグ
３０ ソース電極
３１ ドレインプラグ
３２ ドレイン電極
３３ 層間絶縁膜
３４ チャネル形成領域
３５ ソース領域
３６ ゲート領域
３７ ドレイン領域
３８ 素子分離領域
３９ スルータイム
４０ スルーレート
４１ 酸素空位によるホールトラップ
４２ 酸素原子
４３ シリコン原子
４４ 共有結合
４５ 酸素空位
４６ トラップされるホール
４６−２ 電流増加領域
４７ 電流が流れている際の断面模式図
４８ ホールの流れ
４９ フッ素イオンによるトラップ終端
５０ フッ素原子
５０−２ フッ素原子起因のスペクトル
５１ レジスト
５２ ｎ型ウェル層形成用不純物の打ち込み
５３ フッ素イオンの打ち込み
５４ 低圧ＭＯＳゲート酸化膜
５５ 低圧ＭＯＳＦＥＴチャネル用不純物の打ち込み
５６ 低圧ＭＯＳＦＥＴプロセスフロー
５７ Ｆｉｅｌｄ−ＭＯＳＦＥＴプロセスフロー ２０ ｎ型基板

Claims (12)

1. 半導体基板と、
   前記半導体基板上に存在する半導体領域の表面部分に選択的に設けられたフィールド酸化膜と、
   前記フィールド酸化膜の近傍に設けられ、かつ、第一導電型の給電領域を有するドレイン領域と、
   前記フィールド酸化膜の近傍に設けられ、かつ、第一導電型の給電領域を有するソース領域と、
   前記フィールド酸化膜の下に、かつ、前記ソース領域を囲むように設けられた、第二導電型のウェル領域と、
   前記第二導電型のウェル領域に対向するように、かつ、その間に前記フィールド酸化膜を介して設けられたゲート電極とを有し、
   この素子断面において、前記ゲート電極下からソース領域に至るフィールド酸化膜の内部に寄生的に存在するキャリアトラップの一部が、フッ素原子または水素原子の少なくとも一方により終端されていることを特徴とするＭＯＳＦＥＴ。
2. 前記原子の少なくとも一部は、フッ素であることを特徴とする請求項１記載のＭＯＳＦＥＴ。
3. 前記寄生的に存在するキャリアトラップにおける原子終端は、イオン化したフッ素を打ち込む工程を経て得られることを特徴とする請求項１記載のＭＯＳＦＥＴ。
4. 前記寄生的に存在するキャリアトラップが終端される箇所は、この素子断面において、前記ソース領域近傍のフィールド酸化膜のラウンド部における酸化膜―シリコン膜の界面付近が主であることを特徴とする請求項1記載のＭＯＳＦＥＴ。
5. 前記寄生的に存在するキャリアトラップが終端される箇所は、この素子の平面レイアウト上、ソース領域を囲むゲート電極の長手方向端部を含む領域であることを特徴とする請求項１記載のＭＯＳＦＥＴ。
6. 前記半導体基板はＳＯＩ基板であることを特徴とする請求項１記載のＭＯＳＦＥＴ。
7. 半導体基板上に存在する半導体領域の表面部分にフィールド酸化膜を選択的に形成する工程と、
   前記フィールド酸化膜の近傍に、第一導電型の給電領域を有するドレイン領域を形成する工程と、
   前記フィールド酸化膜の近傍に、第一導電型の給電領域を有するソース領域を形成する工程と、
   前記フィールド酸化膜の下に、前記ソース領域を囲う第二導電型のウェル領域を形成する工程と、
   前記フィールド酸化膜を介して、第二導電型のウェル領域に対向するように設けられたゲート電極を形成する工程と、
   この素子断面において、前記ゲート電極下からソース領域に至るフィールド酸化膜の内部にイオンを打ち込む工程を含むことを特徴とするＭＯＳＦＥＴの製造方法。
8. 前記イオンにはフッ素イオンを含むことを特徴とする請求項７記載のＭＯＳＦＥＴの製造方法。
9. 前記イオン打ち込み工程を、ウェル形成のための不純物打ち込み工程直後に実施し、前記ウェル用の不純物打ち込みに使用したフォトマスクをそのまま用いて前記イオン打ち込みを行う工程を含むことを特徴とする請求項７記載のＭＯＳＦＥＴの製造方法。
10. 前記イオン打ち込みにより終端される原子の濃度は、ソース領域近傍のフィールド酸化膜形状ラウンド部における酸化膜―シリコンの界面付近が最も濃くなることを特徴とする請求項７記載のＭＯＳＦＥＴの製造方法。
11. 前記寄生的に存在するキャリアトラップを終端するイオン打ち込み工程は、
    低圧用のトランジスタ形成用のゲート絶縁膜形成工程後に適用することを特徴とする請求項７記載のＭＯＳＦＥＴの製造方法。
12. 前記イオン打ち込みは、前記ゲート電極下からソース領域に至るフィールド酸化膜の内部に寄生的に存在するキャリアトラップの少なくとも一部を終端する目的で行うことを特徴とする請求項７記載のＭＯＳＦＥＴの製造方法。

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