JP2014168024A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2014168024A
JP2014168024A JP2013040061A JP2013040061A JP2014168024A JP 2014168024 A JP2014168024 A JP 2014168024A JP 2013040061 A JP2013040061 A JP 2013040061A JP 2013040061 A JP2013040061 A JP 2013040061A JP 2014168024 A JP2014168024 A JP 2014168024A
Authority
JP
Japan
Prior art keywords
film
region
misfet
insulating film
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013040061A
Other languages
English (en)
Other versions
JP6022377B2 (ja
Inventor
Koichi Toba
功一 鳥羽
Hiroshi Chagihara
啓 茶木原
Yoshiyuki Kawashima
祥之 川嶋
Kentaro Saito
健太郎 齊藤
Koji Hashimoto
孝司 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013040061A priority Critical patent/JP6022377B2/ja
Priority to US14/079,120 priority patent/US9263291B2/en
Priority to CN201310723720.6A priority patent/CN104022083B/zh
Priority to TW106131105A priority patent/TWI638446B/zh
Priority to TW103106351A priority patent/TWI607549B/zh
Publication of JP2014168024A publication Critical patent/JP2014168024A/ja
Priority to US14/989,999 priority patent/US9373630B2/en
Priority to US15/093,048 priority patent/US9570610B2/en
Application granted granted Critical
Publication of JP6022377B2 publication Critical patent/JP6022377B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/796—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions having memorised stress for introducing strain in the channel regions, e.g. recrystallised polysilicon gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣを形成し、これらの上部に酸化シリコン膜よりなるストッパー膜９を形成する。次いで、ストッパー膜９上に窒化シリコン膜よりなる応力印加膜１０を形成し、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの上部の応力印加膜１０を除去する。この後、熱処理を施すことにより、ＭＩＳＦＥＴ（ＬＴ）に応力を印加する。このように、ＳＭＴをすべての素子に適用するのではなく、ＳＭＴを選択的に適用する。これにより、応力印加膜１０を構成する窒化シリコン膜中のＨ（水素）によるＭＩＳＦＥＴ（ＨＴ）の特性劣化の程度を低減することができる。また、応力印加膜１０を構成する窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性劣化の程度を低減することができる。
【選択図】図５７

Description

本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴや不揮発性メモリセルを有する半導体装置の製造方法に好適に利用できるものである。
ＭＩＳＦＥＴの特性を向上させる技術としてＳＭＴ（Stress Memorization Technique）がある。このＳＭＴは、ゲート電極の上部からチャネルに応力を印加することにより、チャネルの結晶を歪ませ、チャネル中のキャリア移動度を向上させる技術である。
例えば、特開２０１０−２０５９５１号公報（特許文献１）には、第１ストレスライナー膜（８１）を周辺回路部（１５）のＮＭＯＳトランジスタ（５０Ｎ）上だけを被覆するように形成し、第２ストレスライナー膜（８２）を上記ＰＭＯＳトランジスタ（５２Ｐ）上だけを被覆するように形成した固体撮像装置が開示されている（［0036］〜［0039］、図２参照）。このように、画素部（１３）上にストレスライナー膜を形成しないことにより、ストレスライナー膜に起因するノイズの発生が抑えられる。
また、特開２００９−３２９６２号公報（特許文献２）には、アニール時のＳＭＴ膜とＢ（ボロン）の活性化率の関係について、窒化シリコン膜内の水素によって、Ｂの活性化率が低下することが開示されている（［0006］、［0007］参照）。そして、ｎ型ＭＯＳトランジスタ領域（Ａ）にストレッサー膜（２４）を設け、ｐ型ＭＯＳトランジスタ領域（Ｂ、Ｃ）にストレッサー膜（２４）を設けないことにより、ｐ型ＭＯＳトランジスタの電流駆動能力を劣化させることなく、ｎ型ＭＯＳトランジスタの電流駆動能力を向上させる技術が開示されている（［0024］〜［0026］、［0034］、［0035］、図１等参照）。
また、特開２００９−２５２８４１号公報（特許文献３）には、トランジスタのゲート絶縁膜への水素の拡散がデバイスの信頼性を低下させることが開示され、層間絶縁膜からメモリセルへの水素原子の拡散を抑えて、メモリセルの動作の信頼性を向上させる技術が開示されている。
なお、本欄において、（かっこ）内は当該文献に記載の符号等である。
特開２０１０−２０５９５１号公報 特開２００９−３２９６２号公報 特開２００９−２５２８４１号公報
本発明者は、ＭＩＳＦＥＴを有する半導体装置の研究開発に従事しており、ＳＭＴを用いた半導体装置の特性向上について検討している。
ここで、半導体装置内に設けられるＭＩＳＦＥＴには用途に応じた種々の構成のものがあり、また、ＭＩＳＦＥＴと不揮発性メモリなどの他の形態の素子が混載される場合がある。このような様々な形態の半導体装置に対して、半導体装置の総合的な特性の向上のためには、単純にＳＭＴを適用するのではなく、その適用箇所に改善の余地があることが本発明者らの検討により判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、複数の素子を有する半導体装置の製造方法であって、複数の素子のうち、所定の素子に対しＳＭＴを適用する工程を有するものである。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。 ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の特性を示す図である。 応力印加膜である窒化シリコン膜を設けたＭＩＳＦＥＴの断面図である。 実施の形態１の応用例の半導体装置の製造工程を示す要部断面図である。 実施の形態１の応用例の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の応用例の半導体装置の製造工程の効果を説明するための要部断面図である。 実施の形態２の半導体装置の構成を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３６に続く半導体装置の製造工程を示す要部断面図である。 ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣの特性を示す図である。 応力印加膜である窒化シリコン膜を設けたメモリセルの断面図である。 実施の形態２の応用例の半導体装置の製造工程を示す要部断面図である。 実施の形態２の応用例の半導体装置の製造工程を示す要部断面図であって、図４０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の応用例の半導体装置の製造工程の効果を説明するための要部断面図である。 応力印加膜である窒化シリコン膜を設けたＦＧ型メモリセルの断面図である。 実施の形態３の半導体装置の構成を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図６０に続く半導体装置の製造工程を示す要部断面図である。 ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの特性を示す図である。 実施の形態３の応用例の半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例の半導体装置の製造工程を示す要部断面図であって、図６３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の応用例の半導体装置の製造工程の効果を説明するための要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図６６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図６７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図６８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図６９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図７０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図７１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の応用例の半導体装置の製造工程を示す要部断面図である。 実施の形態４の応用例の半導体装置の製造工程を示す要部断面図であって、図７３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図７５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図７６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図７７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図７８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図７９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図８０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図８１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図８２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態６の第１例の半導体装置の製造工程を示す要部断面図である。 実施の形態６の第１例の半導体装置の製造工程を示す要部断面図であって、図８４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態６の第１例の半導体装置の製造工程を示す要部断面図であって、図８５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態６の第２例の半導体装置の製造工程を示す要部断面図である。 実施の形態６の第２例の半導体装置の製造工程を示す要部断面図であって、図８７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態６の第２例の半導体装置の製造工程を示す要部断面図であって、図８８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第１例の半導体装置の製造工程を示す要部断面図である。 実施の形態７の第１例の半導体装置の製造工程を示す要部断面図であって、図９０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第１例の半導体装置の製造工程を示す要部断面図であって、図９１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第１例の半導体装置の製造工程を示す要部断面図であって、図９２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第１例の半導体装置の製造工程を示す要部断面図であって、図９３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第１例の半導体装置の製造工程を示す要部断面図であって、図９４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第２例の半導体装置の製造工程を示す要部断面図である。 実施の形態７の第２例の半導体装置の製造工程を示す要部断面図であって、図９６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第２例の半導体装置の製造工程を示す要部断面図であって、図９７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第２例の半導体装置の製造工程を示す要部断面図であって、図９８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第２例の半導体装置の製造工程を示す要部断面図であって、図９９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第２例の半導体装置の製造工程を示す要部断面図であって、図１００に続く半導体装置の製造工程を示す要部断面図である。 実施の形態７の第２例の半導体装置の製造工程を示す要部断面図であって、図１０１に続く半導体装置の製造工程を示す要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）を有する。
ＭＩＳＦＥＴ（ＬＴ）は、コアＭＩＳ形成領域１Ａに形成され、ＭＩＳＦＥＴ（ＨＴ）よりゲート長が小さいＭＩＳＦＥＴである。ＭＩＳＦＥＴ（ＬＴ）のゲート長は、製造プロセスが４０ｎｍルール世代の場合は、例えば４０ｎｍ程度である。このような、比較的ゲート長の小さいＭＩＳＦＥＴは、例えば、メモリセルＭＣなどの他の素子を駆動するための回路（コア回路、周辺回路ともいう）などに用いられる。また、ＭＩＳＦＥＴ（ＬＴ）は、ＭＩＳＦＥＴ（ＨＴ）より駆動電圧が低い傾向にある。また、ＭＩＳＦＥＴ（ＬＴ）の絶縁膜３は、ＭＩＳＦＥＴ（ＨＴ）の絶縁膜３より薄い場合がある。
一方、ＭＩＳＦＥＴ（ＨＴ）は、Ｉ／ＯＭＩＳ形成領域２Ａに形成され、ＭＩＳＦＥＴ（ＬＴ）よりゲート長が大きいＭＩＳＦＥＴである。ＭＩＳＦＥＴ（ＨＴ）のゲート長は、例えば、１０００ｎｍ程度である。このような、比較的ゲート長の大きいＭＩＳＦＥＴは、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。また、ＭＩＳＦＥＴ（ＨＴ）は、ＭＩＳＦＥＴ（ＬＴ）より駆動電圧が高い傾向にある。また、ＭＩＳＦＥＴ（ＨＴ）の絶縁膜３は、ＭＩＳＦＥＴ（ＬＴ）の絶縁膜３より厚い場合がある。
ＭＩＳＦＥＴ（ＬＴ）は、半導体基板１（ｐ型ウエルＰＷ１）上に絶縁膜３を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８は、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
ＭＩＳＦＥＴ（ＨＴ）は、半導体基板１（ｐ型ウエルＰＷ２）上に絶縁膜３を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８は、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
ここで、本実施の形態（図１）においては、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）のうち、ＭＩＳＦＥＴ（ＬＴ）には、ＳＭＴによりチャネル領域に応力が印加されているが、ＭＩＳＦＥＴ（ＨＴ）には、ＳＭＴによりチャネル領域に応力が印加されていない。
このＳＭＴとは、ＭＩＳＦＥＴのゲート電極の上部、及び側面部からチャネル領域に応力を印加することにより、チャネル領域の結晶を歪ませ、チャネル領域中のキャリア移動度を向上させる技術である。
具体的には、ゲート電極の上部、及び側面部に、応力印加膜を形成し、熱処理を施す。この熱処理により応力印加膜に応力（圧縮応力や引っ張り応力）が加わる。この応力が、ゲート電極ＧＥの下部のチャネル領域までおよび、チャネル領域の結晶間隔を変化させることにより、キャリア移動度を向上させることができる。チャネル領域に加わった応力は、応力印加膜を除去した後も維持される。
したがって、本実施の形態（図１）においては、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）のうち、ＳＭＴによりＭＩＳＦＥＴ（ＬＴ）のチャネル領域の結晶間隔が変化している。一方、ＭＩＳＦＥＴ（ＨＴ）には、ＳＭＴが適用されていないため、ＳＭＴによるチャネル領域の結晶間隔の変化はない。このように、本実施の形態の半導体装置においては、ＳＭＴをすべての素子に適用するのではなく、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。以下の「製法説明」の欄において、さらに詳細に説明する。
［製法説明］
次いで、図２〜図１４を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図２〜図１４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の形成工程＞
まず、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の形成工程の一例について説明する。
図２に示すように、半導体基板１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域２を形成する。
次いで、半導体基板１のコアＭＩＳ形成領域１Ａにｐ型ウエルＰＷ１を、Ｉ／ＯＭＩＳ形成領域２Ａにｐ型ウエルＰＷ２を形成する。ｐ型ウエルＰＷ１、ＰＷ２は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。
次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）の表面を清浄化した後、図３に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成してもよい。また、コアＭＩＳ形成領域１Ａ上の絶縁膜（ゲート絶縁膜）３およびＩ／ＯＭＩＳ形成領域２Ａ上の絶縁膜（ゲート絶縁膜）３を、それぞれ異なる膜厚とし、また、異なる膜種としてもよい。
次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。このシリコン膜４は、コアＭＩＳ形成領域１ＡにおいてＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥとなり、Ｉ／ＯＭＩＳ形成領域２ＡにおいてＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥとなる。
次いで、シリコン膜４に不純物を導入する。例えば、シリコン膜４に、リンなどのｎ型不純物を注入する。
次いで、シリコン膜４のＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥの形成予定領域およびＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜（図示せず）をアッシングなどにより除去することにより、図３に示すように、コアＭＩＳ形成領域１Ａに、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥを形成し、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥを形成する。ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥのゲート長は、例えば、４０ｎｍ程度であり、ＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥのゲート長は、例えば、１０００ｎｍ程度である。
また、各ゲート電極ＧＥの下に残存する絶縁膜３が、各ＭＩＳＦＥＴ（ＬＴ、ＨＴ）のゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
次いで、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する（図４）。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。コアＭＩＳ形成領域１Ａのｎ−型半導体領域７とＩ／ＯＭＩＳ形成領域２Ａのｎ−型半導体領域７とを、異なる不純物濃度および異なる接合の深さとしてもよい。
次いで、図５に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜ＳＯを堆積し、さらに、その上部に窒化シリコン膜ＳＮを堆積することにより、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層膜よりなる絶縁膜を形成する。この絶縁膜をエッチバックすることによって、ゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜と窒化シリコン膜との積層膜の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
次いで、図６に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。コアＭＩＳ形成領域１Ａのｎ＋型半導体領域８とＩ／ＯＭＩＳ形成領域２Ａのｎ＋型半導体領域８とを、異なる不純物濃度および異なる接合の深さとしてもよい。
上記工程により、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ｎ−型半導体領域７とｎ＋型半導体領域８とからなるＬＤＤ構造のソース、ドレイン領域が形成される。
次に、ソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）が形成され、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）が形成される（図６）。
なお、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の形成工程については、上記工程に限定されるものではない。
＜ＳＭＴおよびシリサイド工程＞
次いで、図７に示すように、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を１３ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。このストッパー膜９は、後述する応力印加膜１０のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜９により、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）を構成する各パターン（例えば、シリコン膜よりなる部位など）の不所望なエッチングを防止することができる。次いで、図８に示すように、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
次いで、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０を除去する。まず、図９に示すように、コアＭＩＳ形成領域１Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１を形成する。次いで、図１０に示すように、フォトレジスト膜ＰＲ１をマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＦ４を用いて、等方的なドライエッチングを行う。これにより、コアＭＩＳ形成領域１Ａのみが、応力印加膜１０で覆われる。言い換えれば、ＭＩＳＦＥＴ（ＬＴ）のみが、応力印加膜１０で覆われる。また、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９が露出する。
ここで、上記エッチングは、エッチング選択比が大きくなる、即ち、応力印加膜１０のエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で行われるが、ストッパー膜９も僅かにエッチングされる。これにより、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚は、コアＭＩＳ形成領域１Ａにおいて、応力印加膜１０下に残存するストッパー膜９の膜厚より小さくなる（図１０）。なお、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚をＴ９２、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚をＴ９１とした場合、Ｔ９２＜Ｔ９１の関係にある。
次いで、図１１に示すように、フォトレジスト膜ＰＲ１をアッシング処理などにより除去した後、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡ（Rapid Thermal Annealing）ともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力が印加される。一方、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０は除去されているため、ＭＩＳＦＥＴ（ＨＴ）には、応力が印加されない。
なお、この熱処理を利用して、ソース、ドレイン領域（７、８）に導入された不純物を活性化し、先の熱処理（活性化処理）を省略してもよい。また、この熱処理により、非晶質シリコン膜よりなるシリコン膜４を結晶化させてもよい（結晶化処理）。
次いで、図１２に示すように、コアＭＩＳ形成領域１Ａの応力印加膜１０Ｓを除去する。ここでは、応力印加膜１０Ｓを構成する窒化シリコン膜を、エッチング選択比が大きくなる、即ち、応力印加膜１０Ｓのエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）溶液を用い、１５５℃で６００秒間のウエットエッチングを行う。これにより、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９が露出する。
次いで、図１３に示すように、上記ストッパー膜９を除去する。ここでは、ストッパー膜９を構成する酸化シリコン膜を、エッチング選択比が大きくなる、即ち、ストッパー膜９のエッチング速度／半導体基板１のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、ＨＦ溶液を用い、２５℃で１００秒間のウエットエッチングを行う。
次いで、図１４に示すように、サリサイド技術を用いて、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、次のようにして形成することができる。
例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、ゲート電極ＧＥおよびｎ＋型半導体領域８の上層部分と上記金属膜とを反応させる。これにより、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層ＳＩＬが形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
この後、図示は省略するが、半導体基板１の主面全面上に、層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜中に、例えば、ｎ＋型半導体領域８の表面を露出するコンタクトホール（図示せず）を形成し、コンタクトホール内に、導電性膜を埋め込むことにより、プラグ（図示せず）を形成する。次いで、プラグが埋め込まれた層間絶縁膜上に配線（図示せず）を形成する。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）のうち、ＭＩＳＦＥＴ（ＬＴ）のみに、ＳＭＴを適用したので、半導体装置の特性を総合的に向上させることができる。
本発明者らが、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の双方の素子にＳＭＴを適用した場合について検討したところ図１５に示す結果が得られた。図１５は、ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の特性を示す図である。
即ち、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａ上に、応力印加膜１０である窒化シリコン膜が存在する状態で（例えば、図８参照）、熱処理を行い、各素子に応力を印加した場合について検討した。
図１５に示すように、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴの効果により、チャネル電流（図１５においては、単に“電流”と表示）の増加が確認できた。しかしながら、ＭＩＳＦＥＴ（ＨＴ）のチャネル電流は、変わらなかった。これは、ゲート長が比較的大きいＭＩＳＦＥＴ（ＨＴ）については、ＳＭＴの効果が乏しく、チャネル電流が増加するに至らなかったものと考察される。
一方、ＨＣついては、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の双方の素子において、低下した。ここで、“ＨＣ”とは、ホットキャリアによる劣化を示し、例えば、チャネル電流が１０％減少する時間をＨＣ寿命として定義される。これは、応力印加膜１０として用いる窒化シリコン膜に含まれる水素（Ｈ）が影響しているものと考えられる。
図１６は、応力印加膜である窒化シリコン膜を設けたＭＩＳＦＥＴの断面図である。図１６に示すＭＩＳＦＥＴについて、図１に示すＭＩＳＦＥＴ（ＨＴ）と同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。なお、ＰＷは、ｐ型ウエルを示す。
図１６に示すように、応力印加膜１０として用いられる窒化シリコン膜には、Ｈ（水素）が多く含まれている。この窒化シリコン膜中のＨ（水素）が、応力を印加するための熱処理により、ＭＩＳＦＥＴの内部へ拡散する。例えば、半導体基板１（ｐ型ウエル）と絶縁膜３との界面に、Ｈ（水素）が到達すると、シリコン（Ｓｉ）と結合し、Ｓｉ−Ｈ結合を生成する。そして、ＭＩＳＦＥＴの駆動時に、高電位が印加されるドレイン領域側において、ホットキャリアが生じると、Ｓｉ−Ｈ結合が切断され、界面準位となる。このような界面準位が多く形成されると、キャリアが捕獲され、ＭＩＳＦＥＴの駆動能力を低下させる。
これに対し、本実施の形態においては、ＳＭＴの効果が乏しいＭＩＳＦＥＴ（ＨＴ）については、ＳＭＴを適用せず、ＭＩＳＦＥＴ（ＨＴ）上の応力印加膜（窒化シリコン膜）１０を除去したので、上記窒化シリコン膜中のＨ（水素）によるＭＩＳＦＥＴの駆動能力の低下を回避することができる。
このように、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。
（応用例の説明）
上記工程においては、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０をすべて除去し、当該領域においてストッパー膜９を露出させたが（図９、図１０参照）、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
図１７および図１８は、本実施の形態の応用例の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）の形成工程＞
図２〜図６を参照しながら説明したように、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）を形成する（図６）。
＜ＳＭＴおよびシリサイド工程＞
次いで、図１７に示すように、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。次いで、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を３５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。
次いで、コアＭＩＳ形成領域１Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ２を形成する。次いで、このフォトレジスト膜ＰＲ２をマスクとして用いて、応力印加膜１０の表面から所定の膜厚分をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜の表面から２５ｎｍ程度の膜厚分を異方的もしくは等方的にドライエッチングする。言い換えれば、窒化シリコン膜の膜厚が１０ｎｍ程度となるまでドライエッチングを行う。例えば、エッチングガスとして、ＣＦ４を用いて、ドライエッチングを行う。これにより、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０の膜厚は、コアＭＩＳ形成領域１Ａの応力印加膜１０の膜厚より小さくなる（図１７）。なお、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０の膜厚をＴ１０２、コアＭＩＳ形成領域１Ａの応力印加膜１０の膜厚をＴ１０１とした場合、Ｔ１０２＜Ｔ１０１の関係にある。
次いで、図１８に示すように、フォトレジスト膜ＰＲ２をアッシング処理などにより除去する。その後、熱処理を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。そして、この応力印加膜１０により、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力が印加される。ここで、応力印加膜１０に応力を加えるための熱処理条件としては、１０００℃以上で、１秒以内の熱処理が好ましい。一方、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０は、その膜厚が小さいため、ＭＩＳＦＥＴ（ＨＴ）には、大きな応力は印加されない。Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０の膜厚としては、２０ｎｍ以下とすることが好ましい。
この後、図１１〜図１４を参照しながら説明したように、熱処理後の応力印加膜１０を除去し、さらに、ストッパー膜９を除去する。次いで、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）上に、応力印加膜１０を形成し、熱処理を施したものの、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０の膜厚を小さくしたので、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）の影響を低減することができる。よって、前述した窒化シリコン膜中のＨ（水素）によるＭＩＳＦＥＴ（ＨＴ）の特性劣化の程度を低減することができる。
また、本実施の形態においては、Ｉ／ＯＭＩＳ形成領域２Ａに薄い応力印加膜１０が残存しているため、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９とコアＭＩＳ形成領域１Ａのストッパー膜９との膜厚差が生じない。
即ち、図１２においては、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚が、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚より小さくなっている。このような場合、ストッパー膜９の残存膜厚や膜厚差によっては、エッチングの制御性が難しくなる。
即ち、厚膜部を基準にエッチングを行った場合、薄膜部においてオーバーエッチング状態となり、例えば、側壁絶縁膜ＳＷを構成する酸化シリコン膜ＳＯの端部、図１９において、丸で囲んだ箇所がエッチングされてしまう。このような箇所に金属シリサイド層ＳＩＬが成長すると、リーク電流の増加や耐圧の劣化が生じ得る。図１９は、本実施の形態の応用例の半導体装置の製造工程の効果を説明するための要部断面図である。
また、薄膜部を基準にエッチングを行った場合、厚膜部においてストッパー膜９の残渣が生じ得る。このような残渣上には、金属シリサイド層ＳＩＬが充分に成長せず、不具合が生じ得る。
これに対し、本実施の形態によれば、ストッパー膜９の膜厚差を解消することにより、上記不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。よって、例えば、酸化シリコン膜を５ｎｍ程度の薄膜で形成しても、ストッパー膜９の膜厚差を解消でき、良好な金属シリサイド層ＳＩＬを形成することができる。
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。
［構造説明］
図２０は、本実施の形態の半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、ＭＩＳＦＥＴ（ＬＴ）およびメモリセル（不揮発性メモリセル、不揮発性記憶素子、不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリともいう）ＭＣを有する。
ＭＩＳＦＥＴ（ＬＴ）は、コアＭＩＳ形成領域１Ａに形成され、比較的ゲート長が小さいＭＩＳＦＥＴである。例えば、ＭＩＳＦＥＴ（ＬＴ）のゲート長は、メモリセルＭＣの制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の和より小さく、例えば、４０ｎｍ程度である。このような、比較的ゲート長の小さいＭＩＳＦＥＴは、例えば、メモリセルＭＣを駆動するための回路（コア回路、周辺回路ともいう）などに用いられる。また、ＭＩＳＦＥＴ（ＬＴ）は、比較的、駆動電圧が低い傾向にある。
ＭＩＳＦＥＴ（ＬＴ）は、半導体基板１（ｐ型ウエルＰＷ１）上に絶縁膜３を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８は、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ３）の上方に配置された制御ゲート電極（ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ３）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ３）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ３）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。
また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ３中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。ソース領域ＭＳは、ｎ＋型半導体領域８ａとｎ−型半導体領域７ａよりなる。ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８ａは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高い。ドレイン領域ＭＤは、ｎ＋型半導体領域８ｂとｎ−型半導体領域７ｂよりなる。ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８ｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
ここで、本実施の形態（図２０）においては、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣのうち、ＭＩＳＦＥＴ（ＬＴ）には、ＳＭＴによりチャネル領域に応力が印加されているが、メモリセルＭＣには、ＳＭＴによりチャネル領域に応力が印加されていない。
このＳＭＴとは、前述したとおり、ＭＩＳＦＥＴのゲート電極の上部、及び側面部からチャネル領域に応力を印加することにより、チャネル領域の結晶を歪ませ、チャネル領域中のキャリア移動度を向上させる技術である。
したがって、本実施の形態（図２０）においては、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣのうち、ＳＭＴによりＭＩＳＦＥＴ（ＬＴ）のチャネル領域の結晶間隔が変化している。一方、メモリセルＭＣには、ＳＭＴが適用されていないため、ＳＭＴによるチャネル領域の結晶間隔の変化はない。このように、本実施の形態の半導体装置においては、ＳＭＴをすべての素子に適用するのではなく、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。以下の「製法説明」の欄において、さらに詳細に説明する。
［製法説明］
次いで、図２１〜図３７を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図２１〜図３７は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣの形成工程＞
まず、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣの形成工程の一例について説明する。
図２１に示すように、半導体基板１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域２を形成する。
次いで、半導体基板１のコアＭＩＳ形成領域１Ａにｐ型ウエルＰＷ１を、メモリセル領域３Ａにｐ型ウエルＰＷ３を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ３は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。
次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ３）の表面を清浄化した後、図２２に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ３の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ法を用いて形成してもよい。また、コアＭＩＳ形成領域１Ａ上の絶縁膜（ゲート絶縁膜）３およびメモリセル領域３Ａ上の絶縁膜（ゲート絶縁膜）３を、それぞれ異なる膜厚とし、また、異なる膜種としてもよい。
次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。このシリコン膜４は、コアＭＩＳ形成領域１ＡにおいてＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥとなり、メモリセル領域３ＡにおいてメモリセルＭＣの制御ゲート電極ＣＧとなる。
次いで、メモリセル領域３Ａのシリコン膜４中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。
次いで、シリコン膜４の表面を例えば３〜１０ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、５０〜１５０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
次いで、制御ゲート電極ＣＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。なお、ここでは、制御ゲート電極ＣＧの上部に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成したが、これらの膜を省略することも可能である。
ここで、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３は、以降のパターニング工程などにより除去され得る。また、コアＭＩＳ形成領域１Ａにおいては、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４を残存させておく。
次いで、コアＭＩＳ形成領域１Ａにおいて、シリコン膜４の上部の窒化シリコン膜ＣＰ２を除去する。
次いで、図２３に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１の上部を含む半導体基板１上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。まず、半導体基板１の主面を清浄化処理した後、図２３に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１の上部を含む半導体基板１上に、酸化シリコン膜５Ａを形成する。この酸化シリコン膜５Ａは、例えば、熱酸化法（好ましくはＩＳＳＧ（In Situ Steam Generation）酸化）により例えば４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５ＡをＣＶＤ法を用いて形成してもよい。図においては、ＣＶＤ法で形成した場合の酸化シリコン膜５Ａの形状を示してある。次いで、酸化シリコン膜５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１０ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する中間層となる。次いで、窒化シリコン膜５Ｎ上に、酸化シリコン膜５ＢをＣＶＤ法により例えば５ｎｍ程度の膜厚で堆積する。
以上の工程により、酸化シリコン膜５Ａ、窒化シリコン膜５Ｎおよび酸化シリコン膜５Ｂからなる絶縁膜（ＯＮＯ膜）５を形成することができる。なお、図２３に示すコアＭＩＳ形成領域１Ａの酸化シリコン膜ＣＰ１上に絶縁膜（ＯＮＯ膜）５が残存してもよい。
また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域３Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。また、各層の膜厚はそのメモリセルの動作方式毎に最適な値を有する。
次いで、絶縁膜５上に、導電性膜（導電体膜）としてシリコン膜６を形成する。絶縁膜５の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。なお、このシリコン膜６に必要に応じて不純物を導入してもよい。また、このシリコン膜６は、後述するように、メモリセル領域３Ａにおいてメモリゲート電極ＭＧ（例えば、ゲート長が５０ｎｍ程度）となる。
次いで、図２４に示すように、シリコン膜６をエッチバックする。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォール状（側壁膜状）に残存させることができる。この際、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいては、シリコン膜４上部では、シリコン膜６がエッチングされ、絶縁膜５が露出する。なお、コアＭＩＳ形成領域１Ａとメモリセル領域３Ａとの境界部においては、酸化シリコン膜ＣＰ１およびシリコン膜４の積層膜の側壁に、絶縁膜５を介してシリコン膜６がサイドウォール状（側壁膜状）にシリコンスペーサＳＰ２として残存する。
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される。上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚に対応してメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。
次いで、図２５に示すように、制御ゲート電極ＣＧの側壁部でメモリゲート電極ＭＧを形成しない側のシリコンスペーサＳＰ１、およびコアＭＩＳ形成領域１Ａとメモリセル領域３Ａとの境界部のシリコンスペーサＳＰ２（シリコン膜６）を除去する。
次いで、絶縁膜５をエッチングによって除去する。これにより、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、ｐ型ウエルＰＷ３が露出する。また、コアＭＩＳ形成領域１Ａにおいては、酸化シリコン膜ＣＰ１も除去され、シリコン膜４が露出する。
次いで、コアＭＩＳ形成領域１Ａにおいて、シリコン膜４に不純物を導入する。例えば、シリコン膜４に、リンなどのｎ型不純物を注入する。
次いで、シリコン膜４のＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜（図示せず）をアッシングなどにより除去することにより、図２６に示すように、コアＭＩＳ形成領域１Ａに、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥを形成する。ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥのゲート長は、例えば、４０μｍ程度である。
また、ゲート電極ＧＥの下に残存する絶縁膜３が、ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
次いで、図２７に示すように、制御ゲート電極ＣＧの一方の側（メモリゲート電極ＭＧと逆側）に開口を有するフォトレジスト膜（図示せず）をマスクに、ｐ型不純物を斜めに注入する（斜めインプラする）。これにより、制御ゲート電極ＣＧの下部の半導体基板１にｐ型のハロー領域（ｐ型不純物領域）ＨＬを形成する。このｐ型のハロー領域ＨＬは、必ずしも形成する必要はないが、これを形成した場合は、ドレイン領域ＭＤからメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。この後、上記フォトレジスト膜（図示せず）を除去する。
次いで、メモリセル領域３Ａにおいて、半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、コアＭＩＳ形成領域１Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂおよびｎ−型半導体領域７をそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。
次いで、図２８に示すように、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、側壁絶縁膜ＳＷを形成する。また、コアＭＩＳ形成領域１Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜ＳＯを堆積し、さらに、その上部に窒化シリコン膜ＳＮを堆積することにより、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層膜よりなる絶縁膜を形成する。この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜と窒化シリコン膜との積層膜の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
次いで、図２９に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ３）に注入することで、高不純物濃度のｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂを形成する。この際、ｎ＋型半導体領域８ａは、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、コアＭＩＳ形成領域１Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂとｎ＋型半導体領域８とは、異なる不純物濃度および異なる接合の深さとしてもよい。
上記工程により、メモリセル領域３Ａにおいて、ｎ−型半導体領域７ｂとｎ＋型半導体領域８ｂからなり、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとｎ＋型半導体領域８ａからなり、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。また、コアＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域７とｎ＋型半導体領域８とからなるＬＤＤ構造のソース、ドレイン領域が形成される。
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）が形成され、メモリセル領域３ＡにメモリセルＭＣが形成される（図２９）。
なお、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣの形成工程については、上記工程に限定されるものではない。
＜ＳＭＴおよびシリサイド工程＞
次いで、図３０に示すように、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を１３ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。このストッパー膜９は、後述する応力印加膜１０のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜９により、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣを構成する各パターン（例えば、シリコン膜よりなる部位など）の不所望なエッチングを防止することができる。
次いで、図３１に示すように、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
次いで、メモリセル領域３Ａの応力印加膜１０を除去する。まず、図３２に示すように、コアＭＩＳ形成領域１Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ３を形成する。次いで、図３３に示すように、フォトレジスト膜ＰＲ３をマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＨ４を用いて、等方的なドライエッチングを行う。これにより、コアＭＩＳ形成領域１Ａのみが、応力印加膜１０で覆われる。言い換えれば、ＭＩＳＦＥＴ（ＬＴ）のみが、応力印加膜１０で覆われる。また、メモリセル領域３Ａのストッパー膜９が露出する。
ここで、上記エッチングは、エッチング選択比が大きくなる、即ち、応力印加膜１０のエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で行われるが、ストッパー膜９も僅かにエッチングされる。これにより、メモリセル領域３Ａのストッパー膜９の膜厚は、コアＭＩＳ形成領域１Ａにおいて、応力印加膜１０下に残存するストッパー膜９の膜厚より小さくなる（図３３）。なお、メモリセル領域３Ａのストッパー膜９の膜厚をＴ９３、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚をＴ９１とした場合、Ｔ９３＜Ｔ９１の関係にある。
次いで、図３４に示すように、フォトレジスト膜ＰＲ３をアッシング処理などにより除去した後、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力が印加される。一方、メモリセル領域３Ａの応力印加膜１０は除去されているため、メモリセルＭＣには、応力が印加されない。
なお、この熱処理を利用して、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化し、先の熱処理（活性化処理）を省略してもよい。また、この熱処理により、非晶質シリコン膜よりなるシリコン膜４、６を結晶化させてもよい（結晶化処理）。
次いで、図３５に示すように、コアＭＩＳ形成領域１Ａの応力印加膜１０Ｓを除去する。ここでは、応力印加膜１０Ｓを構成する窒化シリコン膜を、エッチング選択比が大きくなる、即ち、応力印加膜１０Ｓのエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）溶液を用い、１５５℃で６００秒間のウエットエッチングを行う。これにより、コアＭＩＳ形成領域１Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
次いで、図３６に示すように、上記ストッパー膜９を除去する。ここでは、ストッパー膜９を構成する酸化シリコン膜を、エッチング選択比が大きくなる、即ち、ストッパー膜９のエッチング速度／半導体基板１のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、ＨＦ溶液を用い、２５℃で１００秒間のウエットエッチングを行う。
次いで、図３７に示すように、サリサイド技術を用いて、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、コアＭＩＳ形成領域１Ａにおいて、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、次のようにして形成することができる。
例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上部に、それぞれ金属シリサイド層ＳＩＬが形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
この後、図示は省略するが、半導体基板１の主面全面上に、層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜中に、例えば、ｎ＋型半導体領域８、８ａ、８ｂの表面を露出するコンタクトホール（図示せず）を形成し、コンタクトホール内に、導電性膜を埋め込むことにより、プラグ（図示せず）を形成する。次いで、プラグが埋め込まれた層間絶縁膜上に配線（図示せず）を形成する。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣのうち、ＭＩＳＦＥＴ（ＬＴ）のみに、ＳＭＴを適用したので、半導体装置の特性を総合的に向上させることができる。
本発明者らが、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣの双方の素子にＳＭＴを適用した場合について検討したところ図３８に示す結果が得られた。図３８は、ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣの特性を示す図である。
即ち、コアＭＩＳ形成領域１Ａおよびメモリセル領域３Ａ上に、応力印加膜１０である窒化シリコン膜が存在する状態で（例えば、図３１参照）、熱処理を行い、各素子に応力を印加した場合について検討した。
図３８に示すように、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴの効果により、チャネル電流（図３８においては、単に“電流”と表示）の増加が確認できた。しかしながら、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのチャネル電流は、変わらなかった。これは、ゲート長が比較的大きいメモリセルＭＣについては、ＳＭＴの効果が乏しく、チャネル電流が増加するに至らなかったものと考察される。
一方、ＨＣついては、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣのすべての素子において、低下した。これは、応力印加膜１０として用いる窒化シリコン膜に含まれる水素（Ｈ）が影響しているものと考えられる。
図３９は、応力印加膜である窒化シリコン膜を設けたメモリセルの断面図である。図３９に示すメモリセルについて、図２０に示すメモリセルＭＣと同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。なお、ＰＷは、ｐ型ウエルを示す。
図３９に示すように、応力印加膜１０として用いられる窒化シリコン膜中のＨ（水素）が、応力を印加するための熱処理により、メモリセルの内部へ拡散する。例えば、絶縁膜（ＯＮＯ膜）５を構成する中間層である窒化シリコン膜５Ｎに、Ｈ（水素）が到達すると、メモリセルの電荷蓄積部に、浅いトラップ準位が増加する。このような、浅いトラップ準位に、メモリセルに書き込むべき電荷が保持されると、電荷が抜けやすくなり、メモリセルの保持特性が劣化する。
これに対し、本実施の形態においては、ＳＭＴの効果が乏しいメモリセルＭＣについては、ＳＭＴを適用せず、メモリセルＭＣ上の応力印加膜（窒化シリコン膜）１０を除去したので、上記窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性の劣化を回避することができる。
もちろん、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴにより、チャネル電流の向上を図ることができる。
このように、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。
（応用例の説明）
上記工程においては、メモリセル領域３Ａの応力印加膜１０をすべて除去し、当該領域においてストッパー膜９を露出させたが（図３２、図３３参照）、メモリセル領域３Ａの応力印加膜１０を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
図４０および図４１は、本実施の形態の応用例の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣの形成工程＞
図２１〜図２９を参照しながら説明したように、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、メモリセル領域３ＡにメモリセルＭＣを形成する（図２９）。
＜ＳＭＴおよびシリサイド工程＞
次いで、図４０に示すように、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。次いで、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を３５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。
次いで、コアＭＩＳ形成領域１Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ４を形成する。次いで、このフォトレジスト膜ＰＲ４をマスクとして用いて、応力印加膜１０の表面から所定の膜厚分をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜の表面から２５ｎｍ程度の膜厚分を異方的もしくは等方的にドライエッチングする。言い換えれば、窒化シリコン膜の膜厚が１０ｎｍ程度となるまでドライエッチングを行う。例えば、エッチングガスとして、ＣＦ４を用いて、ドライエッチングを行う。これにより、メモリセル領域３Ａの応力印加膜１０の膜厚は、コアＭＩＳ形成領域１Ａの応力印加膜１０の膜厚より小さくなる（図４０）。なお、メモリセル領域３Ａの応力印加膜１０の膜厚をＴ１０３、コアＭＩＳ形成領域１Ａの応力印加膜１０の膜厚をＴ１０１とした場合、Ｔ１０３＜Ｔ１０１の関係にある。
次いで、図４１に示すように、フォトレジスト膜ＰＲ４をアッシング処理などにより除去する。その後、熱処理を行う。例えば、第１処理として、１０１０℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、１２３０℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。そして、この応力印加膜１０により、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力が印加される。ここで、応力印加膜１０に応力を加えるための熱処理条件としては、１０００℃以上で、１秒以内の熱処理が好ましい。一方、メモリセル領域３Ａの応力印加膜１０は、その膜厚が小さいため、メモリセルＭＣには、大きな応力は印加されない。メモリセル領域３Ａの応力印加膜１０の膜厚としては、２０ｎｍ以下とすることが好ましい。
この後、図３４〜図３７を参照しながら説明したように、熱処理後の応力印加膜１０を除去し、さらに、ストッパー膜９を除去する。次いで、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）およびメモリセルＭＣ上に、応力印加膜１０を形成し、熱処理を施したものの、メモリセル領域３Ａの応力印加膜１０の膜厚を小さくしたので、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）の影響を低減することができる。よって、前述した窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性劣化の程度を低減することができる。
また、本実施の形態においては、メモリセル領域３Ａに薄い応力印加膜１０が残存しているため、メモリセル領域３Ａのストッパー膜９とコアＭＩＳ形成領域１Ａのストッパー膜９との膜厚差が生じない。
即ち、図３５においては、メモリセル領域３Ａのストッパー膜９の膜厚が、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚より小さくなっている。このような場合、ストッパー膜９の残存膜厚や膜厚差によっては、エッチングの制御性が難しくなる。
即ち、厚膜部を基準にエッチングを行った場合、薄膜部においてオーバーエッチング状態となり、例えば、側壁絶縁膜ＳＷを構成する酸化シリコン膜ＳＯの端部、図４２において、丸で囲んだ箇所がエッチングされてしまう。このような箇所に金属シリサイド層ＳＩＬが成長すると、リーク電流の増加や耐圧の劣化が生じ得る。図４２は、本実施の形態の応用例の半導体装置の製造工程の効果を説明するための要部断面図である。
また、薄膜部を基準にエッチングを行った場合、厚膜部においてストッパー膜９の残渣が生じ得る。このような残渣上には、金属シリサイド層ＳＩＬが充分に成長せず、不具合が生じ得る。
これに対し、本実施の形態によれば、ストッパー膜９の膜厚差を解消することにより、上記不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。よって、例えば、酸化シリコン膜を５ｎｍ程度の薄膜で形成しても、ストッパー膜９の膜厚差を解消でき、良好な金属シリサイド層ＳＩＬを形成することができる。
本実施の形態においては、メモリセルＭＣとして、絶縁膜（ＯＮＯ膜）５を有するタイプのメモリセルＭＣ、即ち、絶縁膜５の中間層である窒化シリコン膜５Ｎを電荷蓄積部とするスプリットゲート型のメモリセルＭＣを例に説明したが、メモリセルの構造としては、制御ゲート電極ＣＧを有しないメモリゲート電極ＭＧのみで絶縁膜（ＯＮＯ膜）の電荷蓄積膜を有するメモリセルの構成でもよい。また、電荷蓄積部が絶縁膜でなく、ポリシリコンなどの導電膜からなる電荷蓄積部を有するメモリセルを用いてもよい。
例えば、メモリセルとして、絶縁膜中にフローティングゲート電極ＦＧを有するタイプのメモリセル（以下、“ＦＧ型メモリセル”という。ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリなどとも呼ばれる）を用いてもよい。
図４３は、応力印加膜である窒化シリコン膜を設けたＦＧ型メモリセルの断面図である。このＦＧ型メモリセルは、半導体基板１（ｐ型ウエルＰＷ）の上方に、トンネル酸化膜（絶縁膜）ＴＯを介して配置されたフローティングゲート電極（ゲート電極）ＦＧと、フローティングゲート電極（ゲート電極）ＦＧ上に、絶縁膜ＩＬを介して配置された制御ゲート電極（ゲート電極）ＣＧとを有する。このメモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ中に形成されたソース領域Ｓおよびドレイン領域Ｄを有する。また、フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧ等の積層部の側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。このように、当該メモリセルは、電荷蓄積部として絶縁膜（ゲート絶縁膜ともいう、ＴＯ、ＩＬ、ＳＷ）で囲まれたフローティングゲート電極ＦＧを有する。
このようなタイプのメモリセルにおいても、図４３に示すように、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）が、応力を印加するための熱処理により、メモリセルの内部へ拡散する。例えば、フローティングゲート電極ＦＧの下部のトンネル酸化膜ＴＯに、Ｈ（水素）が到達すると、シリコン（Ｓｉ）と結合し、Ｓｉ−Ｈ結合を生成する。そして、メモリセルの書き換え動作時などにより、ホットキャリアが生じると、Ｓｉ−Ｈ結合が切断され、界面準位となる。このような界面準位が多く形成されると、キャリアが捕獲され、書き換え特性（書込み特性や消去特性）が劣化する。
よって、ＭＩＳＦＥＴ（ＬＴ）およびＦＧ型メモリセルを有する半導体装置において、本実施の形態のように、メモリセル領域の応力印加膜１０を除去し、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。
また、ＭＩＳＦＥＴ（ＬＴ）およびＦＧ型メモリセルを有する半導体装置において、本実施の形態の応用例のように、メモリセル領域の応力印加膜を、その膜厚を減ずるように、その表面から所定の膜厚分を除去することにより、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）によるメモリセルの特性劣化の程度を低減することができる。また、ストッパー膜９の膜厚差を解消でき、良好な金属シリサイド層を形成することができる。
フローティングゲート電極ＦＧを有するメモリセルとして、図４３のようなシングルゲート構造のメモリセルを例示したが、本実施の形態のメモリセルのように、スプリットゲート構造のメモリセルでフローティングゲート電極ＦＧを有するようなメモリセルを用いてもよい。
（実施の形態３）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。
［構造説明］
図４４は、本実施の形態の半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣを有する。
ＭＩＳＦＥＴ（ＬＴ）は、コアＭＩＳ形成領域１Ａに形成され、ＭＩＳＦＥＴ（ＨＴ）よりゲート長が小さいＭＩＳＦＥＴである。例えば、ＭＩＳＦＥＴ（ＬＴ）のゲート長は、４０ｎｍ程度である。このような、比較的ゲート長の小さいＭＩＳＦＥＴは、例えば、メモリセルＭＣを駆動するための回路（コア回路、周辺回路ともいう）などに用いられる。また、ＭＩＳＦＥＴ（ＬＴ）は、ＭＩＳＦＥＴ（ＨＴ）より駆動電圧が低い傾向にある。また、ＭＩＳＦＥＴ（ＬＴ）の絶縁膜３は、ＭＩＳＦＥＴ（ＨＴ）の絶縁膜３より薄い場合がある。
一方、ＭＩＳＦＥＴ（ＨＴ）は、Ｉ／ＯＭＩＳ形成領域２Ａに形成され、ＭＩＳＦＥＴ（ＬＴ）よりゲート長が大きいＭＩＳＦＥＴである。例えば、ＭＩＳＦＥＴ（ＨＴ）のゲート長は、１０００ｎｍ程度である。このような、比較的ゲート長の大きいＭＩＳＦＥＴは、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。また、ＭＩＳＦＥＴ（ＨＴ）は、ＭＩＳＦＥＴ（ＬＴ）より駆動電圧が高い傾向にある。また、ＭＩＳＦＥＴ（ＨＴ）の絶縁膜３は、ＭＩＳＦＥＴ（ＬＴ）の絶縁膜３より厚い場合がある。
ＭＩＳＦＥＴ（ＬＴ）は、半導体基板１（ｐ型ウエルＰＷ１）上に絶縁膜３を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８は、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
ＭＩＳＦＥＴ（ＨＴ）は、半導体基板１（ｐ型ウエルＰＷ２）上に絶縁膜３を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８は、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ３）の上方に配置された制御ゲート電極（ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ３）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ３）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ３）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。
また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ３中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層体により側壁絶縁膜ＳＷが形成されている。ソース領域ＭＳは、ｎ＋型半導体領域８ａとｎ−型半導体領域７ａよりなる。ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８ａは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高い。ドレイン領域ＭＤは、ｎ＋型半導体領域８ｂとｎ−型半導体領域７ｂよりなる。ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域８ｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
ここで、本実施の形態（図４４）においては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＭＩＳＦＥＴ（ＬＴ）には、ＳＭＴによりチャネル領域に応力が印加されている。一方、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣには、ＳＭＴによりチャネル領域に応力が印加されていない。
このＳＭＴとは、前述したとおり、ＭＩＳＦＥＴのゲート電極の上部、及び側面部からチャネル領域に応力を印加することにより、チャネル領域の結晶を歪ませ、チャネル領域中のキャリア移動度を向上させる技術である。
具体的には、ゲート電極の上部に、応力印加膜を形成し、熱処理を施す。この熱処理により応力印加膜に応力（圧縮応力や引っ張り応力）が加わる。この応力が、ゲート電極ＧＥの下部のチャネル領域までおよび、チャネル領域の結晶間隔を変化させることにより、キャリア移動度を向上させることができる。チャネル領域に加わった応力は、応力印加膜を除去した後も維持される。
したがって、本実施の形態（図４４）においては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＳＭＴによりＭＩＳＦＥＴ（ＬＴ）のチャネル領域の結晶間隔が変化している。一方、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣには、ＳＭＴが適用されていないため、ＳＭＴによるチャネル領域の結晶間隔の変化はない。このように、本実施の形態の半導体装置においては、ＳＭＴをすべての素子に適用するのではなく、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。以下の「製法説明」の欄において、さらに詳細に説明する。
［製法説明］
次いで、図４５〜図６１を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図４５〜図６１は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程＞
まず、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程の一例について説明する。
図４５に示すように、半導体基板１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域２を形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。
次いで、半導体基板１のコアＭＩＳ形成領域１Ａにｐ型ウエルＰＷ１を、Ｉ／ＯＭＩＳ形成領域２Ａにｐ型ウエルＰＷ２を、メモリセル領域３Ａにｐ型ウエルＰＷ３を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。
次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３）の表面を清浄化した後、図４６に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ法を用いて形成してもよい。また、コアＭＩＳ形成領域１Ａ上の絶縁膜（ゲート絶縁膜）３、Ｉ／ＯＭＩＳ形成領域２Ａ上の絶縁膜（ゲート絶縁膜）３およびメモリセル領域３Ａ上の絶縁膜（ゲート絶縁膜）３を、それぞれ異なる膜厚とし、また、異なる膜種としてもよい。
次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。このシリコン膜４は、コアＭＩＳ形成領域１ＡにおいてＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥとなり、Ｉ／ＯＭＩＳ形成領域２ＡにおいてＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥとなり、メモリセル領域３ＡにおいてメモリセルＭＣの制御ゲート電極ＣＧとなる。
次いで、メモリセル領域３Ａのシリコン膜４中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。
次いで、シリコン膜４の表面を例えば３〜１０ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、５０〜１５０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
次いで、制御ゲート電極ＣＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。なお、ここでは、制御ゲート電極ＣＧの上部に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成したが、これらの膜を省略することも可能である。
ここで、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３は、以降のパターニング工程などにより除去され得る。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいては、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４を残存させておく。
次いで、コアＭＩＳ形成領域１Ａにおいて、シリコン膜４の上部の窒化シリコン膜ＣＰ２を除去する。
次いで、図４７に示すように、窒化シリコン膜ＣＰ２および窒化シリコン膜ＣＰ１の上部を含む半導体基板１上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。まず、半導体基板１の主面を清浄化処理した後、図４７に示すように、窒化シリコン膜ＣＰ２および窒化シリコン膜ＣＰ１の上部を含む半導体基板１上に、酸化シリコン膜５Ａを形成する。この酸化シリコン膜５Ａは、例えば、熱酸化法（好ましくはＩＳＳＧ酸化）により例えば４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５ＡをＣＶＤ法を用いて形成してもよい。図においては、ＣＶＤ法で形成した場合の酸化シリコン膜５Ａの形状を示してある。次いで、酸化シリコン膜５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１０ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する中間層となる。
次いで、窒化シリコン膜５Ｎ上に、酸化シリコン膜５ＢをＣＶＤ法により例えば５ｎｍ程度の膜厚で堆積する。
以上の工程により、酸化シリコン膜５Ａ、窒化シリコン膜５Ｎおよび酸化シリコン膜５Ｂからなる絶縁膜（ＯＮＯ膜）５を形成することができる。なお、図４７に示すコアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの窒化シリコン膜（キャップ絶縁膜）ＣＰ２上に絶縁膜（ＯＮＯ膜）５が残存してもよい。
また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域３Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。また、各層の膜厚はそのメモリセルの動作方式毎に最適な値を有する。
次いで、絶縁膜５上に、導電性膜（導電体膜）としてシリコン膜６を形成する。絶縁膜５の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。なお、このシリコン膜６に必要に応じて不純物を導入してもよい。また、このシリコン膜６は、後述するように、メモリセル領域３Ａにおいてメモリゲート電極ＭＧ（例えば、ゲート長が５０ｎｍ程度）となる。
次いで、図４８に示すように、シリコン膜６をエッチバックする。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォール状（側壁膜状）に残存させることができる。この際、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいては、シリコン膜６がエッチングされ、絶縁膜５が露出する。なお、Ｉ／ＯＭＩＳ形成領域２Ａとメモリセル領域３Ａとの境界部においては、酸化シリコン膜ＣＰ１およびシリコン膜４の積層膜の側壁に、絶縁膜５を介してシリコン膜６がサイドウォール状（側壁膜状）にシリコンスペーサＳＰ２として残存する。
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される。上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚に対応してメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。
次いで、図４９に示すように、制御ゲート電極ＣＧの側壁部でメモリゲート電極ＭＧを形成しない側のシリコンスペーサＳＰ１、およびコアＭＩＳ形成領域１Ａとメモリセル領域３Ａとの境界部のシリコンスペーサＳＰ２（シリコン膜６）を除去する。
次いで、絶縁膜５をエッチングによって除去する。これにより、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、ｐ型ウエルＰＷ３が露出する。また、コアＭＩＳ形成領域１Ａにおいては、酸化シリコン膜ＣＰ１も除去され、シリコン膜４が露出する。
次いで、コアＭＩＳ形成領域１Ａにおいて、シリコン膜４に不純物を導入する。例えば、シリコン膜４に、リンなどのｎ型不純物を注入する。
次いで、シリコン膜４のＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥの形成予定領域およびＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜（図示せず）をアッシングなどにより除去することにより、図５０に示すように、コアＭＩＳ形成領域１Ａに、ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥを形成し、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥを形成する。ＭＩＳＦＥＴ（ＬＴ）のゲート電極ＧＥのゲート長は、例えば、４０ｎｍ程度であり、ＭＩＳＦＥＴ（ＨＴ）のゲート電極ＧＥのゲート長は、例えば、１０００ｎｍ程度である。
また、各ゲート電極ＧＥの下に残存する絶縁膜３が、各ＭＩＳＦＥＴ（ＬＴ、ＨＴ）のゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
次いで、図５１に示すように、制御ゲート電極ＣＧの一方の側（メモリゲート電極ＭＧと逆側）に開口を有するフォトレジスト膜（図示せず）をマスクに、ｐ型不純物を斜めに注入する（斜めインプラする）。これにより、制御ゲート電極ＣＧの下部の半導体基板１にｐ型のハロー領域（ｐ型不純物領域）ＨＬを形成する。このｐ型のハロー領域ＨＬは、必ずしも形成する必要はないが、これを形成した場合は、ドレイン領域ＭＤからメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。この後、上記フォトレジスト膜（図示せず）を除去する。
次いで、メモリセル領域３Ａにおいて、半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂおよびｎ−型半導体領域７をそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。また、コアＭＩＳ形成領域１Ａのｎ−型半導体領域７とＩ／ＯＭＩＳ形成領域２Ａのｎ−型半導体領域７とを、異なる不純物濃度および異なる接合の深さとしてもよい。
次いで、図５２に示すように、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、側壁絶縁膜ＳＷを形成する。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜ＳＯを堆積し、さらに、その上部に窒化シリコン膜ＳＮを堆積することにより、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮの積層膜よりなる絶縁膜を形成する。この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜と窒化シリコン膜との積層膜の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
次いで、図５３に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ３）に注入することで、高不純物濃度のｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂを形成する。この際、ｎ＋型半導体領域８ａは、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域３Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂとｎ＋型半導体領域８とは、異なる不純物濃度および異なる接合の深さとしてもよい。また、コアＭＩＳ形成領域１Ａのｎ＋型半導体領域８とＩ／ＯＭＩＳ形成領域２Ａのｎ＋型半導体領域８とを、異なる不純物濃度および異なる接合の深さとしてもよい。
上記工程により、メモリセル領域３Ａにおいて、ｎ−型半導体領域７ｂとｎ＋型半導体領域８ｂからなり、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとｎ＋型半導体領域８ａからなり、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ｎ−型半導体領域７とｎ＋型半導体領域８とからなるＬＤＤ構造のソース、ドレイン領域が形成される。
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）が形成され、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）が形成され、メモリセル領域３ＡにメモリセルＭＣが形成される（図５３）。
なお、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程については、上記工程に限定されるものではない。
＜ＳＭＴおよびシリサイド工程＞
次いで、図５４に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を１３ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。このストッパー膜９は、後述する応力印加膜１０のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜９により、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣを構成する各パターン（例えば、シリコン膜よりなる部位など）の不所望なエッチングを防止することができる。
次いで、図５５に示すように、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
次いで、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０を除去する。まず、図５６に示すように、コアＭＩＳ形成領域１Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ５を形成する。次いで、図５７に示すように、フォトレジスト膜ＰＲ５をマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＨ４を用いて、等方的なドライエッチングを行う。これにより、コアＭＩＳ形成領域１Ａのみが、応力印加膜１０で覆われる。言い換えれば、ＭＩＳＦＥＴ（ＬＴ）のみが、応力印加膜１０で覆われる。また、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
ここで、上記エッチングは、エッチング選択比が大きくなる、即ち、応力印加膜１０のエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で行われるが、ストッパー膜９も僅かにエッチングされる。これにより、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９の膜厚は、コアＭＩＳ形成領域１Ａにおいて、応力印加膜１０下に残存するストッパー膜９の膜厚より小さくなる（図５７）。なお、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚をＴ９２、メモリセル領域３Ａのストッパー膜９の膜厚をＴ９３、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚をＴ９１とした場合、Ｔ９２≒Ｔ９３＜Ｔ９１の関係にある。
次いで、図５８に示すように、フォトレジスト膜ＰＲ５をアッシング処理などにより除去した後、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力が印加される。一方、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０は除去されているため、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣには、応力が印加されない。
なお、この熱処理を利用して、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化し、先の熱処理（活性化処理）を省略してもよい。また、この熱処理により、非晶質シリコン膜よりなるシリコン膜４、６を結晶化させてもよい（結晶化処理）。
次いで、図５９に示すように、コアＭＩＳ形成領域１Ａの応力印加膜１０Ｓを除去する。ここでは、応力印加膜１０Ｓを構成する窒化シリコン膜を、エッチング選択比が大きくなる、即ち、応力印加膜１０Ｓのエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）溶液を用い、１５５℃で６００秒間のウエットエッチングを行う。これにより、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
次いで、図６０に示すように、上記ストッパー膜９を除去する。ここでは、ストッパー膜９を構成する酸化シリコン膜を、エッチング選択比が大きくなる、即ち、ストッパー膜９のエッチング速度／半導体基板１のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、ＨＦ溶液を用い、２５℃で１００秒間のウエットエッチングを行う。
次いで、図６１に示すように、サリサイド技術を用いて、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、次のようにして形成することができる。
例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上部に、それぞれ金属シリサイド層ＳＩＬが形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
この後、図示は省略するが、半導体基板１の主面全面上に、層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜中に、例えば、ｎ＋型半導体領域８、８ａ、８ｂの表面を露出するコンタクトホール（図示せず）を形成し、コンタクトホール内に、導電性膜を埋め込むことにより、プラグ（図示せず）を形成する。次いで、プラグが埋め込まれた層間絶縁膜上に配線（図示せず）を形成する。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＭＩＳＦＥＴ（ＬＴ）のみに、ＳＭＴを適用したので、半導体装置の特性を総合的に向上させることができる。
本発明者らが、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのすべての素子にＳＭＴを適用した場合について検討したところ図６２に示す結果が得られた。図６２は、ＳＭＴ適用後のＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの特性を示す図である。
即ち、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａ上に、応力印加膜１０である窒化シリコン膜が存在する状態で（例えば、図５５参照）、熱処理を行い、各素子に応力を印加した場合について検討した。
図６２に示すように、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴの効果により、チャネル電流（図６２においては、単に“電流”と表示）の増加が確認できた。しかしながら、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのチャネル電流は、変わらなかった。これは、ゲート長が比較的大きいＭＩＳＦＥＴ（ＨＴ）やメモリセルＭＣについては、ＳＭＴの効果が乏しく、チャネル電流が増加するに至らなかったものと考察される。
一方、ＨＣついては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのすべての素子において、低下した。これは、応力印加膜１０として用いる窒化シリコン膜に含まれる水素（Ｈ）が影響しているものと考えられる。
図１６を参照しながら説明したように、応力印加膜１０として用いられる窒化シリコン膜には、Ｈ（水素）が多く含まれている。この窒化シリコン膜中のＨ（水素）が、応力を印加するための熱処理により、ＭＩＳＦＥＴの内部へ拡散する。例えば、半導体基板１（ｐ型ウエル）と絶縁膜３との界面に、Ｈ（水素）が到達すると、シリコン（Ｓｉ）と結合し、Ｓｉ−Ｈ結合を生成する。そして、ＭＩＳＦＥＴの駆動時に、高電位が印加されるドレイン領域側において、ホットキャリアが生じると、Ｓｉ−Ｈ結合が切断され、界面準位となる。このような界面準位が多く形成されると、キャリアが捕獲され、ＭＩＳＦＥＴの駆動能力を低下させる。
また、図３９を参照しながら説明したように、応力印加膜１０として用いられる窒化シリコン膜中のＨ（水素）が、応力を印加するための熱処理により、メモリセルの内部へ拡散する。例えば、絶縁膜（ＯＮＯ膜）５を構成する中間層である窒化シリコン膜５Ｎに、Ｈ（水素）が到達すると、メモリセルの電荷蓄積部に、浅いトラップ準位が増加する。このような、浅いトラップ準位に、メモリセルに書き込むべき電荷が保持されると、電荷が抜けやすくなり、メモリセルの保持特性が劣化する。
これに対し、本実施の形態においては、ＳＭＴの効果が乏しいＭＩＳＦＥＴ（ＨＴ）については、ＳＭＴを適用せず、ＭＩＳＦＥＴ（ＨＴ）上の応力印加膜（窒化シリコン膜）１０を除去したので、上記窒化シリコン膜中のＨ（水素）によるＭＩＳＦＥＴの駆動能力の低下を回避することができる。
また、ＳＭＴの効果が乏しいメモリセルＭＣについても、同様に、ＳＭＴを適用せず、メモリセルＭＣ上の応力印加膜（窒化シリコン膜）１０を除去したので、上記窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性の劣化を回避することができる。
もちろん、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴにより、チャネル電流の向上を図ることができる。
このように、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。
（応用例の説明）
上記工程においては、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０をすべて除去し、当該領域においてストッパー膜９を露出させたが（図５６、図５７参照）、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
図６３および図６４は、本実施の形態の応用例の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程＞
図４５〜図５３を参照しながら説明したように、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）を、メモリセル領域３ＡにメモリセルＭＣを形成する（図５３）。
＜ＳＭＴおよびシリサイド工程＞
次いで、図６３に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。次いで、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を３５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。
次いで、コアＭＩＳ形成領域１Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ６を形成する。次いで、このフォトレジスト膜ＰＲ６をマスクとして用いて、応力印加膜１０の表面から所定の膜厚分をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜の表面から２５ｎｍ程度の膜厚分を異方的もしくは等方的にドライエッチングする。言い換えれば、窒化シリコン膜の膜厚が１０ｎｍ程度となるまでドライエッチングを行う。例えば、エッチングガスとして、ＣＦ４を用いて、ドライエッチングを行う。これにより、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０の膜厚は、コアＭＩＳ形成領域１Ａの応力印加膜１０の膜厚より小さくなる（図６３）。なお、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０の膜厚をＴ１０２、メモリセル領域３Ａの応力印加膜１０の膜厚をＴ１０３、コアＭＩＳ形成領域１Ａの応力印加膜１０の膜厚をＴ１０１とした場合、Ｔ１０２≒Ｔ１０３＜Ｔ１０１の関係にある。
次いで、図６４に示すように、フォトレジスト膜ＰＲ６をアッシング処理などにより除去する。その後、熱処理を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。そして、この応力印加膜１０により、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力が印加される。ここで、応力印加膜１０に応力を加えるための熱処理条件としては、１０００℃以上で、１秒以内の熱処理が好ましい。一方、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０は、その膜厚が小さいため、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣには、大きな応力は印加されない。Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０の膜厚としては、２５ｎｍ以下とすることが好ましい。
この後、図５８〜図６１を参照しながら説明したように、熱処理後の応力印加膜１０を除去し、さらに、ストッパー膜９を除去する。次いで、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上に、応力印加膜１０を形成し、熱処理を施したものの、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａの応力印加膜１０の膜厚を小さくしたので、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）の影響を低減することができる。よって、前述した窒化シリコン膜中のＨ（水素）によるＭＩＳＦＥＴ（ＨＴ）やメモリセルＭＣの特性劣化の程度を低減することができる。
また、本実施の形態においては、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａに薄い応力印加膜１０が残存しているため、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９とコアＭＩＳ形成領域１Ａのストッパー膜９との膜厚差が生じない。
即ち、図５９においては、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９の膜厚が、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚より小さくなっている。このような場合、ストッパー膜９の残存膜厚や膜厚差によっては、エッチングの制御性が難しくなる。
即ち、厚膜部を基準にエッチングを行った場合、薄膜部においてオーバーエッチング状態となり、例えば、側壁絶縁膜ＳＷを構成する酸化シリコン膜ＳＯの端部、図６５において、丸で囲んだ箇所がエッチングされてしまう。このような箇所に金属シリサイド層ＳＩＬが成長すると、リーク電流の増加や耐圧の劣化が生じ得る。図６５は、本実施の形態の応用例の半導体装置の製造工程の効果を説明するための要部断面図である。
また、薄膜部を基準にエッチングを行った場合、厚膜部においてストッパー膜９の残渣が生じ得る。このような残渣上には、金属シリサイド層ＳＩＬが充分に成長せず、不具合が生じ得る。
これに対し、本実施の形態によれば、ストッパー膜９の膜厚差を解消することにより、上記不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。よって、例えば、酸化シリコン膜を５ｎｍ程度の薄膜で形成しても、ストッパー膜９の膜厚差を解消でき、良好な金属シリサイド層ＳＩＬを形成することができる。
なお、本実施の形態においても、メモリセルとして、ＦＧ型メモリセルを用いてもよい。即ち、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびＦＧ型メモリセルを有する半導体装置において、本実施の形態のように、メモリセル領域等の応力印加膜１０を除去し、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。
また、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびＦＧ型メモリセルを有する半導体装置において、本実施の形態の応用例のように、メモリセル領域等の応力印加膜を、その膜厚を減ずるように、その表面から所定の膜厚分を除去する。これにより、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）によるメモリセルの特性劣化の程度を低減することができる。また、ストッパー膜９の膜厚差を解消でき、良好な金属シリサイド層を形成することができる。
（実施の形態４）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。図６６〜図７２は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の製造工程を示す図のうち、最終工程図である図７２を参照しながら、本実施の形態の半導体装置の構造について説明する。
［構造説明］
図７２に示すように、本実施の形態の半導体装置は、実施の形態３と同様に、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣを有する。
ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの主たる構成は、実施の形態３の場合と同様である。
ここで、本実施の形態（図７２）においては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）には、ＳＭＴによりチャネル領域に応力が印加されている。一方、メモリセルＭＣには、ＳＭＴによりチャネル領域に応力が印加されていない。
このＳＭＴとは、前述したとおり、ＭＩＳＦＥＴのゲート電極の上部、及び側面部からチャネル領域に応力を印加することにより、チャネル領域の結晶を歪ませ、チャネル領域中のキャリア移動度を向上させる技術である。
したがって、本実施の形態（図７２）においては、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣのうち、ＳＭＴによりＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）のチャネル領域の結晶間隔が変化している。一方、メモリセルＭＣには、ＳＭＴが適用されていないため、ＳＭＴによるチャネル領域の結晶間隔の変化はない。このように、本実施の形態の半導体装置においては、ＳＭＴをすべての素子に適用するのではなく、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。以下の「製法説明」の欄において、さらに詳細に説明する。
［製法説明］
次いで、図６６〜図７２を参照しながら、本実施の形態の半導体装置の製造方法を説明する。
＜ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程＞
実施の形態３において、図４５〜図５３を参照しながら説明したように、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）を、メモリセル領域３ＡにメモリセルＭＣを形成する（図５３）。
＜ＳＭＴおよびシリサイド工程＞
次いで、図６６に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を１３ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。このストッパー膜９は、後述する応力印加膜１０のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜９により、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣを構成する各パターン（例えば、シリコン膜よりなる部位など）の不所望なエッチングを防止することができる。
次いで、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
次いで、メモリセル領域３Ａの応力印加膜１０を除去する。まず、図６７に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ７を形成する。次いで、図６８に示すように、フォトレジスト膜ＰＲ７をマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＨ４を用いて、等方的なドライエッチングを行う。これにより、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａが、応力印加膜１０で覆われる。言い換えれば、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）が、応力印加膜１０で覆われる。また、メモリセル領域３Ａのストッパー膜９が露出する。
ここで、上記エッチングは、エッチング選択比が大きくなる、即ち、応力印加膜１０のエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で行われるが、ストッパー膜９も僅かにエッチングされる。これにより、メモリセル領域３Ａのストッパー膜９の膜厚は、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、応力印加膜１０下に残存するストッパー膜９の膜厚より小さくなる（図６８）。なお、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚をＴ９２、メモリセル領域３Ａのストッパー膜９の膜厚をＴ９３、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚をＴ９１とした場合、Ｔ９３＜Ｔ９２≒Ｔ９１の関係にある。
次いで、図６９に示すように、フォトレジスト膜ＰＲ７をアッシング処理などにより除去した後、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）およびＩ／ＯＭＩＳ形成領域２ＡのＭＩＳＦＥＴ（ＨＴ）に応力が印加される。一方、メモリセル領域３Ａの応力印加膜１０は除去されているため、メモリセルＭＣには、応力が印加されない。
なお、この熱処理を利用して、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化し、先の熱処理（活性化処理）を省略してもよい。また、この熱処理により、非晶質シリコン膜よりなるシリコン膜４、６を結晶化させてもよい（結晶化処理）。
次いで、図７０に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０Ｓを除去する。ここでは、応力印加膜１０Ｓを構成する窒化シリコン膜を、エッチング選択比が大きくなる、即ち、応力印加膜１０Ｓのエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）溶液を用い、１５５℃で６００秒間のウエットエッチングを行う。これにより、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
次いで、図７１に示すように、上記ストッパー膜９を除去する。ここでは、ストッパー膜９を構成する酸化シリコン膜を、エッチング選択比が大きくなる、即ち、ストッパー膜９のエッチング速度／半導体基板１のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、ＨＦ溶液を用い、２５℃で１００秒間のウエットエッチングを行う。
次いで、図７２に示すように、サリサイド技術を用いて、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、実施の形態３の場合と同様にして形成することができる。
この後、図示は省略するが、半導体基板１の主面全面上に、層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜中に、例えば、ｎ＋型半導体領域８、８ａ、８ｂの表面を露出するコンタクトホール（図示せず）を形成し、コンタクトホール内に、導電性膜を埋め込むことにより、プラグ（図示せず）を形成する。次いで、プラグが埋め込まれた層間絶縁膜上に配線（図示せず）を形成する。
このように、本実施の形態によっても、ＳＭＴの効果が乏しいメモリセルＭＣについては、ＳＭＴを適用せず、メモリセルＭＣ上の応力印加膜（窒化シリコン膜）１０を除去したので、実施の形態３において詳細に説明したように、窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性の劣化を回避することができる（図３９参照）。
もちろん、ＭＩＳＦＥＴ（ＬＴ）については、ＳＭＴにより、チャネル電流の向上を図ることができる。
また、ＭＩＳＦＥＴ（ＨＴ）については、ＳＭＴの効果が乏しく、窒化シリコン膜中のＨ（水素）によるＨＣの低下が生じるものの（図６２参照）、その程度が、メモリセルＭＣほど大きくなく、例えば、メモリセルのＨＣ劣化の１０％程度の低下であるため、ＭＩＳＦＥＴ（ＨＴ）上に応力印加膜（窒化シリコン膜）１０を残存させても、ＨＣの低下の影響は小さい。よって、本実施の形態においても、半導体装置の特性を総合的に向上させることができる。
このように、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。
（応用例の説明）
上記工程においては、メモリセル領域３Ａの応力印加膜１０をすべて除去し、当該領域においてストッパー膜９を露出させたが（図６７、図６８参照）、メモリセル領域３Ａの応力印加膜１０を、その膜厚を減ずるように、その表面から所定の膜厚分を除去してもよい。
図７３および図７４は、本実施の形態の応用例の半導体装置の製造工程を示す要部断面図である。
＜ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程＞
実施の形態３において、図４５〜図５３を参照しながら説明したように、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）を、メモリセル領域３ＡにメモリセルＭＣを形成する（図５３）。
＜ＳＭＴおよびシリサイド工程＞
次いで、図７３に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。次いで、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を３５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。
次いで、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ８を形成する。次いで、このフォトレジスト膜ＰＲ８をマスクとして用いて、応力印加膜１０の表面から所定の膜厚分をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜の表面から２５ｎｍ程度の膜厚分を異方的もしくは等方的にドライエッチングする。言い換えれば、窒化シリコン膜の膜厚が１０ｎｍ程度となるまでドライエッチングを行う。例えば、エッチングガスとして、ＣＦ４を用いて、ドライエッチングを行う。これにより、メモリセル領域３Ａの応力印加膜１０の膜厚は、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０の膜厚より小さくなる（図７３）。なお、Ｉ／ＯＭＩＳ形成領域２Ａの応力印加膜１０の膜厚をＴ１０２、メモリセル領域３Ａの応力印加膜１０の膜厚をＴ１０３、コアＭＩＳ形成領域１Ａの応力印加膜１０の膜厚をＴ１０１とした場合、Ｔ１０３＜Ｔ１０２≒Ｔ１０１の関係にある。
次いで、図７４に示すように、フォトレジスト膜ＰＲ８をアッシング処理などにより除去する。その後、熱処理を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。そして、この応力印加膜１０により、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）に応力が印加される。ここで、応力印加膜１０に応力を加えるための熱処理条件としては、１０００℃以上で、１秒以内の熱処理が好ましい。一方、メモリセル領域３Ａの応力印加膜１０は、その膜厚が小さいため、メモリセルＭＣには、大きな応力は印加されない。メモリセル領域３Ａの応力印加膜１０の膜厚としては、２０ｎｍ以下とすることが好ましい。
この後、図６９〜図７２を参照しながら説明したように、熱処理後の応力印加膜１０を除去し、さらに、ストッパー膜９を除去する。次いで、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上に、応力印加膜１０を形成し、熱処理を施したものの、メモリセル領域３Ａの応力印加膜１０の膜厚を小さくしたので、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）の影響を低減することができる。よって、前述した窒化シリコン膜中のＨ（水素）によるメモリセルＭＣの特性劣化の程度を低減することができる。
また、本実施の形態においては、メモリセル領域３Ａに薄い応力印加膜１０が残存しているため、メモリセル領域３Ａのストッパー膜９とコアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９との膜厚差が生じない。
このため、実施の形態３の応用例において詳細に説明したように、不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。よって、例えば、酸化シリコン膜を５ｎｍ程度の薄膜で形成しても、ストッパー膜９の膜厚差を解消でき、良好な金属シリサイド層ＳＩＬを形成することができる。
また、ＭＩＳＦＥＴ（ＨＴ）については、前述したとおり、ＳＭＴの効果が乏しく、窒化シリコン膜中のＨ（水素）によるＨＣの低下が生じるものの（図６２参照）、その程度が、メモリセルＭＣほど大きくないためその影響は小さい。
なお、本実施の形態においても、メモリセルとして、ＦＧ型メモリセルを用いてもよい。即ち、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびＦＧ型メモリセルを有する半導体装置において、本実施の形態のように、メモリセル領域等の応力印加膜１０を除去し、ＳＭＴを選択的に適用することにより、半導体装置の特性を総合的に向上させることができる。
また、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびＦＧ型メモリセルを有する半導体装置において、本実施の形態の応用例のように、メモリセル領域等の応力印加膜を、その膜厚を減ずるように、その表面から所定の膜厚分を除去する。これにより、応力印加膜として用いられる窒化シリコン膜中のＨ（水素）によるメモリセルの特性劣化の程度を低減することができる。また、ストッパー膜９の膜厚差を解消でき、良好な金属シリサイド層を形成することができる。
（実施の形態５）
上記実施の形態４においては、フォトレジスト膜ＰＲ７をマスクとして用いて、応力印加膜１０を等方的にドライエッチングしたが（図６８参照）、酸化シリコン膜などからなるハードマスクをマスクとして応力印加膜１０をエッチングしてもよい。
図７５〜図８３は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の構造は、実施の形態４の場合と同様である。
次いで、図７５〜図８３を参照しながら、本実施の形態の半導体装置の製造方法を説明する。
＜ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣの形成工程＞
実施の形態３において、図４５〜図５３を参照しながら説明したように、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）を、メモリセル領域３ＡにメモリセルＭＣを形成する（図５３）。
＜ＳＭＴおよびシリサイド工程＞
次いで、図７５に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、ストッパー膜９として、酸化シリコン膜を５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。このストッパー膜９は、後述する応力印加膜１０のエッチングの際、エッチングストッパーとしての役割を果たす。このストッパー膜９により、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣを構成する各パターン（例えば、シリコン膜よりなる部位など）の不所望なエッチングを防止することができる。
次いで、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
次いで、応力印加膜１０上にハードマスク（マスク膜）１１として、ストッパー膜９と同じ材料よりなる絶縁膜を形成する。ここでは、酸化シリコン膜を、例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法を用いて形成する。
次いで、図７６に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ９を形成する。
次いで、図７６に示すように、フォトレジスト膜ＰＲ９をマスクとして用いて、ハードマスク１１をエッチングする。ここでは、ハードマスク１１を構成する酸化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＦ４を用いて、等方的なドライエッチングを行う。これにより、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａが、ハードマスク１１で覆われる。ここで、上記エッチングは、エッチング選択比が大きくなる、即ち、ハードマスク１１のエッチング速度／応力印加膜１０のエッチング速度が大きくなる条件で行われる。次いで、図７７に示すように、フォトレジスト膜ＰＲ９をアッシング処理などにより除去する。
次いで、図７８に示すように、ハードマスク１１をマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）溶液を用いて、ウエットエッチングを行う。これにより、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａが、応力印加膜１０で覆われる。また、メモリセル領域３Ａのストッパー膜９が露出する。
次いで、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）およびＩ／ＯＭＩＳ形成領域２ＡのＭＩＳＦＥＴ（ＨＴ）に応力が印加される。一方、メモリセル領域３Ａの応力印加膜１０は除去されているため、メモリセルＭＣには、応力が印加されない。
なお、この熱処理を利用して、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化し、先の熱処理（活性化処理）を省略してもよい。また、この熱処理により、非晶質シリコン膜よりなるシリコン膜４、６を結晶化させてもよい（結晶化処理）。
次いで、図７９に示すように、メモリセル領域３Ａのストッパー膜９上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１０を形成する。次いで、フォトレジスト膜ＰＲ１０をマスクとして用いて、ハードマスク１１をエッチングする。ここでは、ハードマスク１１を構成する酸化シリコン膜を、ウエットエッチングする。例えば、エッチング液として、ＨＦを用いて、ウエットエッチングを行う。次いで、図８０に示すように、フォトレジスト膜ＰＲ１０をアッシング処理などにより除去する。
次いで、図８１に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０Ｓを除去する。ここでは、応力印加膜１０Ｓを構成する窒化シリコン膜を、エッチング選択比が大きくなる、即ち、応力印加膜１０Ｓのエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）溶液を用い、１５５℃で６００秒間のウエットエッチングを行う。これにより、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
次いで、図８２に示すように、上記ストッパー膜９を除去する。ここでは、ストッパー膜９を構成する酸化シリコン膜を、エッチング選択比が大きくなる、即ち、ストッパー膜９のエッチング速度／半導体基板１のエッチング速度が大きくなる条件で、ウエットエッチングする。例えば、エッチング液として、ＨＦ溶液を用い、２５℃で１００秒間のウエットエッチングを行う。
次いで、図８３に示すように、サリサイド技術を用いて、メモリセル領域３Ａにおいて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいて、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、実施の形態３の場合と同様にして形成することができる。
この後、図示は省略するが、半導体基板１の主面全面上に、層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜中に、例えば、ｎ＋型半導体領域８、８ａ、８ｂの表面を露出するコンタクトホール（図示せず）を形成し、コンタクトホール内に、導電性膜を埋め込むことにより、プラグ（図示せず）を形成する。次いで、プラグが埋め込まれた層間絶縁膜上に配線（図示せず）を形成する。
このように、本実施の形態によれば、実施の形態４で説明した効果に加え、ハードマスク１１をマスクとして応力印加膜１０をウエットエッチングしたので、ドライエッチングを用いた場合に比べて、角部の応力印加膜１０を除去しやすいため、応力印加膜１０の残渣を低減することができる。
（実施の形態６）
上記実施の形態４および上記実施の形態５においては、メモリセル領域３Ａの応力印加膜１０の除去の際、メモリセル領域３Ａのストッパー膜９とコアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９との膜厚差が生じ得る（図６８、図７８参照）。この膜厚差を、膜厚調整膜を用いて是正してもよい。
（第１例）
図８４〜図８６は、本実施の形態の第１例の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の構造は、実施の形態４の場合と同様である。また、図６９までの製造工程は、実施の形態４と同様である。但し、ストッパー膜９として、５ｎｍ程度の膜厚の酸化シリコン膜を形成している。
上記実施の形態４においては、図６９に示すように、メモリセル領域３Ａのストッパー膜９の膜厚が、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚より小さくなっている。Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚をＴ９２、メモリセル領域３Ａのストッパー膜９の膜厚をＴ９３、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚をＴ９１とした場合、Ｔ９３＜Ｔ９２≒Ｔ９１の関係にある。
そこで、図８４に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、膜厚調整膜１２として、ストッパー膜９と同じ材料よりなる膜を形成する。ここでは、酸化シリコン膜（絶縁膜）を５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。
次いで、図８５に示すように、メモリセル領域３Ａの膜厚調整膜１２上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１１を形成する。
次いで、フォトレジスト膜ＰＲ１１をマスクとして用いて、膜厚調整膜１２をエッチングする。ここでは、膜厚調整膜１２を構成する酸化シリコン膜を、ドライエッチングする。次いで、フォトレジスト膜ＰＲ１１をアッシング処理などにより除去し、さらに、応力印加膜１０Ｓを除去する。これにより、図８６に示すように、メモリセル領域３Ａには、ストッパー膜９および膜厚調整膜１２の積層膜が形成され、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいては、ストッパー膜９が露出する。
なお、ここでは、膜厚調整膜１２の膜厚を５ｎｍ程度としたが、膜厚調整膜１２の膜厚は、Ｔ９２とＴ９１の差に基づき、適宜調整可能である。
次いで、実施の形態４と同様に、膜厚調整膜１２およびストッパー膜９を除去する。ここで、本実施の形態によれば、膜厚調整膜１２により、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上の酸化シリコン膜（膜厚調整膜１２およびストッパー膜９）の膜厚差が是正されているため、エッチングの制御性が容易となる。例えば、実施の形態３の応用例において詳細に説明した、膜厚差による不具合、例えば、不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。
この後、実施の形態４と同様に、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、実施の形態４で説明した効果に加え、ストッパー膜９の膜厚差による不具合を回避することができる。
（第２例）
図８７〜図８９は、本実施の形態の第２例の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の構造は、実施の形態５の場合と同様である。また、図７８までの製造工程は、実施の形態５と同様である。
上記実施の形態５においては、図７８に示すように、メモリセル領域３Ａのストッパー膜９の膜厚が、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚より小さくなっている。Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚をＴ９２、メモリセル領域３Ａのストッパー膜９の膜厚をＴ９３、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚をＴ９１とした場合、Ｔ９３＜Ｔ９２≒Ｔ９１の関係にある。
そこで、図８７に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、膜厚調整膜１２として、ストッパー膜９と同じ材料よりなる膜を形成する。ここでは、酸化シリコン膜（絶縁膜）を５ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法により、酸化シリコン膜を形成する。
次いで、図８８に示すように、メモリセル領域３Ａの膜厚調整膜１２上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１２を形成する。
次いで、フォトレジスト膜ＰＲ１２をマスクとして用いて、膜厚調整膜１２およびハードマスク１１をエッチングする。ここでは、膜厚調整膜１２およびハードマスク１１を構成する酸化シリコン膜を、ドライエッチングする。次いで、フォトレジスト膜ＰＲ１２をアッシング処理などにより除去し、さらに、応力印加膜１０Ｓを除去する。これにより、図８９に示すように、メモリセル領域３Ａには、ストッパー膜９および膜厚調整膜１２の積層膜が形成され、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａにおいては、ストッパー膜９が露出する。
なお、ここでは、膜厚調整膜１２の膜厚を５ｎｍ程度としたが、膜厚調整膜１２の膜厚は、Ｔ９２とＴ９１の差に基づき、適宜調整可能である。
次いで、実施の形態５と同様に、膜厚調整膜１２およびストッパー膜９を除去する。ここで、本実施の形態によれば、膜厚調整膜１２により、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上の酸化シリコン膜（膜厚調整膜１２およびストッパー膜９）の膜厚差が是正されているため、エッチングの制御性が容易となる。例えば、実施の形態３の応用例において詳細に説明した、膜厚差による不具合、例えば、不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。
この後、実施の形態５と同様に、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、実施の形態５で説明した効果に加え、ストッパー膜９の膜厚差による不具合を回避することができる。
なお、本実施の形態において説明した、膜厚調整膜１２によるストッパー膜９の膜厚差の是正工程は、実施の形態１〜３においても適用可能である。
例えば、実施の形態１の応力印加膜１０Ｓの除去工程の前（図１１参照）に、膜厚調整膜１２を形成してもよい。また、実施の形態２の応力印加膜１０Ｓの除去工程の前（図３４参照）に、膜厚調整膜１２を形成してもよい。また、実施の形態３の応力印加膜１０Ｓの除去工程の前（図５８参照）に、膜厚調整膜１２を形成してもよい。
（実施の形態７）
上記実施の形態４および上記実施の形態５においては、メモリセル領域３Ａの応力印加膜１０の除去の際、メモリセル領域３Ａのストッパー膜９とコアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９との膜厚差が生じ得る（図６８、図７８参照）。この膜厚差を考慮して、予めストッパー膜９の膜厚を調整してもよい。
（第１例）
図９０〜図９５は、本実施の形態の第１例の半導体装置の製造工程を示す要部断面図である。
まず、実施の形態４と同様に、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）を、メモリセル領域３ＡにメモリセルＭＣを形成する（図９０参照）。
次いで、図９０に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、実施の形態４と同様に、ストッパー膜９として、酸化シリコン膜を１３ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。
次いで、メモリセル領域３Ａのストッパー膜９上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１３を形成する。
次いで、図９１に示すように、フォトレジスト膜ＰＲ１３をマスクとして用いて、ストッパー膜９を、その表面から所定の膜厚分をエッチングする。ここでは、ストッパー膜９を構成する酸化シリコン膜の表面から５ｎｍ程度の膜厚分を異方的もしくは等方的にドライエッチングする。例えば、エッチングガスとして、ＣＦ４を用いて、ドライエッチングを行う。次いで、フォトレジスト膜ＰＲ１３をアッシング処理などにより除去する。
次いで、図９２に示すように、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
次いで、メモリセル領域３Ａの応力印加膜１０を除去する。まず、図９３に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１４を形成する。次いで、フォトレジスト膜ＰＲ１４をマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ドライエッチングする。例えば、エッチングガスとして、ＣＦ４を用いて、等方的なドライエッチングを行う。これにより、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａが、応力印加膜１０で覆われる。言い換えれば、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）が、応力印加膜１０で覆われる。また、メモリセル領域３Ａのストッパー膜９が露出する。
ここで、上記エッチングは、エッチング選択比が大きくなる、即ち、応力印加膜１０のエッチング速度／ストッパー膜９のエッチング速度が大きくなる条件で行われるが、ストッパー膜９も僅かに（例えば、５ｎｍ程度）エッチングされる。
しかしながら、本実施の形態においては、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９をその表面から５ｎｍ程度予めエッチングしてあるので、上記メモリセル領域３Ａの応力印加膜１０の除去工程後において、ストッパー膜９の膜厚差が是正される。言い換えれば、実施の形態４（図６８）の場合と比較して、ストッパー膜９の膜厚差が低減されている。例えば、Ｉ／ＯＭＩＳ形成領域２Ａのストッパー膜９の膜厚をＴ９２、メモリセル領域３Ａのストッパー膜９の膜厚をＴ９３、コアＭＩＳ形成領域１Ａのストッパー膜９の膜厚をＴ９１とした場合、Ｔ９３≒Ｔ９２≒Ｔ９１の関係となり得る。
次いで、図９４に示すように、フォトレジスト膜ＰＲ１４をアッシング処理などにより除去した後、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）およびＩ／ＯＭＩＳ形成領域２ＡのＭＩＳＦＥＴ（ＨＴ）に応力が印加される。一方、メモリセル領域３Ａの応力印加膜１０は除去されているため、メモリセルＭＣには、応力が印加されない。
次いで、図９５に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０Ｓを除去する。これにより、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
次いで、上記ストッパー膜９を除去（ドライエッチング）する。例えば、エッチングガスとして、ＣＦ４を用いて、等方的なドライエッチングを行う。ここで、本実施の形態によれば、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９をその表面から所定の膜厚分だけ予めエッチングしてあるので、応力印加膜１０Ｓの除去工程後に残存するストッパー膜９の膜厚差が是正される（図９５）。よって、ストッパー膜９のエッチングの制御性が容易となる。例えば、実施の形態３の応用例において詳細に説明した、膜厚差による不具合、例えば、不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。
この後、実施の形態４と同様に、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、実施の形態４で説明した効果に加え、ストッパー膜９の膜厚差による不具合を回避することができる。
（第２例）
図９６〜図１０２は、本実施の形態の第２例の半導体装置の製造工程を示す要部断面図である。
まず、実施の形態５と同様に、コアＭＩＳ形成領域１ＡにＭＩＳＦＥＴ（ＬＴ）を、Ｉ／ＯＭＩＳ形成領域２ＡにＭＩＳＦＥＴ（ＨＴ）を、メモリセル領域３ＡにメモリセルＭＣを形成する（図９６参照）。
次いで、図９６に示すように、ＭＩＳＦＥＴ（ＬＴ）、ＭＩＳＦＥＴ（ＨＴ）およびメモリセルＭＣ上を含む半導体基板１上に、実施の形態５と同様に、ストッパー膜９として、酸化シリコン膜をＣＶＤ法を用いて形成する。ここでは、１３ｎｍ程度の膜厚の酸化シリコン膜を形成する。
次いで、メモリセル領域３Ａのストッパー膜９上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１５を形成する。
次いで、図９７に示すように、フォトレジスト膜ＰＲ１５をマスクとして用いて、ストッパー膜９を、その表面から所定の膜厚分をエッチングする。ここでは、ストッパー膜９を構成する酸化シリコン膜の表面から５ｎｍ程度の膜厚分を異方的もしくは等方的にドライエッチングする。例えば、エッチングガスとして、ＣＦ４を用いて、ドライエッチングを行う。次いで、フォトレジスト膜ＰＲ１５をアッシング処理などにより除去する。
次いで、図９８に示すように、ストッパー膜９上に応力印加膜１０として、窒化シリコン膜を２０ｎｍ程度の膜厚で、ＣＶＤ法を用いて形成する。例えば、ＨＣＤ（六塩化二ケイ素）とＮＨ３（アンモニア）を原料ガスとしたＣＶＤ法により、窒化シリコン膜を形成する。
次いで、ストッパー膜９上にハードマスク１１として、ストッパー膜９と同じ材料よりなる絶縁膜を形成する。ここでは、酸化シリコン膜を、例えば、ＴＥＯＳ（テトラエトキシシラン）とオゾン（Ｏ３）を原料ガスとしたＣＶＤ法を用いて形成する。
次いで、図９９に示すように、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのハードマスク１１上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１６を形成する。次いで、フォトレジスト膜ＰＲ１６をマスクとして用いて、実施の形態５と同様に、ハードマスク１１をエッチングする。次いで、フォトレジスト膜ＰＲ１６をアッシング処理などにより除去する。
次いで、図１００に示すように、ハードマスク１１をマスクとして用いて、応力印加膜１０をエッチングする。ここでは、応力印加膜１０を構成する窒化シリコン膜を、ウエットエッチングする。例えば、エッチング液として、リン酸（Ｈ３ＰＯ４）を用いて、ウエットエッチングを行う。これにより、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａが、応力印加膜１０で覆われる。また、メモリセル領域３Ａのストッパー膜９が露出する。
次いで、熱処理（アニールともいう）を行う。例えば、第１処理として、約１０００℃で１秒以内の瞬間的なアニール（スパイクＲＴＡともいう）を施す。次いで、第２処理として、約１２００℃のレーザーアニールを施す。これにより、応力印加膜１０に応力が生じる。熱処理後、即ち、応力が加わった状態の応力印加膜を“１０Ｓ”で示す。この応力印加膜１０Ｓにより、コアＭＩＳ形成領域１ＡのＭＩＳＦＥＴ（ＬＴ）およびＩ／ＯＭＩＳ形成領域２ＡのＭＩＳＦＥＴ（ＨＴ）に応力が印加される。一方、メモリセル領域３Ａの応力印加膜１０は除去されているため、メモリセルＭＣには、応力が印加されない。
次いで、図１０１に示すように、メモリセル領域３Ａのストッパー膜９上に、フォトリソグラフィ法を用いてフォトレジスト膜ＰＲ１７を形成する。次いで、フォトレジスト膜ＰＲ１７をマスクとして用いて、ハードマスク１１をエッチングする。ここでは、ハードマスク１１を構成する酸化シリコン膜を、ウエットエッチングする。例えば、エッチング液として、ＨＦを用いて、ウエットエッチングを行う。次いで、図１０２に示すように、フォトレジスト膜ＰＲ１７をアッシング処理などにより除去する。
次いで、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａの応力印加膜１０Ｓを除去する。これにより、コアＭＩＳ形成領域１Ａ、Ｉ／ＯＭＩＳ形成領域２Ａおよびメモリセル領域３Ａのストッパー膜９が露出する。
次いで、上記ストッパー膜９を除去（ドライエッチング）する。例えば、エッチングガスとして、ＣＦ４を用いて、等方的なドライエッチングを行う。ここで、本実施の形態によれば、コアＭＩＳ形成領域１ＡおよびＩ／ＯＭＩＳ形成領域２Ａのストッパー膜９をその表面から所定の膜厚分だけ予めエッチングしてあるので、応力印加膜１０Ｓの除去工程後に残存するストッパー膜９の膜厚差が是正される（図１０２）。よって、ストッパー膜９のエッチングの制御性が容易となる。例えば、実施の形態３の応用例において詳細に説明した、膜厚差による不具合、例えば、不所望な箇所での金属シリサイド層ＳＩＬの成長や、ストッパー膜９の残渣による金属シリサイド層ＳＩＬの不成長を回避することができる。
この後、実施の形態５と同様に、サリサイド技術を用いて、金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。
このように、本実施の形態によれば、実施の形態５で説明した効果に加え、ストッパー膜９の膜厚差による不具合を回避することができる。
なお、本実施の形態において説明した、予めストッパー膜９の膜厚を調整することによるストッパー膜９の膜厚差の是正工程は、実施の形態１〜３においても適用可能である。
例えば、実施の形態１の応力印加膜１０の形成工程の前（図７参照）に、予めストッパー膜９の膜厚を調整しておいてもよい。また、実施の形態２の応力印加膜１０の形成工程の前（図３０参照）に、予めストッパー膜９の膜厚を調整しておいてもよい。また、実施の形態３の応力印加膜１０の形成工程の前（図５４参照）に、予めストッパー膜９の膜厚を調整しておいてもよい。
さらに、上記実施の形態１〜７においては、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）について、ｎチャネル型ＭＩＳＦＥＴを例に説明したが、ｐチャネル型ＭＩＳＦＥＴについても同様の効果を奏することが本発明者らの検討により確認されている。即ち、ＭＩＳＦＥＴ（ＬＴ）およびＭＩＳＦＥＴ（ＨＴ）として、ｐチャネル型ＭＩＳＦＥＴを用いた場合にも、上記実施の形態１〜７のＳＭＴ工程を適用することにより、各実施の形態で説明した効果を奏する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
［付記１］
（ａ）第１領域に形成された第１ＭＩＳＦＥＴ、第２領域に形成された第２ＭＩＳＦＥＴおよび第３領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
（ｂ）前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記不揮発性メモリセルの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ）前記第２領域および前記第３領域の前記第２絶縁膜を除去する工程、
（ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
前記第１ＭＩＳＦＥＴのゲート長は、前記第２ＭＩＳＦＥＴのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜とを有する、半導体装置の製造方法。
［付記２］
（ａ）第１領域に形成された第１ＭＩＳＦＥＴ、第２領域に形成された第２ＭＩＳＦＥＴおよび第３領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
（ｂ）前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記不揮発性メモリセルの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ）前記第３領域の前記第２絶縁膜を除去する工程、
（ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
前記第１ＭＩＳＦＥＴのゲート長は、前記第２ＭＩＳＦＥＴのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜とを有する、半導体装置の製造方法。
［付記３］
（ａ）第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された第２ＭＩＳＦＥＴを有する半導体基板を準備する工程、
（ｂ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ）前記第２領域の前記第２絶縁膜の膜厚が、前記第１領域の前記第２絶縁膜の膜厚より小さくなるように、前記第２領域の前記第２絶縁膜の表面から一部を除去する工程、
（ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
前記第１ＭＩＳＦＥＴのゲート長は、前記第２ＭＩＳＦＥＴのゲート長より小さい、半導体装置の製造方法。
［付記４］
付記３記載の半導体装置の製造方法において、
（ｆ）前記（ｅ）工程の後、前記第２絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程の後、前記第１絶縁膜を除去する工程、
（ｈ）前記（ｇ）工程の後、シリコン基板よりなる前記半導体基板中に形成された前記第１ＭＩＳＦＥＴまたは前記第２ＭＩＳＦＥＴのソース、ドレイン領域上にシリサイド膜を形成する工程、を有する、半導体装置の製造方法。
［付記５］
付記３記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、前記第２絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
［付記６］
（ａ）第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
（ｂ）前記第１ＭＩＳＦＥＴおよび前記不揮発性メモリセルの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ）前記第２領域の前記第２絶縁膜の膜厚が、前記第１領域の前記第２絶縁膜の膜厚より小さくなるように、前記第２領域の前記第２絶縁膜の表面から一部を除去する工程、
（ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜とを有する、半導体装置の製造方法。
［付記７］
（ａ）第１領域に形成された第１ＭＩＳＦＥＴ、第２領域に形成された第２ＭＩＳＦＥＴおよび第３領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
（ｂ）前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記不揮発性メモリセルの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ）前記第２領域および前記第３領域の前記第２絶縁膜の膜厚が、前記第１領域の前記第２絶縁膜の膜厚より小さくなるように、前記第２領域および前記第３領域の前記第２絶縁膜の表面から一部を除去する工程、
（ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
前記第１ＭＩＳＦＥＴのゲート長は、前記第２ＭＩＳＦＥＴのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜とを有する、半導体装置の製造方法。
［付記８］
（ａ）第１領域に形成された第１ＭＩＳＦＥＴ、第２領域に形成された第２ＭＩＳＦＥＴおよび第３領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
（ｂ）前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記不揮発性メモリセルの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ）前記第３領域の前記第２絶縁膜の膜厚が、前記第１領域および前記第２領域の前記第２絶縁膜の膜厚より小さくなるように、前記第３領域の前記第２絶縁膜の表面から一部を除去する工程、
（ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
前記第１ＭＩＳＦＥＴのゲート長は、前記第２ＭＩＳＦＥＴのゲート長より小さく、
前記不揮発性メモリセルは、前記半導体基板の上部に形成された第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜とを有する、半導体装置の製造方法。
１ 半導体基板
１Ａ コアＭＩＳ形成領域
２ 素子分離領域
２Ａ Ｉ／ＯＭＩＳ形成領域
３ 絶縁膜
３Ａ メモリセル領域
４ シリコン膜
５ 絶縁膜（ＯＮＯ膜）
５Ａ 酸化シリコン膜
５Ｂ 酸化シリコン膜
５Ｎ 窒化シリコン膜
６ シリコン膜
７ ｎ−型半導体領域
７ａ ｎ−型半導体領域
７ｂ ｎ−型半導体領域
８ ｎ＋型半導体領域
８ａ ｎ＋型半導体領域
８ｂ ｎ＋型半導体領域
９ ストッパー膜
１０ 応力印加膜
１０Ｓ 応力印加膜
１１ ハードマスク
ＣＧ 制御ゲート電極
ＣＰ１ 酸化シリコン膜
ＣＰ２ 窒化シリコン膜
ＧＥ ゲート電極
ＨＬ ハロー領域
ＨＴ ＭＩＳＦＥＴ
ＬＴ ＭＩＳＦＥＴ
ＭＣ メモリセル
ＭＤ ドレイン領域
ＭＧ メモリゲート電極
ＭＳ ソース領域
ＰＲ１〜ＰＲ１７ フォトレジスト膜
ＰＷ１ ｐ型ウエル
ＰＷ２ ｐ型ウエル
ＰＷ３ ｐ型ウエル
ＳＩＬ 金属シリサイド層
ＳＮ 窒化シリコン膜
ＳＯ 酸化シリコン膜
ＳＰ１ シリコンスペーサ
ＳＷ 側壁絶縁膜

Claims (20)

  1. （ａ）第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された第２ＭＩＳＦＥＴを有する半導体基板を準備する工程、
    （ｂ）前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｄ）前記第２領域の前記第２絶縁膜を除去する工程、
    （ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
    前記第１ＭＩＳＦＥＴのゲート長は、前記第２ＭＩＳＦＥＴのゲート長より小さい、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    （ｆ）前記（ｅ）工程の後、前記第２絶縁膜を除去する工程、を有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｄ）工程の後において、前記第２領域の前記第１絶縁膜の膜厚は、前記第１領域の前記第１絶縁膜の膜厚より小さい、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ）工程の後、前記第１絶縁膜を除去する工程、を有する、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程の後、シリコン基板よりなる前記半導体基板中に形成された前記第１ＭＩＳＦＥＴまたは前記第２ＭＩＳＦＥＴのソース、ドレイン領域上にシリサイド膜を形成する工程、を有する、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜は、酸化シリコン膜であり、前記第２絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１領域の前記第２絶縁膜上に形成されたフォトレジスト膜をマスクに前記第２領域の前記第２絶縁膜をエッチングする工程である、半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１領域の前記第２絶縁膜上に形成された酸化シリコンよりなるマスク膜をマスクに前記第２領域の前記第２絶縁膜をエッチングする工程である、半導体装置の製造方法。
  9. 請求項３記載の半導体装置の製造方法において、
    （ｇ１）前記（ｆ）工程の前に、前記第１絶縁膜および前記第２絶縁膜上に、前記第１絶縁膜と同じ材料よりなる第３絶縁膜を形成する工程、
    （ｇ２）前記第１領域の前記第３絶縁膜および前記第２絶縁膜を除去する工程、
    （ｇ３）前記（ｇ２）工程の後、前記第２領域の前記第１絶縁膜および前記第３絶縁膜と、前記第１領域の前記第１絶縁膜とを除去する工程、を有する、半導体装置の製造方法。
  10. 請求項２記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｃ）工程との間に、前記第１領域の前記第１絶縁膜の膜厚が、前記第２領域の前記第１絶縁膜の膜厚より小さくなるように、前記第１領域の前記第１絶縁膜の表面から一部を除去する工程、を有する、半導体装置の製造方法。
  11. （ａ）第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された不揮発性メモリセルを有する半導体基板を準備する工程、
    （ｂ）前記第１ＭＩＳＦＥＴおよび前記不揮発性メモリセルの上部に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｄ）前記第２領域の前記第２絶縁膜を除去する工程、
    （ｅ）前記（ｄ）工程の後、熱処理を施すことにより、前記第１ＭＩＳＦＥＴに応力を印加する工程、を有し、
    前記不揮発性メモリセルは、前記半導体基板の上部に形成された第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜とを有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    （ｆ）前記（ｅ）工程の後、前記第２絶縁膜を除去する工程、を有する、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ）工程の後において、前記第２領域の前記第１絶縁膜の膜厚は、前記第１領域の前記第１絶縁膜の膜厚より小さい、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ）工程の後、前記第１絶縁膜を除去する工程、を有する、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程の後、シリコン基板よりなる前記半導体基板中に形成された前記第１ＭＩＳＦＥＴまたは前記不揮発性メモリセルのソース、ドレイン領域上にシリサイド膜を形成する工程、を有する、半導体装置の製造方法。
  16. 請求項１１記載の半導体装置の製造方法において、
    前記第１絶縁膜は、酸化シリコン膜であり、前記第２絶縁膜は、窒化シリコン膜である、半導体装置の製造方法。
  17. 請求項１３記載の半導体装置の製造方法において、
    （ｇ１）前記（ｆ）工程の前に、前記第１絶縁膜および前記第２絶縁膜上に、前記第１絶縁膜と同じ材料よりなる第３絶縁膜を形成する工程、
    （ｇ２）前記第１領域の前記第３絶縁膜および前記第２絶縁膜を除去する工程、
    （ｇ３）前記（ｇ２）工程の後、前記第２領域の前記第１絶縁膜および前記第３絶縁膜と、前記第１領域の前記第１絶縁膜とを除去する工程、を有する、半導体装置の製造方法。
  18. 請求項１２記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｃ）工程との間に、前記第１領域の前記第１絶縁膜の膜厚が、前記第２領域の前記第１絶縁膜の膜厚より小さくなるように、前記第１領域の前記第１絶縁膜の表面から一部を除去する工程、を有する、半導体装置の製造方法。
  19. 請求項１１記載の半導体装置の製造方法において、
    前記不揮発性メモリセルは、前記半導体基板の上部に形成され前記第１ゲート電極と隣合う第２ゲート電極と、前記第２ゲート電極および前記半導体基板の間に形成された第２ゲート絶縁膜とを有する、半導体装置の製造方法。
  20. 請求項１１記載の半導体装置の製造方法において、
    前記不揮発性メモリセルは、電荷蓄積部として、前記半導体基板の上部に第４絶縁膜を介して形成された第２ゲート電極を有し、
    前記内部に電荷蓄積部を有する第１ゲート絶縁膜は、前記第４絶縁膜と、前記第２ゲート電極と、前記第２ゲート電極の上部の第５絶縁膜と、を有する、半導体装置の製造方法。
JP2013040061A 2013-02-28 2013-02-28 半導体装置の製造方法 Active JP6022377B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2013040061A JP6022377B2 (ja) 2013-02-28 2013-02-28 半導体装置の製造方法
US14/079,120 US9263291B2 (en) 2013-02-28 2013-11-13 Method of manufacturing semiconductor device
CN201310723720.6A CN104022083B (zh) 2013-02-28 2013-12-25 制造半导体器件的方法
TW103106351A TWI607549B (zh) 2013-02-28 2014-02-25 半導體裝置之製造方法
TW106131105A TWI638446B (zh) 2013-02-28 2014-02-25 半導體裝置之製造方法
US14/989,999 US9373630B2 (en) 2013-02-28 2016-01-07 Method of manufacturing semiconductor device
US15/093,048 US9570610B2 (en) 2013-02-28 2016-04-07 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013040061A JP6022377B2 (ja) 2013-02-28 2013-02-28 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016197307A Division JP2017028307A (ja) 2016-10-05 2016-10-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014168024A true JP2014168024A (ja) 2014-09-11
JP6022377B2 JP6022377B2 (ja) 2016-11-09

Family

ID=51388569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013040061A Active JP6022377B2 (ja) 2013-02-28 2013-02-28 半導体装置の製造方法

Country Status (4)

Country Link
US (3) US9263291B2 (ja)
JP (1) JP6022377B2 (ja)
CN (1) CN104022083B (ja)
TW (2) TWI638446B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673194B2 (en) * 2013-10-31 2017-06-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US20150187656A1 (en) * 2013-12-29 2015-07-02 Texas Instruments Incorporated Laser anneals for reduced diode leakage
JP2016051740A (ja) * 2014-08-28 2016-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6407651B2 (ja) * 2014-10-01 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107155369B (zh) 2015-03-17 2020-12-01 瑞萨电子株式会社 半导体器件及其制造方法
JP2020035802A (ja) * 2018-08-27 2020-03-05 キオクシア株式会社 半導体記憶装置
CN110047862B (zh) * 2019-04-29 2021-04-30 上海华力微电子有限公司 Cmos图像传感器的形成方法
GB2591472B (en) 2020-01-28 2022-02-09 X Fab France Sas Method of forming asymmetric differential spacers for optimized MOSFET performance and optimized mosfet and SONOS co-integration
US11670394B2 (en) * 2021-08-18 2023-06-06 Nxp B.V. Temperature exposure detection based on memory cell retention error rate

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2006203225A (ja) * 2006-02-22 2006-08-03 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007059881A (ja) * 2005-07-26 2007-03-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2008283182A (ja) * 2007-05-10 2008-11-20 Samsung Electronics Co Ltd Ｐｍｏｓトランジスタ製造方法及びｃｍｏｓトランジスタ製造方法
JP2009200396A (ja) * 2008-02-25 2009-09-03 Nec Electronics Corp 半導体装置の製造方法
JP2009545879A (ja) * 2006-07-31 2009-12-24 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 応力注入マスクに基づく応力メモライゼーションにより歪みトランジスタを形成する方法
JP2010508672A (ja) * 2006-10-31 2010-03-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 応力印加チャネル領域を有する電界効果トランジスタを備えた半導体構造の形成方法
JP2010205951A (ja) * 2009-03-04 2010-09-16 Sony Corp 固体撮像装置およびその製造方法、および撮像装置
JP2011134987A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011253931A (ja) * 2010-06-02 2011-12-15 Panasonic Corp 半導体装置及びその製造方法
JP2012084882A (ja) * 2011-10-06 2012-04-26 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012114269A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US20120156839A1 (en) * 2010-12-16 2012-06-21 Globalfoundries Inc. Patterning of a Stressed Dielectric Material in a Contact Level Without Using an Underlying Etch Stop Layer

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4326606B2 (ja) * 1998-03-26 2009-09-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4212178B2 (ja) * 1999-03-12 2009-01-21 株式会社東芝 半導体集積回路の製造方法
JP4583878B2 (ja) * 2004-10-29 2010-11-17 富士通セミコンダクター株式会社 半導体装置の製造方法
US7388267B1 (en) * 2006-12-19 2008-06-17 International Business Machines Corporation Selective stress engineering for SRAM stability improvement
US7795644B2 (en) * 2007-01-04 2010-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with stress memory effect and fabrication methods thereof
DE102007015500B4 (de) * 2007-03-30 2009-09-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer Zugverspannung bei einem Halbleiterbauelement durch wiederholtes Anwenden von "Verspannungsgedächtnisverfahren" und Halbleiterbauelement
JP2009032962A (ja) 2007-07-27 2009-02-12 Panasonic Corp 半導体装置及びその製造方法
JP5412048B2 (ja) 2008-04-02 2014-02-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP5605182B2 (ja) * 2010-11-17 2014-10-15 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
TW201225163A (en) * 2010-12-07 2012-06-16 United Microelectronics Corp Method of fabricating a semiconductor structure
JP2012164869A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2007059881A (ja) * 2005-07-26 2007-03-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2006203225A (ja) * 2006-02-22 2006-08-03 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2009545879A (ja) * 2006-07-31 2009-12-24 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 応力注入マスクに基づく応力メモライゼーションにより歪みトランジスタを形成する方法
JP2010508672A (ja) * 2006-10-31 2010-03-18 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 応力印加チャネル領域を有する電界効果トランジスタを備えた半導体構造の形成方法
JP2008283182A (ja) * 2007-05-10 2008-11-20 Samsung Electronics Co Ltd Ｐｍｏｓトランジスタ製造方法及びｃｍｏｓトランジスタ製造方法
JP2009200396A (ja) * 2008-02-25 2009-09-03 Nec Electronics Corp 半導体装置の製造方法
JP2010205951A (ja) * 2009-03-04 2010-09-16 Sony Corp 固体撮像装置およびその製造方法、および撮像装置
JP2011134987A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011253931A (ja) * 2010-06-02 2011-12-15 Panasonic Corp 半導体装置及びその製造方法
JP2012114269A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US20120156839A1 (en) * 2010-12-16 2012-06-21 Globalfoundries Inc. Patterning of a Stressed Dielectric Material in a Contact Level Without Using an Underlying Etch Stop Layer
JP2012084882A (ja) * 2011-10-06 2012-04-26 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
TW201743433A (zh) 2017-12-16
JP6022377B2 (ja) 2016-11-09
TWI607549B (zh) 2017-12-01
US20160225902A1 (en) 2016-08-04
US20160118394A1 (en) 2016-04-28
CN104022083A (zh) 2014-09-03
US9263291B2 (en) 2016-02-16
CN104022083B (zh) 2018-12-14
US9570610B2 (en) 2017-02-14
TW201438195A (zh) 2014-10-01
TWI638446B (zh) 2018-10-11
US9373630B2 (en) 2016-06-21
US20140242796A1 (en) 2014-08-28

Similar Documents

Publication Publication Date Title
JP6022377B2 (ja) 半導体装置の製造方法
JP5326274B2 (ja) 半導体装置および半導体装置の製造方法
CN110349963B (zh) 嵌入的基于sonos的存储单元
JP6562518B2 (ja) ｈｉｇｈ−ｋ、金属ゲートＣＭＯＳプロセスフローへのメモリトランジスタの集積
JP5142494B2 (ja) 半導体装置の製造方法
US9460929B2 (en) Method of manufacturing semiconductor device
JP2015053474A (ja) 半導体装置およびその製造方法
JP6652445B2 (ja) 半導体装置の製造方法
TWI761505B (zh) 製造半導體裝置的方法
JP6334268B2 (ja) 半導体装置およびその製造方法
CN101540286A (zh) 半导体装置制造方法
US20160064226A1 (en) Method of manufacturing semiconductor device
JP2017224864A (ja) 半導体装置の製造方法
JP2017028307A (ja) 半導体装置の製造方法
CN106024852A (zh) 用于制造半导体器件的方法
JP2023044597A (ja) 半導体装置、及び半導体装置の製造方法
JP2007165361A (ja) 半導体集積回路装置およびその製造方法
JP2011210777A (ja) 半導体装置およびその製造方法
US20160247931A1 (en) Method of manufacturing semiconductor device
JP4799217B2 (ja) 半導体装置の製造方法
JP2014103345A (ja) 半導体装置および半導体装置の製造方法
JP2007073695A (ja) 半導体装置およびその製造方法
JP2009111145A (ja) 半導体装置の製造方法
JP2007165617A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150805

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160719

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161005

R150 Certificate of patent or registration of utility model

Ref document number: 6022377

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150