JP2014187111A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ｐ型不純物領域の低抵抗化を実現する半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ｐ型不純物とｎ型不純物を含有するｐ型ＳｉＣの不純物領域を備える。そして、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比が０．３３より大きく１．０より小さく、上記組み合わせを構成する元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
次世代のパワー半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、および熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
一方、ＳｉＣは、不純物の固溶限が低いことや、不純物の形成するバンドギャップ中の準位が深いことに起因して、ｐ型不純物領域またはｎ型不純物領域の抵抗を低くすることが困難である。
特開２０１２−３１０１４号公報 特開２００９−１６７０４７号公報 特開２０１１−２３３９１９号公報
本発明が解決しようとする課題は、ｐ型不純物領域の抵抗を低減した半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、ｐ型不純物とｎ型不純物を含有するｐ型ＳｉＣの不純物領域を備える。そして、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比が０．３３より大きく１．０より小さく、上記組み合わせを構成する元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
第１の実施形態の半導体装置を示す模式断面図である。 共ドープの作用を説明する図である。 共ドープの作用を説明する図である。 共ドープの作用を説明する図である。 共ドープの作用を説明する図である。 共ドープの作用を説明する図である。 ｎ型ＳｉＣの場合のＡｌとＮの濃度とシート抵抗の関係を示す図である。 ｐ型ＳｉＣの場合のＮとＡｌの濃度とシート抵抗の関係を示す図である。 第１の実施形態の半導体装置の製造方法を示す工程フロー図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す工程フロー図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第３の実施形態の半導体装置を示す模式断面図である。 第４の実施形態の半導体装置を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す工程フロー図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１と第２の面を有するｎ型のＳｉＣ基板と、ＳｉＣ基板の第１の面側に設けられたｎ型のＳｉＣ層と、ＳｉＣ層の表面に形成されたｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域の表面に形成されたｎ型の第２のＳｉＣ領域と、を備える。そして、第１のＳｉＣ領域の表面に形成され、ｐ型不純物とｎ型不純物を含有し、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比（濃度Ｄ／濃度Ａ）が０．３３より大きく１．０より小さく、上記組み合わせを構成する元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型の第３のＳｉＣ領域を備える。さらに、ＳｉＣ層、第１のＳｉＣ領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２のＳｉＣ領域および第３のＳｉＣ領域上に形成された第１の電極と、ＳｉＣ基板の第２の面側に形成された第２の電極と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
このＭＯＳＦＥＴ１００は、第１と第２の面を備えるＳｉＣ基板（炭化珪素基板）１２を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。このＳｉＣ基板１２は、例えば、不純物濃度１×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板（ｎ基板）である。
このＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型のＳｉＣ層（ｎ−ＳｉＣ層）１４が形成されている。ｎ−ＳｉＣ層１４の膜厚は、例えば５〜１０μｍ程度である。
ｎ−ＳｉＣ層１４の一部表面には、ｐ型不純物の不純物濃度５×１０１５〜１×１０１７ｃｍ−３程度のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第１のＳｉＣ領域（ｐウェル領域）１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８〜１×１０２２ｃｍ−３程度のｎ＋型の第２のＳｉＣ領域（ソース領域）１８が形成されている。ソース領域１８の深さは、第１のＳｉＣ領域（ｐウェル領域）１６の深さよりも浅く、例えば０．３μｍ程度である
また、第１のＳｉＣ領域（ｐウェル領域）１６の一部表面であって、ｎ＋型の第２のＳｉＣ領域（ソース領域）１８の側方に、例えばｐ型不純物の不純物濃度１×１０１８〜１×１０２２ｃｍ−３程度のｐ＋型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が形成されている。ｐウェルコンタクト領域２０の深さは、第１のＳｉＣ領域（ｐウェル領域）１６の深さよりも浅く、例えば０．３μｍ程度である。
ｐ＋型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０は、ｐ型不純物とｎ型不純物が共ドープされている。そして、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）との組み合わせ（第１の組み合わせ）、Ｂ（ボロン）とＰ（リン）との組み合わせ（第２の組み合わせ）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比が０．３３より大きく１．０より小さく、上記組み合わせを構成する元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
例えば、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）の第１の組み合わせの場合、元素Ａが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）から選ばれる１種の元素であってもかまわない。また、Ａｌ（元素Ａ１）とＧａ（元素Ａ２）等の２種の元素、あるいは、Ａｌ（元素Ａ１）、Ｇａ（元素Ａ２）、Ｉｎ（元素Ａ３）の３種の元素で構成されていてもかまわない。複数の元素の場合、２種または３種の元素をあわせて組み合わせを構成する元素Ａと考え、上記元素Ｄの濃度の元素Ａの濃度に対する比、元素Ａの濃度の条件が充足されれば良い。
また、第１の組み合わせと第２の組み合わせの両者が共存することも可能である。しかし、上記元素Ｄの濃度の元素Ａの濃度に対する比、元素Ａの濃度の条件は、すくなくとも、第１の組み合わせ、第２の組み合わせのいずれか一方を構成する元素で充足されなければならない。いいかえれば、第１の組み合わせと第２の組み合わせは、個別に元素比、元素濃度を満たさなければならない。これは、第１の組み合わせの不純物と第２の組み合わせの不純物の間では、後に詳述する３量体が形成されないためである。
例えば、Ａｌが１×１０１８ｃｍ−３、Ｇａが１×１０１８ｃｍ−３、Ｎが１×１０１８ｃｍ−３の場合、Ｎ／（Ａｌ＋Ｇａ）＝０．５で、Ａｌ＋Ｇａが２×１０１８ｃｍ−３であるので元素比、濃度ともに実施形態の範囲内である。
また、例えば、Ｂが４×１０１８ｃｍ−３、Ｐが１×１０１８ｃｍ−３、Ｎが１×１０１８ｃｍ−３の場合、第２の組み合わせであるＢとＰのみに着目する。すると、Ｐ／Ｂ＝０．２５となり元素比を充足せず、実施形態の範囲外である。
また、例えば、Ａｌが５×１０１７ｃｍ−３、Ｂが５×１０１７ｃｍ−３、Ｎが２．５×１０１７ｃｍ−３、Ｐが２．５×１０１７ｃｍ−３の場合、第１の組み合わせで見ると、Ｎ／Ａｌ＝０．５で比の条件は満たすが、Ａｌの濃度が１×１０１８ｃｍ−３未満である。第２の組み合わせで見ると、Ｐ／Ｂ＝０．５で比の条件は満たすが、Ｂの濃度が１×１０１８ｃｍ−３未満である。したがって、第１および第２の組み合わせがいずれも個別に元素比、元素濃度を充足しないので、実施形態の範囲外である。
なお、本実施形態は、ｐ型不純物やｎ型不純物として上記例示した以外の元素が含有されることを排除するものではない。以下、元素ＡがＡｌ（アルミニウム）、元素ＤがＮ（窒素）である場合を例に説明する。
ｎ−ＳｉＣ層１４および第１のＳｉＣ領域（ｐウェル領域）１６の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８には、例えばＳｉＯ２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極３０上には、例えば、ＳｉＯ２膜で形成される層間絶縁膜３２が形成されている。
ゲート電極下の第２のＳｉＣ領域（ソース領域）１８とｎ−ＳｉＣ層１４とに挟まれる第１のＳｉＣ領域１６がＭＯＳＦＥＴ１００のチャネル領域として機能する。
そして、第２のＳｉＣ領域（ソース領域）１８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０と電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）２４を備えている。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉ（ニッケル）のバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌのメタル層２４ｂとで構成される。Ｎｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。
また、ＳｉＣ基板１２の第２の面側には、導電性の第２の電極（ドレイン電極）３６が形成されている。第２の電極（ドレイン電極）３６は、例えば、Ｎｉである。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
以下、本実施形態の作用および効果について詳述する。
発明者らによる検討の結果、ＳｉＣに対し、ｐ型不純物（ｐ型ドーパント）のＡｌと、ｎ型不純物（ｎ型ドーパント）のＮとを共ドープすることにより、ＡｌとＮのペアリングをおこさせることができることがわかった。このペアリング状態では、キャリアが補償され、キャリアがゼロの状態になる。
図２および図３は、共ドープの作用を説明する図である。図２がｎ型ＳｉＣの場合、図３がｐ型ＳｉＣの場合である。発明者らが行なった第一原理計算によれば、ＳｉＣ中で、ＡｌはＳｉ（シリコン）サイトに、ＮはＣ（炭素）サイトに、ＡｌとＮが隣接するように入ることで、系として安定化することが明らかになった。
すなわち、図２および図３に示すように、ＡｌとＮとが未結合でばらばらになっている状態に比べ、ＡｌとＮが結合し、Ａｌ−Ｎペア構造を形成することで、エネルギー的に２．９ｅＶ安定になる。Ａｌ量とＮ量とが一致した場合には、両者の全てがペア構造になった状態が最も安定である。
ここで、第一原理計算は、超ソフト擬ポテンシャルを用いた計算である。超ソフト擬ポテンシャルは、バンダービルトらによって開発された、擬ポテンシャルの一種である。例えば、格子定数は、１％以下の誤差で実験値を実現できる高い精度を備える。不純物（ドーパント）を導入して、構造緩和を行い、安定状態の全エネルギーを計算する。系の全エネルギーを、変化の前後で比較することで、いずれの構造が安定状態か、否かを判定する。安定状態では、バンドギャップ中で不純物の準位が、どのエネルギー位置にあるかを示すことが出来る。
図２に示すように、ＮがＡｌよりも多く存在する場合、すなわち、ｎ型ＳｉＣの場合、余分にあるＮが、Ａｌ−Ｎペア構造の近傍のＣサイトに入り、Ｎ−Ａｌ−Ｎの３量体となることで更に系が安定化することが明らかになった。第一原理計算からは、３量体となることで、ペア構造とＮとが別々に存在する場合に比べ、系が０．３ｅＶ安定になる。
同様に、図３に示すように、ＡｌがＮよりも多く存在する場合、すなわちｐ型ＳｉＣの場合、余分にあるＡｌが、Ａｌ−Ｎペア構造の近傍のＳｉサイトに入り、Ａｌ−Ｎ−Ａｌの３量体となることで更に安定化することが明らかになった。第一原理計算からは、３量体となることで、Ａｌ−Ｎペア構造とＡｌとが別々に存在する場合に比べ、系が０．４ｅＶ安定になる。
次に、ＡｌとＮ以外のドーパントの組み合せについて、考察する。Ｂ（ボロン）とＮ（窒素）の場合について計算を行った場合を例に、計算結果を説明する。
ＢはＳｉサイトに、ＮはＣサイトに入る。第一原理計算によると、Ｂ−Ｎ−Ｂ、あるいは、Ｎ−Ｂ−Ｎという３量体構造は形成できないことがわかった。つまり、Ｂ−Ｎのペア構造は形成されるが、近傍にＢやＮが来ると系のエネルギーが高くなる。したがって、余分なＢやＮは、ペア構造から離れた位置に独立に存在する方が、系がエネルギー的に安定であった。
第一原理計算によると、余分なＢが３量体を形成すると、Ｂ−ＮペアとＢが独立に存在する場合に比べて、系のエネルギーが０．５ｅＶ高かった。また、余分なＮが３量体を形成すると、Ｂ−ＮペアとＮが独立に存在する場合に比べて、系のエネルギーが０．３ｅＶ高かった。このため、いずれの場合も、３量体が出来ると系がエネルギー的に不安定になる。
図４は、共ドープの作用を説明する図である。図４では、各元素の共有結合半径を示す。図の右手上方に向かうほど共有結合半径が小さくなり、左手下方に向かうほど共有結合半径が大きくなる。
ＢとＮの場合に、３量体が出来ると不安定になることは、共有結合半径の大きさにより理解できる。Ｂの共有結合半径はＳｉの共有結合半径より小さく、かつ、Ｎの共有結合半径はＣの共有結合半径より小さい。このため、ＢがＳｉサイトに、ＮがＣサイトに入ると、歪が溜まり３量体が形成できない。
ドーパントとなるｐ型不純物とｎ型不純物の組み合わせとして、「共有結合半径がＳｉより大きな元素（Ａｌ、Ｇａ、Ｉｎ）」と「共有結合半径がＣより小さい元素（Ｎ）」の組み合わせ、あるいは、その逆の、「共有結合半径がＣより大きな元素（Ｂ）」と「共有結合半径がＳｉより小さい元素（Ｐ）」の組み合わせの場合以外は、３量体が形成出来ないことが判明した。
Ｂ、Ｐの共有結合半径はＳｉの共有結合半径とＣの共有結合半径の中間にあることから、Ｂ、およびＰは、Ｓｉサイト、Ｃサイトのどちらにも入りえる。しかし、他の不純物（Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ａｓ）は、基本的に片方のサイトに偏る。Ａｌ、Ｇａ、Ｉｎ、ＡｓはＳｉサイトに入り、ＮはＣサイトに入ると考えて良い。
さらに、両不純物が共にＳｉサイト、あるいは共にＣサイトに入る場合は、考える必要がない。それは、ｐ型不純物とｎ型不純物が最近接に来ないと歪が緩和し難いためである。よって、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせ（元素Ａと元素Ｄ）が、（ＡｌとＮ）、（ＧａとＮ）、（ＩｎとＮ）、（ＢとＰ）という４つの組み合わせ以外では、３量体を形成することは困難である。
このペア構造、あるいは３量体構造は、原子間に相互作用が無ければ形成できない。第一原理計算による４Ｈ−ＳｉＣ構造中の不純物準位（ドーパント準位）は、ｃ軸方向にユニットセルが１０個程度あると、相互作用が見えなくなり、不純物準位が平らな状態となる。すなわち、分散が十分に抑制され、１０ｍｅＶオーダー程度になる。
つまり、不純物間の距離が１０ｎｍ以上では相互作用が殆どないと考えられる。よって、不純物同士の相互作用があるためには、不純物濃度が１×１０１８ｃｍ−３以上であることが望ましい。
この値は、ＳｉＣ材料が既に形成されている場合に、イオン注入などによって局所的な不純物の分布を形成する場合に望まれる不純物濃度の下限となる。
なお、半導体ＳｉＣに、共ドープによる効果が発現されるためには、ｎ型不純物濃度とｐ型不純物濃度の比率を特定の範囲の比率にする必要がある。後に記述する製造方法において、イオン打ち込みによって導入するｎ型、ｐ型のそれぞれの不純物の比率を上記特定の範囲の比率になるように、初めから導入することが重要である。相互作用が届く範囲が１０ｎｍ未満と小さいが、その範囲にあれば、互いの引力により３量体が形成可能となる。しかも、引力が働くので、不純物の活性化アニールの温度が、共ドープしない場合の１７００℃―１９００℃から、１５００℃−１８００℃に低温化できると考えられる。
ただし、この３量体形成に望ましい不純物濃度は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによる気相からの結晶成長などでは、低減させることが可能である。これは、原料を表面にてフローさせることが出来るため、不純物同士の相互作用が低濃度でも生じやすくなるためである。
気相成長では、三量体を形成可能な不純物濃度の領域が、１×１０１５ｃｍ−３以上１×１０２２ｃｍ−３以下と、イオン注入に比較して拡大する。気相成長ではＳｉＣの不純物濃度を、例えば、１×１０１６ｃｍ−３程度と薄くすることも、例えば、１×１０２１ｃｍ−３程度と濃くすることも可能である。特に、濃度の薄い領域は、イオン注入による形成が困難である。したがって、特に濃度の薄い領域では、気相成長による不純物領域の形成が有効である。さらに、気相成長では、共ドープされた、例えば、５ｎｍ程度の極薄膜を形成することも可能である。
また、気相成長では不純物の濃度の濃い領域で、結晶中の欠陥が生じにくいという利点もある。すなわち、イオン注入では、導入する不純物量が大きくなるにつれ結晶中の欠陥量が増大し、熱処理等による回復も困難となる。気相成長では成長中に３量体が形成され、不純物導入による欠陥も生じにくい。この観点から、例えば、不純物濃度が１×１０１９ｃｍ−３以上、さらには１×１０２０ｃｍ−３以上の領域で、気相成長による不純物領域の形成が有効である。
このように、気相成長では、イオン注入では得られない効果がある。もっとも、イオン注入では、局所的に共ドープされた不純物領域を形成することが可能である。また、低コストで共ドープされた不純物領域を形成することが可能である。よって、必要性に応じて、気相成長とイオン注入とを使い分ければ良い。
気相からの結晶成長時において、３量体形成を形成する場合、ｐ型およびｎ型の不純物濃度は１×１０１５ｃｍ−３以上であることが望ましい。さらに、３量体形成を容易にする観点からは、不純物濃度は１×１０１６ｃｍ−３以上あることがより望ましい。
次に不純物濃度の上限であるが、３量体を形成した場合には、３量体を形成しない場合の固溶限を超えることも可能である。３量体を作ると、結晶中の歪が緩和され不純物が固溶されやすくなるためである。
３量体を形成しない場合の不純物の固溶限は、Ｎの場合は１０１９ｃｍ−３オーダー、Ａｌの場合でも１０２１ｃｍ−３オーダーである。他の不純物は、およそ１０２１ｃｍ−３オーダー程度である。
不純物が一種類の場合、不純物の大きさが小さい側、あるいは大きい側に偏る。このため、歪が蓄積されて、不純物が格子点に入り難くなり、活性化できないためである。特にイオン注入では欠陥を多く形成するので、余計に固溶限が低くなる。
しかし、３量体を形成すれば、Ａｌ、Ｎのどちらも１０２２ｃｍ−３オーダー程度まで、導入が可能となる。（ＡｌとＮ）、（ＧａとＮ）、（ＩｎとＮ）、（ＢとＰ）という４つの組み合わせにおいて、３量体を形成することで、歪を緩和することが出来るため、固溶限の拡大が可能となる。その結果、１０２２ｃｍ−３オーダーまで不純物の固溶限の拡張が可能である。
不純物がＢ、Ａｌ、Ｇａ、Ｉｎ、Ｐである場合は、１×１０２０ｃｍ−３以上、特に、６×１０２０ｃｍ−３以上では、歪が多く、欠陥が多量に入っている状態となる。その結果、シート抵抗または比抵抗は非常に大きな値となる。
しかし、ｐ型不純物とｎ型不純物との共ドープによれば、このような不純物濃度の高い領域でも、欠陥が抑制できる。
不純物がＮである場合は、さらに固溶限が一桁小さく２×１０１９ｃｍ−３程度である。第一原理計算によれば、不活性な格子間Ｎの欠陥が発生するためと考えられる。
Ｎ濃度の上限が、１０１９ｃｍ−３オーダーだったものが、３量体を形成することにより、１０２２ｃｍ−３オーダーに大幅に拡大する。従来、高濃度にドープされたｎ型領域を形成する場合、窒素を使うことが出来ず、例えばＰを１０２０ｃｍ−３程度、イオン注入することにより形成している。しかし、本実施形態を用いれば、例えば、Ｎを２×１０２０ｃｍ−３、Ａｌを１×１０２０ｃｍ−３導入するというように、窒素を用いて高濃度にドープされたｎ型領域を形成できる。つまり、従来は窒素を使うこと自体が困難だったが、それが可能になる。
以上、ｐ型不純物とｎ型不純物を両方とも導入し、かつ、共有結合半径の組み合わせを適切に選ぶことにより、上記の３量体を形成することが可能となる。そして、構造が安定化して、歪を低減することが出来る。
その結果、（１）各不純物が格子点に入りやすくなる。（２）プロセスの低温化が可能となる。少なくとも１００℃程度の低温化は期待できる。（３）活性化可能な不純物量（上限の拡大）が増加する。（４）３量体、あるいはペア構造のような安定構造が出来る。この構造でエントロピーを稼ぎ、結晶欠陥量が低減する。（５）３量体が安定なので、ｐ型不純物とｎ型不純物を結ぶボンドの周りに回転することが難しくなり、構造が固定化する。したがって、通電破壊耐性が大幅にアップする。例えば、ｐｎジャンクションのｐ型不純物領域、ｎ型不純物領域の少なくとも一部に３量体構造を導入すれば、通電破壊が抑制され、高抵抗化が避けられる。その結果、電流を一定量だけ流すときに必要な印加電圧（Ｖｆ）が増加してしまう劣化現象（Ｖｆ劣化）を抑制可能となる。
以上、ｐ型不純物のＡｌとｎ型不純物のＮを共ドープすることにより、ＡｌとＮのペアリングをおこさせることが出来ることを示した。さらに、この際、アクセプタ準位およびドナー準位を、ともに浅く出来ることが、第一原理計算により明らかになっている。
図５、図６は、共ドープの作用の説明図である。図５はｎ型ＳｉＣの場合、図６はｐ型ＳｉＣの場合である。白丸は準位が電子で埋まっていない空の準位、黒丸は準位が電子で埋まっている状態を示す。
ドナー準位が浅くなる理由は、図５に示すように、アクセプタであるＡｌの伝導帯の内側にある空の準位と、Ｎのドナー準位とが相互作用したことにより、ドナー準位が引き上げられたためである。同様に、アクセプタ準位が浅くなる理由は、図６に示すように、ドナーであるＮの価電子帯の内側にある電子が埋った準位と、Ａｌのアクセプタ準位とが相互作用したことにより、アクセプタ準位が引き下げられたためである。
一般に、ｎ型不純物のＮやＰ（リン）は４２ｍｅＶ〜９５ｍｅＶの深いドナー準位を形成する。ｐ型不純物のＢ、Ａｌ、Ｇａ、Ｉｎは１６０ｍｅＶ〜３００ｍｅＶの非常に深いアクセプタ準位を形成する。それに対し、３量体を形成すると、ｎ型不純物では３５ｍｅＶ以下のドナー準位を形成し、ｐ型不純物では、１００ｍｅＶ以下のアクセプタ準位を形成することが可能となる。
３量体が完全に形成された最良の状態では、ｎ型のＮやＰでは、およそ２０ｍｅＶ程度となり、ｐ型のＢ、Ａｌ、Ｇａ、Ｉｎでは４０ｍｅＶ程度となる。このように浅い準位を形成するので、活性化した不純物の多くがキャリア（自由電子、自由正孔）となる。したがって、バルク抵抗が共ドープを行わない場合に比べ、桁違いに低抵抗化する。
ｎ型ＳｉＣの場合、キャリア発生に寄与するドナー準位が４０ｍｅＶ以下となることで、共ドープしない場合と比較して、抵抗が低減する。また、３５ｍｅＶ以下となることで抵抗が約一桁、２０ｍｅＶ以下とすることにより抵抗が約二桁低減する。但し、歪緩和効果、ドープ上限拡大効果なども含む。
ｐ型ＳｉＣの場合、キャリア発生に寄与するアクセプタ準位が１５０ｍｅＶ以下となることで、共ドープしない場合と比較して、抵抗が低減する。また、１００ｍｅＶ以下となることで抵抗が約一桁、４０ｍｅＶ以下とすることにより抵抗が約二桁低減する。但し、歪緩和効果、ドープ上限拡大効果なども含む。
Ａｌ濃度とＮ濃度とが一致した場合（Ｎ：Ａｌ＝１：１）には、浅い準位はあっても、キャリアが無いため、絶縁体になってしまう。Ａｌ濃度とＮ濃度の差分だけキャリアが存在することになる。低抵抗の半導体になるには、濃度差が必要となる。
Ｎ濃度がＡｌ濃度よりも多い場合（Ｎ濃度＞Ａｌ濃度）、相互作用によりＡｌ−Ｎペアが出来た余りのＮもまた、Ａｌ−Ｎペアの近傍のＣを置換することで安定化する。このため、浅いドナー準位が形成される。また、歪も緩和するので、３量体を形成しない場合よりもＮの濃度を増やすことが出来る。
図７は、ｎ型ＳｉＣの場合のＡｌとＮの濃度とシート抵抗の関係を示す図である。Ｎ濃度は、２×１０２０ｃｍ−３としている。単体でＮを導入した場合は、１×１０１９ｃｍ−３以上いれても、シート抵抗は低減できない。その値がおよそ３００Ω／□である。
Ｎ濃度：Ａｌ濃度が１：１から２：１になるまでは、歪が入らずに３量体ができ、浅いドナー準位に入っているキャリア電子数が増加する。したがって、シート抵抗が急激に低下する。
そして、２：１に達したとき、最大量のキャリアが使えるので、最もシート抵抗が低い状態となる。シート抵抗は、図７に示すように、１．５Ω／□程度まで低減できる。ｎ型ＳｉＣへのコンタクト抵抗も、Ｎ濃度：Ａｌ濃度＝２：１になるようにし、Ｎ濃度とＡｌ濃度の差分を１０２０ｃｍ−３から１０２２ｃｍ−３と増やすことで、１０−５Ωｃｍ３程度から、１０−７Ωｃｍ３程度まで低減可能である。
さらに、２：１よりＮ濃度の割合が上がると、Ｎ濃度：Ａｌ濃度＝２：１より過剰なＮにより、元の深いドナー準位が形成されることになる。そして、このドナー準位がキャリア電子を受け取ることになり、３量体によって形成された浅いドナー準位が空となってしまう。Ｎ濃度：Ａｌ濃度＝２：１よりずれた分のＮは、単体で導入された場合に近いので、歪の緩和が困難である。したがって、図７に示すように、シート抵抗が急激に増加していくことになる。
図７では、ｎ型不純物のＮ（窒素）を、Ａｌを共ドープしない場合に固溶限近傍まで入れた場合のシート抵抗（この場合は約３００Ω／□）を比較対象とし、Ｎ濃度：Ａｌ濃度＝２：１からずらした場合にどのようにシート抵抗の値が変化するかを示している。
３量体構造が出来たＡｌ濃度／Ｎ濃度＝０．５を中心に考えることにする。Ａｌ濃度／Ｎ濃度を０．４７以上、０．６０（８×１０１９ｃｍ−３以上のキャリアが１００％自由キャリアとなる）以下とした場合、つまり、ｎ型不純物に対し、ｐ型不純物を４７％〜６０％入れた場合、Ａｌを共ドープしない場合のシート抵抗に比較して２桁落ちのシート抵抗となり、非常に有効である。０．５未満では、浅い準位が減少し、かつ、歪が入るので、自由キャリア数が減り、０．４７程度で、８×１０１９ｃｍ−３相当のキャリアとなる。
そこから幅を両側に広げて、Ａｌ濃度／Ｎ濃度を０．４５以上、０．７５（５×１０１９ｃｍ−３以上のキャリアが１００％自由キャリアとなる）以下とした場合、すなわち、ＡｌをＮに対し４５％〜７５％入れた場合、２桁落ちからその３倍程度の大きさとなる。０．５未満では、浅い準位が減少し、かつ、歪が入るので、自由キャリア数が減り、０．４５程度で、５×１０１９ｃｍ−３相当のキャリアとなる。さらに幅を両側に広げて、Ａｌ濃度／Ｎ濃度を０．４０より大きく０．９５（１×１０１９ｃｍ−３以上のキャリアが１００％自由キャリアとなる）より小さくした場合、すなわち、ＡｌをＮに対し４０％〜９５％入れた場合、１桁落ちのシート抵抗となる。０．５未満では、浅い準位が減少し、かつ、歪が入るので、自由キャリア数が減り、０．４０程度で、１×１０１９ｃｍ−３相当のキャリアとなる。
ＡｌをＮに対し５０％以上入れた側の方が特性がよいのは、歪が十分に緩和するためである。１つのＡｌに対し２つのＮがクラスター化して３量体が形成された状態が５０％の状態である。５０％未満の場合、３量体が出来た状態に加え、更に余分なＮが存在することになる。つまり、３量体になれないＮがあるので、その分だけ歪が溜まることになる。３量体になれないＮは、単体で入ったのも同然であり、直ぐに歪の限界に達してしまう。こうして、Ａｌの量が５０％を割った場合は、歪が急激に発生して、格子欠陥が増加することになる。このため、歪が緩和できる５０％以上の場合に比較して、５０％未満の方が、シート抵抗が急激に悪化する。
なお、Ａｌ濃度／Ｎ濃度＝０．９９５で、キャリア数が共ドープしない場合とほぼ同等になる。２×１０２０ｃｍ−３の０．５％分の１×１０１８ｃｍ−３以上のキャリアが１００％自由キャリアとなるので、従来の窒素ドープのシート抵抗が実現可能となる。このため、シート抵抗が共ドープしない場合と、およそ一致することになる。また、Ａｌ濃度／Ｎ濃度＝０．３３、すなわち、Ｎ濃度：Ａｌ濃度＝３：１の場合、キャリア電子がすべて、３量体によって形成される浅いドナー準位ではなく、余剰のＮで形成される深いドナー準位に受け取られことになる。このため、シート抵抗が共ドープしない場合と、およそ一致することになる。したがって、共ドープにより抵抗が低減するのは、Ａｌ濃度／Ｎ濃度を０．３３より大きく０．９９５より小さくした場合、すなわち、ＡｌをＮに対し３３％〜９９．５％入れた場合となる。誤差も考えると、３３％より大きく、１００％未満と考えればよい。
Ａｌ濃度がＮ濃度よりも多い場合（Ａｌ濃度＞Ｎ濃度）、相互作用によりＡｌ−Ｎペアが出来た余りのＡｌもまた、Ａｌ−Ｎペアの近傍のＳｉを置換することで安定化する。このため、浅いアクセプタ準位が形成される。また、歪も緩和するので、３量体を形成しない場合よりもＡｌの濃度を増やすことが出来る。この場合も、Ｎ濃度＞Ａｌ濃度の場合と同様に考えればよい。
図８は、ｐ型ＳｉＣの場合のＮとＡｌの濃度とシート抵抗の関係を示す図である。Ａｌ濃度は、２×１０２０ｃｍ−３としている。
Ａｌ濃度：Ｎ濃度が１：１から２：１になるまでは、歪が入らずに３量体ができ、浅いアクセプタ準位に入っているキャリア正孔数が増加する。したがって、シート抵抗が低下する。
そして、２：１に達したとき、最大量のキャリアが使えるので、最もシート抵抗が低い状態となる。シート抵抗としては、図８に示すように、４０Ω／□程度まで低減できる。ｐ型ＳｉＣへのコンタクト抵抗も、Ａｌ濃度：Ｎ濃度＝２：１になるようにし、Ａｌ濃度とＮ濃度の差分を１０２０ｃｍ−３から１０２２ｃｍ−３と増やすことで１０−５Ωｃｍ３程度から、１０−７Ωｃｍ３程度まで低減可能である。
さらに、２：１よりＡｌ濃度の割合が上がると、Ａｌ濃度：Ｎ濃度＝２：１より過剰なＡｌにより、元の深いアクセプタ準位が形成されることになる。そして、このアクセプタ準位がキャリア正孔を受け取ることになり、３量体によって形成された浅いアクセプタ準位が電子で埋まってしまう。Ａｌ濃度：Ｎ濃度＝２：１よりずれた分のＡｌは、単体で導入された場合に近いので、歪の緩和が困難である。したがって、図８に示すように、シート抵抗が急激に増加していくことになる。
図８では、ｐ型不純物のＡｌ（アルミニウム）を、Ｎを共ドープしない場合に固溶限近傍まで入れた場合のシート抵抗（この場合は約１０ＫΩ／□）を比較対象とし、Ａｌ濃度：Ｎ濃度＝２：１からずらした場合にどのようにシート抵抗の値が変化するかを示している。
３量体構造が出来たＮ濃度／Ａｌ濃度＝０．５を中心に考えることにする。Ｎ濃度／Ａｌ濃度を０．４７以上、０．６０（８×１０１９ｃｍ−３以上のキャリアが１００％自由キャリアとなる）以下とした場合、つまり、ｐ型不純物に対し、ｎ型不純物を４７％〜６０％入れた場合、Ｎを共ドープしない場合のシート抵抗に比較して２桁落ちのシート抵抗となり、非常に有効である。０．５未満では、浅い準位が減少し、かつ、歪が入るので、自由キャリア数が減り、０．４７程度で、８×１０１９ｃｍ−３相当のキャリアとなる。
そこから幅を両側に広げて、Ｎ濃度／Ａｌ濃度を０．４５以上、０．７５（５×１０１９ｃｍ−３以上のキャリアが１００％自由キャリアとなる）以下とした場合、すなわち、ＮをＡｌに対し４５％〜７５％入れた場合、２桁落ちからその３倍程度の大きさとなる。０．５未満では、浅い準位が減少し、かつ、歪が入るので、自由キャリア数が減り、０．４５程度で、５×１０１９ｃｍ−３相当のキャリアとなる。さらに幅を広げて、Ｎ濃度／Ａｌ濃度を０．４０より大きく０．９５（１×１０１９ｃｍ−３以上のキャリアが１００％自由キャリアとなる）より小さくした場合、すなわち、ＮをＡｌに対し４０％〜９５％入れた場合、１桁落ちのシート抵抗となる。０．５未満では、浅い準位が減少し、かつ、歪が入るので、自由キャリア数が減り、０．４０程度で、１×１０１９ｃｍ−３相当のキャリアとなる。
ＮをＡｌに対して５０％以上入れた側の方が特性がよいのは、歪が緩和するためである。それに対し、Ｎが５０％未満の場合、１つのＮに対し２つのＡｌがクラスター化して３量体が形成された状態が５０％の状態であり、そこに更にＡｌが存在することになる。つまり、３量体になれないＡｌがあるので、その分だけ歪が溜まることになる。こうして、５０％を割った場合は、歪が急激に発生して、格子欠陥が増加することになる。このため、歪が緩和できる５０％以上の場合に比較して、５０％未満の場合の方が、シート抵抗が急激に悪化する。
なお、Ｎ濃度／Ａｌ濃度＝０．９９５で、キャリア数が共ドープしない場合とほぼ同等になる。２×１０２０ｃｍ−３の０．５％分の１×１０１８ｃｍ−３以上のキャリアが１００％自由キャリアとなるので、従来のＡｌドープのシート抵抗が実現可能となる。このため、シート抵抗が共ドープしない場合と、およそ一致することになる。また、Ｎ濃度／Ａｌ濃度＝０．３３、すなわちＡｌ濃度：Ｎ濃度＝３：１の場合、キャリア正孔がすべて、３量体によって形成される浅いアクセプタ準位ではなく、余剰のＡｌで形成される深いアクセプタ準位に受け取られことになる。このため、シート抵抗が共ドープしない場合と、およそ一致することになる。したがって、共ドープの抵抗低減効果が得られるのは、Ｎ濃度／Ａｌ濃度を０．３３より大きく０．９９５より小さくした場合、すなわち、ＮをＡｌに対し３３％〜９９．５％入れた場合となる。誤差も考えると、３３％より大きく、１００％未満と考えればよい。
共ドープしない場合には、１×１０１８ｃｍ−３以下の低濃度の不純物を使った低抵抗ＳｉＣ半導体材料は存在し難い。しかし、共ドープによれば、３量体を形成することで、浅い準位が形成され、キャリア数が増加する。したがって、少量の不純物でも低抵抗化が可能である。
以上のように、ｐ型不純物とｎ型不純物を適切な割合で共ドープすることにより、少なくとも２つの顕著な効果が得られることになる。
第一に、歪が緩和して、歪の少ないＳｉＣを形成可能である。共ドープしない場合に比べて、歪が少なくなり、欠陥が少なく、多くの不純物を導入することが可能になる。すなわち、不純物の固溶限を高くすることができる。したがって、シート抵抗が低減し、比抵抗が低減し、コンタクト抵抗が低減する。イオン注入法であれ、エピタキシャル成長法であれ、欠陥が少なくなるので、不純物の高ドーズ化が可能となる。
第二に、浅い準位を形成することが可能となる。共ドープしない場合と比較して、少ない不純物を用いるだけで、低抵抗な材料を作成することが可能になる。あるいは、同じ不純物量の場合に、桁違いに小さいシート抵抗が得られることになる。エピタキシャル成長にて形成可能な低ドーズの領域を考えた時、共ドープを用いない場合、高抵抗になってしまう。しかし、共ドープを使えば、低抵抗なＳｉＣを形成することが可能となる。これにより、より低オン抵抗のＳｉＣ半導体装置を製造することも可能となる。
本実施形態のＭＯＳＦＥＴ１００ではｐ＋型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０に、ｐ型不純物、例えばＡｌと、ｎ型不純物、例えばＮが共ドープされている。これにより、ｐ＋型の第３のＳｉＣ領域２０のシート抵抗および比抵抗が低減される。また、第３のＳｉＣ領域２０と、第１の電極２４との間のコンタクト抵抗が低減される。したがって、ｐウェル電位（チャネル電位）が安定し、高性能なＭＯＳＦＥＴ１００が実現される。
また、３量体が形成されていることにより、結晶構造が安定して結晶欠陥が低減し、リーク電流が低減されたＭＯＳＦＥＴ１００が実現される。さらに、結晶構造が安定して通電破壊耐性に優れたＭＯＳＦＥＴ１００が実現される。特に、ＭＯＳＦＥＴ１００に組み込まれたボディダイオードは、通連劣化に対して高信頼なものとなる。
通電劣化として、３Ｃ構造の結晶欠陥が発生し高抵抗化するモードがある。本実施形態の共ドープ構造があれば、結晶が安定であるため、このモードが発現しない。したがって、高抵抗化モードの発現しない高信頼なボディダイオードが形成できる。
第３のＳｉＣ領域２０に含有されるｐ型不純物の濃度は、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。この範囲を下回ると、特にイオン注入で共ドーピングを行う場合に、ｐ型不純物とｎ型不純物との相互作用が生じにくく、３量体が形成されないおそれがあるからである。また、この範囲を超えてｐ型不純物を固溶させることは困難だからである。
第３のＳｉＣ領域２０のシート抵抗または比抵抗と、第３のＳｉＣ領域２０と第１の電極２４との間のコンタクト抵抗とを十分低減し、ｐウェル電位の十分な安定を実現させる観点から、第３のＳｉＣ領域２０に含有されるｐ型不純物の濃度は、１×１０２０ｃｍ−３以上であることがより望ましい。
第３のＳｉＣ領域２０のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、第３のＳｉＣ領域２０のシート抵抗または比抵抗と、第３のＳｉＣ領域２０と第１の電極２４との間のコンタクト抵抗とを十分低減し、ｐウェル電位の十分な安定を実現させる観点から、元素Ｄの濃度の元素Ａの濃度に対する比は、０．３３より大きく１．０より小さい。また、元素Ｄの濃度の元素Ａの濃度に対する比が、０．４０より大きく０．９５より小さいことが望ましい。また、０．４５以上０．７５以下であることがより望ましい。さらに、０．４７以上０．６０以下であることが一層望ましい。
元素Ｄの濃度の元素Ａの濃度に対する比は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍｉｃｒｏｐｒｏｂｅ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により、元素Ａ、元素Ｄそれぞれの濃度を求めることで算出可能である。
第３のＳｉＣ領域２０のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、シート抵抗または比抵抗を低減する観点から、元素Ａのキャリア発生に寄与するアクセプタ準位が１５０ｍｅＶ以下であることが望ましい。また、１００ｍｅＶ以下であることがより望ましく、４０ｍｅＶ以下であることが一層望ましい。
元素Ａのアクセプタ準位は、例えば、第３のＳｉＣ領域２０のシート抵抗または比抵抗、あるいは第３のＳｉＣ領域２０と第１の電極２４との間のコンタクト抵抗の活性化エネルギーを測定することで求めることが可能である。
第３のＳｉＣ領域２０のシート抵抗または比抵抗と、第３のＳｉＣ領域２０と第１の電極２４との間のコンタクト抵抗とを十分低減しｐウェル電位の十分な安定を実現させる観点から、ｐ型不純物とｎ型不純物の大部分が３量体を形成することが望ましい。したがって、元素Ｄの９０％以上が元素Ａの最近接の格子位置にあることが望ましい。元素Ｄの９０％以上が元素Ａの最近接の格子位置にあれば、ｐ型不純物とｎ型不純物の大部分（３量体を形成し得るうちの９０％以上）が３量体を形成しているとみなすことができる。
元素Ｄのうち、元素Ａの最近接の格子位置にある元素の割合は、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で、元素Ａと元素Ｄとの結合状態を分析することにより求めることが可能である。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、ＳｉＣ中にｐ型不純物とｎ型不純物とをイオン注入してｐ型ＳｉＣ領域を形成する。そして、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせである。そして、上記組み合わせを構成する元素Ｄのドーズ量の元素Ａのドーズ量に対する比が、０．３３より大きく１．０より小さい。また、ｎ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）が、ｐ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）に対し９０％以上１１０％以下の範囲にある。さらに、ｐ型ＳｉＣ領域の上記組み合わせを構成する元素Ａの濃度を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下とする。
図９は、本実施形態の半導体装置の製造方法を例示する工程フロー図である。図１０〜図１４は、本実施形態の半導体装置の製造方法を示す模式断面図である。
図９に示すように、半導体装置の製造方法は、ｎ−ＳｉＣ層形成（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０２）、ｎ型不純物イオン注入（ステップＳ１０４）、ｐ型不純物イオン注入（ステップＳ１０６）、ｎ型不純物イオン注入（ステップＳ１０８）、アニール（ステップＳ１１０）、ゲート絶縁膜形成（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）およびアニール（ステップＳ１２２）を備える。
まず、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度５×１０１８ｃｍ−３程度含み、例えば、厚さ３００μｍであり、４Ｈ−ＳｉＣの低抵抗のｎ型のＳｉＣ基板１２を準備する。
ステップＳ１００では、ＳｉＣ基板１２の一方の面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のｎ−ＳｉＣ層１４をエピタキシャル成長させる。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第１のマスク材４２を形成する。ステップＳ１０２では、この第１のマスク材４２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをｎ−ＳｉＣ層１４にイオン注入し、第１のＳｉＣ領域（ｐウェル領域）１６を形成する（図１０）。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第２のマスク材４４を形成する。ステップＳ１０４では、この第２のマスク材４４をイオン注入マスクとして用いて、ｎ型不純物であるＮをｎ−ＳｉＣ層１４にイオン注入し、第２のＳｉＣ領域（ソース領域）１８を形成する（図１１）。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第３のマスク材４６を形成する。ステップＳ１０６では、この第３のマスク材４６をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをｎ−ＳｉＣ層１４にイオン注入し、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０を形成する（図１２）。
さらに、ステップＳ１０８では、同じ第３のマスク材４６をイオン注入マスクとして用いて、ｐウェルコンタクト領域２０にｎ型不純物であるＮをイオン注入する（図１３）。
このように、ステップＳ１０６とステップＳ１０８で、ｐ型不純物とｎ型不純物とをイオン注入により共ドープしてｐウェルコンタクト領域２０を形成する。ここでは、ｐ型不純物としてＡｌ、ｎ型不純物としてＮを例示したが、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせである。
また、ｐウェルコンタクト領域２０のｐ型不純物とｎ型不純物とが相互作用して、３量体が形成されるためには、イオン注入後のｐ型不純物の分布とｎ型不純物の分布とが、膜厚方向の各位置に於いて、一定割合を掛けたものが略一致することが望ましい。つまり、各位置において、ｐ型不純物とｎ型不純物とが、一定の割合（例えばＡｌ量：Ｎ量＝２：１）になるように注入条件を見積もる。
このため、ｎ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）が、ｐ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）に対し、９０％以上１１０％以下の範囲にあるようにする。そして、９５％以上１０５％以下の範囲にあることがより望ましい。
ＳｉＣ中での不純物の拡散長はＳｉ中等と比較して小さい。したがって、ｐ型不純物とｎ型不純物の双方のプロジェクテッドレンジ（Ｒｐ）を変えて、複数のプロジェクテッドレンジ（Ｒｐ）で多段階に分割したイオン注入を行い、ｐウェルコンタクト領域２０を形成してもかまわない。これにより、深さ方向の不純物濃度分布がより均一なｐウェルコンタクト領域２０を形成することが可能となる。
また、ｐウェルコンタクト領域２０のシート抵抗または比抵抗を低減する観点から、ｎ型不純物であるＮのドーズ量の、ｐ型不純物であるＡｌのドーズ量に対する比は、０．３３より大きく１．０より小さい。
また、ｐ型不純物とｎ型不純物の相互作用により、ｐウェルコンタクト領域２０のシート抵抗または比抵抗を低減する観点から、ｐ型不純物であるＡｌの濃度が、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下となるようイオン注入時のドーズ量を制御する。
ステップＳ１１０では、ｐ型不純物とｎ型不純物とをイオン注入により共ドープしてｐウェルコンタクト領域２０を形成した後、活性化のためのアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件が用いられる。この時、ＳｉＣ内部に導入された不純物の活性化は実現できるが、拡散は僅かである。
ステップＳ１１２では、例えば、ＳｉＯ２膜のゲート絶縁膜２８がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により形成される。そして、ステップＳ１１４では、ゲート絶縁膜２８上に、例えば、ポリシリコンのゲート電極３０が形成される。そして、ステップＳ１１６では、ゲート電極３０上に、例えば、ＳｉＯ２膜の層間絶縁膜３２が形成される（図１４）。
その後、ステップＳ１１８で、第２のＳｉＣ領域（ソース領域）１８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０とに電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）２４が形成される。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉ（ニッケル）とＡｌのスパッタにより形成される。
ステップＳ１２０では、ｎ−ＳｉＣ基板１２の第２の面側に、導電性の第２の電極（ドレイン電極）３６が形成される。第２の電極（ドレイン電極）３６は、例えば、Ｎｉのスパッタにより形成される。
ステップＳ１２２では、第１の電極２４と第２の電極３６のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃で行われる。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
本実施形態の製造方法によれば、ｐ＋型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０に、ｐ型不純物、例えばＡｌと、ｎ型不純物、例えばＮが共ドープされる。したがって、ｐ＋型の第３のＳｉＣ領域２０のシート抵抗または比抵抗が低減される。また、第３のＳｉＣ領域２０と第１の電極２４との間のコンタクト抵抗が低減される。よって、ｐウェル電位（チャネル電位）が安定し、高性能なＭＯＳＦＥＴ１００を製造することが可能である。
また、ｐ型不純物とｎ型不純物との共ドープにより、各不純物が格子点に入りやすくなる。このため、ステップＳ１１０の活性化アニールの温度を、共ドープしない場合に比較して低温化することが可能となる。
また、３量体やペア構造の形成により結晶構造が安定化し、イオン注入時に形成された結晶欠陥がＳｉＣ中に伸びることに起因する特性劣化を抑制することも可能となる。
（第２の実施形態）
本実施形態の半導体装置は、ｎ＋型の第２のＳｉＣ領域にも、ｐ型不純物とｎ型不純物が共ドープされる点以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置は、図１のＭＯＳＦＥＴ１００において、ｎ＋型の第２のＳｉＣ領域（ソース領域）１８に、ｐ型不純物とｎ型不純物が共ドープされている。そして、第２のＳｉＣ領域（ソース領域）１８中のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせである。例えば、元素ＡがＡｌ、元素ＤがＮである。
本実施形態のＭＯＳＦＥＴではｎ＋型の第２のＳｉＣ領域（ソース領域）１８に、ｐ型不純物、例えばＡｌと、ｎ型不純物、例えばＮが共ドープされている。これにより、ｎ＋型の第２のＳｉＣ領域（ソース領域）１８のシート抵抗または比抵抗が低減される。また、第２のＳｉＣ領域（ソース領域）１８と第１の電極２４との間のコンタクト抵抗が低減される。したがって、第１の実施形態の効果に加え、オン抵抗が低減し、さらに、高性能なＭＯＳＦＥＴ１００が実現される。
第２のＳｉＣ領域（ソース領域）１８に含有されるｎ型不純物の濃度は、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。この範囲を下回ると、特にイオン注入で共ドーピングを行う場合に、ｐ型不純物とｎ型不純物との相互作用が生じず、３量体が形成されないおそれがあるからである。また、この範囲を超えてｎ型不純物を固溶させることは困難だからである。
第２のＳｉＣ領域（ソース領域）１８のシート抵抗または比抵抗と、第２のＳｉＣ領域（ソース領域）１８と第１の電極２４との間のコンタクト抵抗とを十分低減し、オン抵抗を低減させる観点から、第２のＳｉＣ領域（ソース領域）１８に含有されるｎ型不純物の濃度は、１×１０２０ｃｍ−３以上であることがより望ましい。
第２のＳｉＣ領域（ソース領域）１８のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、共ドープによる効果を得る観点から、元素Ａの濃度の元素Ｄの濃度に対する比が、０．３３より大きく１．０より小さい。また、第２のＳｉＣ領域（ソース領域）１８のシート抵抗または比抵抗と、第２のＳｉＣ領域（ソース領域）１８と、第１の電極２４との間のコンタクト抵抗とを十分低減し、オン抵抗を低減させる観点から、元素Ａの濃度の元素Ｄの濃度に対する比が、０．４０より大きく０．９５より小さいことが望ましい。また、０．４５以上０．７５以下であることがより望ましい。さらに、０．４７以上０．６０以下であることが一層望ましい。
第２のＳｉＣ領域（ソース領域）１８のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、シート抵抗または比抵抗を低減する観点から、元素Ｄのキャリア発生に寄与するドナー準位が４０ｍｅＶ以下であることが望ましい。また、３５ｍｅＶ以下であることがより望ましい。２０ｍｅＶ以下であることがさらに望ましい。
第２のＳｉＣ領域（ソース領域）１８のシート抵抗または比抵抗と、第２のＳｉＣ領域（ソース領域）１８と第１の電極２４との間のコンタクト抵抗とを十分低減し、オン抵抗を低減させる観点から、ｐ型不純物とｎ型不純物の大部分が３量体を形成することが望ましい。したがって、元素Ａの９０％以上が元素Ｄの最近接の格子位置にあることが望ましい。元素Ｄの９０％以上が元素Ａの最近接の格子位置にあれば、ｐ型不純物とｎ型不純物の大部分（３量体を形成し得るうちの９０％以上）が３量体を形成しているとみなすことができる。
次に、本実施形態の半導体装置の製造方法について説明する。
図１５は、本実施形態の半導体装置の製造方法を例示するフロー図である。図１６は、本実施形態の半導体装置の製造方法を示す模式断面図である。
図１５に示すように、半導体装置の製造方法は、第１の実施形態の方法に加えて、ｎ型不純物イオン注入（ステップＳ１０４）の後に、ｐ型不純物イオン注入（ステップＳ１０５）を備えている。
ステップＳ１０５では、ステップＳ１０４と同じ第２のマスク材４４をイオン注入マスクとして用いて、第２のＳｉＣ領域（ソース領域）１８にｐ型不純物であるＡｌをイオン注入する（図１６）。
また、第２のＳｉＣ領域（ソース領域）１８のシート抵抗または比抵抗と、第２のＳｉＣ領域（ソース領域）１８と第１の電極２４との間のコンタクト抵抗とを十分低減し、オン抵抗を低減させる観点から、ｐ型不純物であるＡｌのドーズ量のｎ型不純物であるＮのドーズ量に対する比が、０．３３より大きく１．０より小さい。同様の観点から、ｎ型不純物であるＮの濃度が、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下とするようドーズ量を制御する。
ステップＳ１０６以降のプロセスは、第１の実施形態と同様である。
本実施形態の製造方法によれば、第１の実施形態の効果に加え、オン抵抗が低減し、さらに、高性能なＭＯＳＦＥＴ１００を製造することが可能となる。
なお、第１および第２の実施形態では、ｎ−ＳｉＣ層１４の一部表面には、ｐ型不純物の不純物濃度５×１０１５〜１×１０１７ｃｍ−３程度のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成され、ＭＯＳＦＥＴのチャネル領域となっている。この領域に、１×１０１８ｃｍ−３以上のドーパントを導入して良い場合には、ｐウェルコンタクト領域と同様に共ドープを適用してもかまわない。
一般に、チャネル領域のｐ型ドーパントを高濃度化すると、電子の移動度劣化が起こる。しかし、共ドープによれば、歪が緩和されるので、移動度向上が見込まれる。また、一般に、ＳｉＣには炭素欠陥があり、そのエネルギー準位に電子トラップが起こり、移動度が劣化する問題がある。しかし、チャネル領域を共ドープにすると、炭素欠陥がｎ型ドーパント（正確にはＣ位置に入る側のドーパント）により埋められているので、電子トラップが発生しない。その分の移動度向上も見込まれる。
もっとも、１×１０１８ｃｍ−３以上のドーパントをチャネル領域に導入すると、閾値が大きくなることが問題となる。よって、閾値が大きくても良い場合、あるいは、閾値を他の方法で低く出来る場合には、ｐウェル領域（チャネル領域）を共ドープにすることで、高性能のＭＯＳＦＥＴが得られる。
そのためには、例えば、絶縁膜／第１のＳｉＣ領域の界面近傍において、０．３３＜Ｎ／Ａｌ＜１．０を保ちながら、両者とも１×１０１８ｃｍ−３以上導入し、かつ、チャネルを形成する部分（３ｎｍ〜５ｎｍ程度）で、ｐ型ドーパントとｎ型ドーパントの差分が１×１０１７ｃｍ−３以下になるように設計すればよい。
また、界面近傍では差分が更に小さくなり、埋め込みチャネルにすると更に好ましい。界面ジャストでは、Ｎ／Ａｌ比が１．０になっても良い。更に埋め込み構造として、１ｎｍ−５ｎｍ程度のＮ／Ａｌ比が１．０（互いに引き合うので、０．９９５〜１．００５程度の範囲で１．０に一致させることが可能である）の領域を挿入しても良い。このように埋め込み構造になっている場合は、その埋め込み後の界面から奥側がチャネルとなる。チャネル位置からＳｉＣ領域の奥方向に向かって、０．３３＜Ｎ／Ａｌ＜１．０を保ちながら、次第にｐ型ドーパントとｎ型ドーパントの差分が広がるようにする。つまり、界面近傍では、Ｎ／Ａｌ比が１．０に近く、奥に向かうに従って、０．５に近づくようにすることが好ましい。
この時、（１）閾値は３Ｖ〜５Ｖ程度の通常の値となる。（２）上記のように移動度が向上する。これが成り立つためには、チャネル内で０．３３＜Ｎ／Ａｌ＜１．０に保たれることが重量である。（３）更に、埋め込み構造となっているので界面凹凸による移動度劣化がなくなる。（４）第１のＳｉＣ領域の奥側位置では、ｐ型ドーパントとｎ型ドーパントの差分を１×１０１８ｃｍ−３以上となるように、ｐ型ドーパント濃度を濃く出来るので、素子の高耐圧化が可能である。
（第３の実施形態）
本実施形態の半導体装置は、第１と第２の面を有するｎ型のＳｉＣ基板と、ＳｉＣ基板の第１の面側に設けられたｎ型のＳｉＣ層を備える。そして、ＳｉＣ層の表面に形成され、ｐ型不純物とｎ型不純物を含有し、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比（濃度Ｄ／濃度Ａ）が０．３３より大きく１．０より小さく、上記組み合わせを構成する元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型のＳｉＣ領域を備える。さらに、ＳｉＣ領域上に形成された第１の電極と、ＳｉＣ基板の第２の面側に形成された第２の電極と、を備える。
図１７は、本実施形態の半導体装置であるＰｉＮダイオードの構成を示す模式断面図である。なお、ｐ型不純物とｎ型不純物との共ドープによる作用等は、第１の実施形態と同様であるので、以下、記述を省略する。
このＰｉＮダイオード２００は、第１と第２の面を有するＳｉＣ基板（炭化珪素基板）１２を備えている。図１７においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。このＳｉＣ基板１２は、不純物濃度１×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣ基板（ｎ基板）である。
このＳｉＣ基板１２の第１の面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型のＳｉＣ層（ｎ−ＳｉＣ層）１４が形成されている。ｎ−ＳｉＣ層１４の膜厚は、例えば５〜１０μｍ程度である。
ｎ−ＳｉＣ層１４の表面には、ｐ＋型のＳｉＣ領域４０を備えている。ｐ＋型のＳｉＣ領域４０は、ｐ型不純物とｎ型不純物が共ドープされている。そして、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせである。以下、元素ＡがＡｌ、元素ＤがＮである場合を例に説明する。
そして、ｐ型のＳｉＣ領域４０と電気的に接続される導電性の第１の電極（アノード電極）４４を備えている。第１の電極４４は、例えば、Ｎｉ（ニッケル）のバリアメタル層４４ａと、バリアメタル層４４ａ上のＡｌのメタル層４４ｂとで構成される。Ｎｉのバリアメタル層４４ａとＡｌのメタル層４４ｂとは反応により合金を形成していてもよい。
また、ＳｉＣ基板１２の第２の面側には、導電性の第２の電極（カソード電極）４６が形成されている。第２の電極４６は、例えば、Ｎｉである。
本実施形態のＰｉＮダイオード２００では、ｐ＋型のＳｉＣ領域４０に、ｐ型不純物、例えばＡｌと、ｎ型不純物、例えばＮが共ドープされている。これにより、ｐ＋型のＳｉＣ領域４０のシート抵抗または比抵抗が低減される。また、ｐ型のＳｉＣ領域４０と、第１の電極４４との間のコンタクト抵抗が低減される。したがって、順方向電流の大きなＰｉＮダイオード２００が実現される。
また、３量体が形成されていることにより、結晶構造が安定して結晶欠陥が低減し、逆バイアス時のリーク電流が低減されたＰｉＮダイオード２００が実現される。そして、結晶構造が安定することで、通電破壊耐性に優れ、Ｖｆ劣化の少ない高耐圧のＰｉＮダイオード２００が実現される。
ｐ＋型のＳｉＣ領域４０に含有されるｐ型不純物の濃度は、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。この範囲を下回ると、特にイオン注入で共ドーピングを行う場合に、ｐ型不純物とｎ型不純物との相互作用が生じず、３量体が形成されないおそれがあるからである。また、この範囲を超えてｐ型不純物を固溶させることは困難だからである。
ｐ＋型のＳｉＣ領域４０のシート抵抗または比抵抗と、ｐ＋型のＳｉＣ領域４０と第１の電極４４との間のコンタクト抵抗とを十分低減させる観点から、ｐ＋型のＳｉＣ領域４０に含有されるｐ型不純物の濃度は、１×１０２０ｃｍ−３以上であることがより望ましい。
ｐ＋型のＳｉＣ領域４０のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、ｐ＋型のＳｉＣ領域４０のシート抵抗または比抵抗と、ｐ＋型のＳｉＣ領域４０と第１の電極４４との間のコンタクト抵抗とを十分低減させる観点から、元素Ｄの濃度の元素Ａの濃度に対する比が、０．３３より大きく１．０より小さい。また、０．４０より大きく０．９５より小さいことが望ましい。また、０．４５以上０．７５以下であることがより望ましい。さらに、０．４７以上０．６０以下であることが一層望ましい。
ｐ＋型のＳｉＣ領域４０のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、共ドープによる効果を得る観点から、元素Ａのキャリア発生に寄与するアクセプタ準位が１５０ｍｅＶ以下であることが望ましい。また、１００ｍｅＶ以下であることがより望ましく、４０ｍｅＶ以下であることが一層望ましい。
ｐ型のＳｉＣ領域４０のシート抵抗と、ｐ型のＳｉＣ領域４０と、第１の電極４４との間のコンタクト抵抗とを十分低減させる観点から、ｐ型不純物とｎ型不純物の大部分が３量体を形成することが望ましい。したがって、元素Ｄの９０％以上が元素Ａの最近接の格子位置にあることが望ましい。元素Ｄの９０％以上が元素Ａの最近接の格子位置にあれば、ｐ型不純物とｎ型不純物の大部分（３量体を形成し得るうちの９０％以上）が３量体を形成しているとみなすことができる。
本実施形態のＰｉＮダイオード２００は、例えば、ｐ＋型のＳｉＣ領域４０をイオン注入により形成する際に、ｐ型不純物であるＡｌと、ｎ型不純物であるＮを共ドープすることにより形成することが可能である。
そして、ｐ＋型のＳｉＣ領域４０をイオン注入により形成する際、ｎ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）が、ｐ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）に対し９０％以上１１０％以下の範囲にあるようにする。ｐ型不純物とｎ型不純物を近接させ、３量体の形成を容易にするためである。
なお、ＰｉＮダイオードにメサ構造を適用することも可能である。
（第４の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉＣ層と、ＳｉＣ層の表面に形成されたｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域の表面に形成されたｎ型の第２のＳｉＣ領域と、第１のＳｉＣ領域の表面に形成されたｐ型の第４のＳｉＣ領域と、を備える。そして、ｎ型のＳｉＣ層の裏面側に形成され、ｐ型不純物とｎ型不純物を含有し、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比（濃度Ｄ／濃度Ａ）が０．３３より大きく１．０より小さく、上記組み合わせを構成する元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型の第３のＳｉＣ領域を備える。さらに、ＳｉＣ層、第１のＳｉＣ領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２のＳｉＣ領域および第４のＳｉＣ領域上に形成された第１の電極と、第３のＳｉＣ領域側に形成された第２の電極と、を備える。
図１８は、本実施形態の半導体装置であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の構成を示す模式断面図である。なお、ｐ型不純物とｎ型不純物との共ドープによる作用等は、第１の実施形態と同様であるので、以下、記述を省略する。
このＩＧＢＴ３００は、第１と第２の面を有するＳｉＣ基板（炭化珪素基板）１２を備えている。図１８においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。このＳｉＣ基板１２は、不純物濃度１×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣ基板（ｎ基板）である。
このＳｉＣ基板１２の第１の面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型のＳｉＣ層（ｎ−ＳｉＣ層）１４が形成されている。ｎ−ＳｉＣ層１４の膜厚は、例えば５〜１０μｍ程度である。
ｎ−ＳｉＣ層１４の一部表面には、ｐ型不純物の不純物濃度５×１０１５〜１×１０１７ｃｍ−３程度のｐ型の第１のＳｉＣ領域（第１のエミッタ領域）６６が形成されている。第１のエミッタ領域６６の深さは、例えば０．６μｍ程度である。
第１のＳｉＣ領域（第１のエミッタ領域）６６の一部表面には、ｎ型不純物の不純物濃度１×１０１８〜１×１０２２ｃｍ−３程度のｎ＋型の第２のＳｉＣ領域（第２のエミッタ領域）５８が形成されている。第２のエミッタ領域５８の深さは、第１のＳｉＣ領域（第１のエミッタ領域）６６の深さよりも浅く、例えば０．３μｍ程度である
また、第１のＳｉＣ領域（第１のエミッタ領域）６６の一部表面であって、ｎ＋型の第２のＳｉＣ領域（第２のエミッタ領域）５８の側方に、ｐ型不純物の不純物濃度１×１０１８〜１×１０２２ｃｍ−３程度のｐ＋型の第４のＳｉＣ領域（エミッタコンタクト領域）６０が形成されている。エミッタコンタクト領域６０の深さは、第１のＳｉＣ領域（第１のエミッタ領域）６６の深さよりも浅く、例えば０．３μｍ程度である。
そして、ｎ型のＳｉＣ層１４の裏面側に、ｐ＋型の第３のＳｉＣ領域（コレクタ領域）５２が設けられている。本実施形態では、ＳｉＣ基板１２の裏面がｐ＋型の第３のＳｉＣ領域５２となっている。
ｐ＋型の第３のＳｉＣ領域５２は、ｐ型不純物とｎ型不純物が共ドープされている。そして、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比（濃度Ｄ／濃度Ａ）が０．３３より大きく１．０より小さい。以下、元素ＡがＡｌ、元素ＤがＮである場合を例に説明する。
ＳｉＣ層（ｎ−層）１４および第１のＳｉＣ領域（第１のエミッタ領域）６６の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜２８を備えている。ゲート絶縁膜２８には、例えばＳｉＯ２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート絶縁膜２８には、例えば、ＳｉＯ２膜が用いられる。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極３０上には、例えば、ＳｉＯ２膜で形成される層間絶縁膜３２が形成されている。
ゲート電極下の第２のＳｉＣ領域（第２のエミッタ領域）５８とＳｉＣ層（ｎ−層）１４とに挟まれる第１のＳｉＣ領域６６がチャネル領域となる。
そして、第２のＳｉＣ領域（第２のエミッタ領域）５８と、第４のＳｉＣ領域（エミッタコンタクト領域）６０と電気的に接続される導電性の第１の電極（エミッタ電極）５４を備えている。第１の電極（エミッタ電極）５４は、例えば、Ｎｉ（ニッケル）のバリアメタル層５４ａと、バリアメタル層５４ａ上のＡｌのメタル層５４ｂとで構成される。Ｎｉのバリアメタル層５４ａとＡｌのメタル層５４ｂとは反応により合金を形成していてもよい。
また、ＳｉＣ基板１２の第２の面側、第３のＳｉＣ領域５２の裏面には、導電性の第２の電極（コレクタ電極）５６が形成されている。第２の電極（コレクタ電極）５６は、例えば、Ｎｉである。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
本実施形態のＩＧＢＴ３００では、第３のＳｉＣ領域（コレクタ領域）５２に、ｐ型不純物、例えばＡｌと、ｎ型不純物、例えばＮが共ドープされている。これにより、第３のＳｉＣ領域５２のシート抵抗または比抵抗が低減される。また、第３のＳｉＣ領域５２と第２の電極（コレクタ電極）５６との間のコンタクト抵抗が低減される。したがって、オン電流の大きなＩＧＢＴ３００が実現される。
本実施形態では、ドーパントのエネルギー準位が浅く出来るので、キャリアの生成・消滅が高速になる。その結果、共ドープを使わなかった場合のＩＧＢＴに比較して、ＯＮに掛かる時間、ＯＦＦに掛かる時間ともに、少なくとも半分以下にすることが可能である。共ドープの適用範囲を広げれば、更なる高速化の余地もあり、バイポーラデバイスの弱点である低速動作の問題が解決できる。
共ドープの適用範囲を広げる場合、例えば、チャネル領域（第１のエミッタ領域）に共ドープを使うことが考えられる。１×１０１８ｃｍ−３程度のドーパントを導入することが、閾値等のデバイス特性を鑑みて許容できれば適用可能である。更に、エピタキシャル成長技術により、チャネル領域、ドリフト層などに共ドープを適用することが考えられる。つまり、バイポーラデバイスを構成する部分のうち、電荷が出入りする部分の、少しでも多くの部分に共ドープを導入できれば、更なる高速化が可能である。
また、３量体が形成されていることにより、結晶構造が安定して結晶欠陥が低減し、逆バイアス時のリーク電流が低減されたＩＧＢＴ３００が実現される。さらに、結晶構造が安定することで、通電破壊耐性に優れたＩＧＢＴ３００が実現される。
第３のＳｉＣ領域５２に含有されるｐ型不純物の濃度は、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。この範囲を下回ると、特にイオン注入で共ドーピングを行う場合に、ｐ型不純物とｎ型不純物との相互作用が生じず、３量体が形成されないおそれがあるからである。また、この範囲を超えてｐ型不純物を固溶させることは困難だからである。
第３のＳｉＣ領域５２のシート抵抗または比抵抗と、第３のＳｉＣ領域５２と第２の電極５６との間のコンタクト抵抗とを十分低減させる観点から、第３のＳｉＣ領域５２に含有されるｐ型不純物の濃度は、１×１０２０ｃｍ−３以上であることがより望ましい。
第３のＳｉＣ領域５２のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、共ドープによる効果を得る観点から、元素Ｄの濃度の元素Ａの濃度に対する比が、０．３３より大きく１．０より小さい。また、第３のＳｉＣ領域５２のシート抵抗と、第３のＳｉＣ領域５２と、第２の電極５６との間のコンタクト抵抗とを十分低減させる観点から、元素Ｄの濃度の元素Ａの濃度に対する比が、０．４０より大きく０．９５より小さいことが望ましい。また、０．４５以上０．７５以下であることがより望ましい。さらに、０．４７以上０．６０以下であることが一層望ましい。
第３のＳｉＣ領域５２のｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、第３のＳｉＣ領域５２のシート抵抗または比抵抗を低減し、第３のＳｉＣ領域５２と第２の電極５４との間のコンタクト抵抗を低減する観点から、元素Ａのキャリア発生に寄与するアクセプタ準位が１５０ｍｅＶ以下であることが望ましい。また、１００ｍｅＶ以下であることがより望ましく、４０ｍｅＶ以下であることが一層望ましい。
第３のＳｉＣ領域５２のシート抵抗または比抵抗と、第３のＳｉＣ領域５２と第２の電極５６との間のコンタクト抵抗とを十分低減させる観点から、ｐ型不純物とｎ型不純物の大部分が３量体を形成することが望ましい。したがって、元素Ｄの９０％以上が元素Ａの最近接の格子位置にあることが望ましい。元素Ｄの９０％以上が元素Ａの最近接の格子位置にあれば、ｐ型不純物とｎ型不純物の大部分（３量体を形成し得るうちの９０％以上）が３量体を形成しているとみなすことができる。
なお、ｎ＋型の第２のＳｉＣ領域（第２のエミッタ領域）５８にｐ型不純物、または、ｐ＋型の第４のＳｉＣ領域（エミッタコンタクト領域）６０にｎ型不純物を共ドープする構成とすることも可能である。この場合、それぞれの領域の抵抗および第１の電極５４のコンタクト抵抗が低減し、更に高性能なＩＧＢＴが実現される。
次に、本実施形態の半導体装置の製造方法について説明する。
図１９は、本実施形態の半導体装置の製造方法を例示するフロー図である。図２０〜図２５は、本実施形態の半導体装置の製造方法を示す模式断面図である。
図１９に示すように、半導体装置の製造方法は、ｎ−ＳｉＣ層形成（ステップＳ２００）、ｐ型不純物イオン注入（ステップＳ２０２）、ｎ型不純物イオン注入（ステップＳ２０４）、ｐ型不純物イオン注入（ステップＳ２０６）、ｐ型不純物イオン注入（ステップＳ２０８）、ｎ型不純物イオン注入（ステップＳ２０９）、アニール（ステップＳ２１０）、ゲート絶縁膜形成（ステップＳ２１２）、ゲート電極形成（ステップＳ２１４）、層間膜形成（ステップＳ２１６）、第１の電極形成（ステップＳ２１８）、第２の電極形成（ステップＳ２２０）およびアニール（ステップＳ２２２）を備える。
まず、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度５×１０１８ｃｍ−３程度含み、例えば、厚さ３００μｍであり、４Ｈ−ＳｉＣの低抵抗のｎ型のＳｉＣ基板１２を準備する。
ステップＳ２００では、ＳｉＣ基板１２の一方の面（第１の面）上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のｎ−ＳｉＣ層１４を成長させる。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第１のマスク材４２を形成する。ステップＳ１０２では、この第１のマスク材４２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、第１のＳｉＣ領域（第１のエミッタ領域）６６を形成する（図２０）。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第２のマスク材４４を形成する。ステップＳ２０４では、この第２のマスク材４４をイオン注入マスクとして用いて、ｎ型不純物であるＮをｎ−ＳｉＣ層１４にイオン注入し、第２のＳｉＣ領域（第２のエミッタ領域）５８を形成する（図２１）。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第３のマスク材４６を形成する。ステップＳ２０６では、この第３のマスク材４６をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをｎ−ＳｉＣ層１４にイオン注入し、第４のＳｉＣ領域（エミッタコンタクト領域）６０を形成する（図２２）。
次に、ステップＳ２０８において、ｐ型不純物であるＡｌをＳｉＣ基板１２の裏面（第２の面）にイオン注入し、第３のＳｉＣ領域（コレクタ領域）５２を形成する（図２３）。
さらに、ステップＳ２０９では、第３のＳｉＣ領域（コレクタ領域）５２にｎ型不純物であるＮをイオン注入する（図２４）。
このように、ステップＳ２０８とステップＳ２０９で、ｐ型不純物とｎ型不純物とをイオン注入により共ドープしてコレクタ領域５２を形成する。ここでは、ｐ型不純物としてＡｌ、ｎ型不純物としてＮを例示したが、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせである。
また、コレクタ領域５２のｐ型不純物とｎ型不純物とが相互作用して、３量体が形成されるためには、イオン注入後のｐ型不純物の分布とｎ型不純物の分布とが一致することが望ましい。
このため、ｎ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）が、ｐ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）に対し９０％以上１１０％以下の範囲にあるようにする。そして、９５％以上１０５％以下の範囲にあることが望ましい。
また、コレクタ領域５２のシート抵抗および比抵抗を低減する観点から、ｎ型不純物であるＮのドーズ量のｐ型不純物であるＡｌのドーズ量に対する比が、０．３３より大きく１．０より小さいことが望ましい。
また、ｐ型不純物とｎ型不純物との相互作用によりコレクタ領域５２のシート抵抗および比抵抗を低減する観点から、ｐ型不純物であるＡｌの濃度が、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下とするようドーズ量を制御する。
ステップＳ２１０では、ｐ型不純物とｎ型不純物とをイオン注入により共ドープしてコレクタ領域５２を形成した後、活性化のためのアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件が用いられる。この時、ＳｉＣ内部に導入された不純物の活性化は実現できるが、拡散は僅かである。
ステップＳ２１２では、例えば、ＳｉＯ２膜のゲート絶縁膜２８がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により形成される。そして、ステップＳ２１４では、ゲート絶縁膜２８上に、例えば、ポリシリコンのゲート電極３０が形成される。そして、ステップＳ２１６では、ゲート電極３０上に、例えば、ＳｉＯ２膜で形成される層間絶縁膜３２が形成される（図２５）。
その後、ステップＳ２１８で、第２のＳｉＣ領域（エミッタ領域）５８と、第４のＳｉＣ領域（エミッタコンタクト領域）６０と電気的に接続される導電性の第１の電極（エミッタ電極）５４が形成される。第１の電極（エミッタ電極）５４は、例えば、Ｎｉ（ニッケル）とＡｌのスパッタにより形成される。
ステップＳ２２０では、コレクタ領域５２の裏面側には、導電性の第２の電極（コレクタ電極）５６が形成される。第２の電極（コレクタ電極）５６は、例えば、Ｎｉのスパッタにより形成される。
ステップＳ２２２では、第１の電極５４と第２の電極５６のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃で行われる。
以上の製造方法により、図１８に示すＩＧＢＴが形成される。
本実施形態の製造方法によれば、ｐ型のコレクタ領域５２に、ｐ型不純物、例えばＡｌと、ｎ型不純物、例えばＮが共ドープされる。したがって、ｐ型のコレクタ領域５２のシート抵抗および比抵抗が低減される。また、コレクタ領域５２と、第２の電極（コレクタ電極）５６との間のコンタクト抵抗が低減される。よって、オン抵抗が低減した、高性能なＩＧＢＴ３００を製造することが可能である。
また、ｐ型不純物とｎ型不純物との共ドープにより、各不純物が格子点に入りやすくなる。このため、ステップＳ２１０の活性化アニールの温度が共ドープしない場合に比較して低温化することが可能となる。
また、３量体やペア構造の形成により結晶構造が安定化し、イオン注入時に形成された結晶欠陥がＳｉＣ中に伸びることに起因する特性劣化を抑制することも可能となる。
また、イオン注入により基板の裏面に低抵抗のｐ＋型領域を容易に形成することが可能となる。したがって、ｐ型に比べ比較的製造が容易なｎ型のＳｉＣ基板１２を用いて、ＩＧＢＴの製造を行うことが可能となる。
なお、例えば、ｐ型のコレクタ領域５２形成前に、ｎ型の領域を薄くするために、ＳｉＣ基板１２を裏面側から研磨するステップを設けてもかまわない。
また、コレクタ領域５２形成前に、ｎ型のＳｉＣ基板１２またはｎ型のＳｉＣ層（ｎ−ＳｉＣ層）１４の裏面に、ｎ型不純物をイオン注入してｎ＋型のバッファ層を形成するステップを設けてもかまわない。このステップにおいて、ｎ＋型のバッファ層にｐ型不純物、例えば、Ａｌをイオン注入により共ドープし、ｎ＋型のバッファ層の抵抗を低減することも可能である。つまり、ｎ＋型のバッファ層（Ｎ量：Ａｌ量＝２：１）と、ｐ＋型領域（Ａｌ量：Ｎ量＝２：１）をＡｌ量、Ｎ量の奥行き方向の打ち込み量の違いにより、作り分けてもよい。
（第５の実施形態）
本実施形態の半導体材料は、ＳｉＣ中にｐ型不純物とｎ型不純物を含有するｐ型の半導体材料である。そして、ｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、元素Ａと元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、上記組み合わせを構成する元素Ｄの濃度の元素Ａの濃度に対する比が０．３３より大きく１．０より小さい。
本実施形態の半導体材料は、例えば、ＳｉＣのインゴットまたは、ＳｉＣのウェハである。本実施形態の半導体材料は、ＳｉＣ中に、所定のｐ型不純物とｎ型不純物が、所定の割合で共ドープされている。この構成により、第１の実施形態で詳述した作用により、低抵抗で欠陥密度の低いｐ型のＳｉＣ半導体材料が実現される。
ｐ型のＳｉＣ半導体材料に含有される上記組み合わせを構成するｐ型不純物である元素Ａの濃度は、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることが望ましい。この範囲を下回ると、特にイオン注入で共ドーピングを行う場合に、ｐ型不純物とｎ型不純物との相互作用が生じず、３量体が形成されないおそれがあるからである。また、この範囲を超えてｐ型不純物を固溶させることは困難だからである。
ｐ型のＳｉＣ半導体材料の上記組み合わせを構成するｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、ｐ型のＳｉＣ半導体材料のシート抵抗または比抵抗を十分低減させる観点から、元素Ｄの濃度の元素Ａの濃度に対する比が、０．３３より大きく１．０より小さい。また、元素Ｄの濃度の元素Ａの濃度に対する比が、０．４０より大きく０．９５より小さいことが望ましい。また、０．４５以上０．７５以下であることがより望ましい。さらに、０．４７以上０．６０以下であることが一層望ましい。
ｐ型のＳｉＣ半導体材料の上記組み合わせを構成するｐ型不純物を元素Ａ、ｎ型不純物を元素Ｄとする場合に、共ドープによる効果を得る観点から、元素Ａのアクセプタ準位が１５０ｍｅＶ以下であることが望ましい。また、１００ｍｅＶ以下であることがより望ましく、４０ｍｅＶ以下であることが一層望ましい。
ｐ型のＳｉＣ半導体材料のシート抵抗または比抵抗を低減させる観点から、ｐ型不純物とｎ型不純物の大部分が３量体を形成することが望ましい。したがって、元素Ｄの９０％以上が元素Ａの最近接の格子位置にあることが望ましい。元素Ｄの９０％以上が元素Ａの最近接の格子位置にあれば、ｐ型不純物とｎ型不純物の大部分（３量体を形成し得るうちの９０％以上）が３量体を形成しているとみなすことができる。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、実施形態では、ｐ型不純物とｎ型不純物の組み合わせとして、Ａｌ（アルミニウム）とＮ（窒素）の組み合わせの場合を例に説明したが、この組み合わせに限らず、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の組み合わせであれば、同様の効果を得ることが可能である。
第１および第２の実施形態では、ｎ型のＳｉＣ基板を用いてＭＯＳＦＥＴを形成する場合を例に説明したが、ｎ型のＳｉＣ基板をｐ型のＳｉＣ基板にかえることによりＩＧＢＴを形成してもかまわない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ＳｉＣ基板
１４ ＳｉＣ層（ｎ−層）
１６ 第１のＳｉＣ領域（ｐウェル領域）
１８ 第２のＳｉＣ領域（ソース領域）
２０ 第３のＳｉＣ領域（ｐウェルコンタクト領域）
２４ 第１の電極（ソース・ｐウェル共通電極）
２８ ゲート絶縁膜
３０ ゲート電極
３２ 層間絶縁膜
３６ 第２の電極（ドレイン電極）
４４ 第１の電極（アノード電極）
４６ 第２の電極（カソード電極）
５２ 第３のＳｉＣ領域（コレクタ領域）
５４ 第１の電極（エミッタ電極）
５６ 第２の電極（コレクタ電極）
５８ 第２のＳｉＣ領域（第２のエミッタ領域）
６０ 第４のＳｉＣ領域（エミッタコンタクト領域）
６６ 第１のＳｉＣ領域（第１のエミッタ領域）
１００ ＭＯＳＦＥＴ
２００ ＰｉＮダイオード
３００ ＩＧＢＴ

Claims (10)

  1. ｐ型不純物とｎ型不純物を含有し、前記ｐ型不純物を元素Ａ、前記ｎ型不純物を元素Ｄとする場合に、前記元素Ａと前記元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、前記組み合わせを構成する前記元素Ｄの濃度の前記元素Ａの濃度に対する比が０．３３より大きく１．０より小さく、前記組み合わせを構成する前記元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型ＳｉＣ領域を備えることを特徴とする半導体装置。
  2. 第１と第２の面を有するＳｉＣ基板と、
    前記ＳｉＣ基板の前記第１の面側に設けられたｎ型のＳｉＣ層と、
    前記ＳｉＣ層の表面に形成されたｐ型の第１のＳｉＣ領域と、
    前記第１のＳｉＣ領域の表面に形成されたｎ型の第２のＳｉＣ領域と、
    前記第１のＳｉＣ領域の表面に形成され、ｐ型不純物とｎ型不純物を含有し、前記ｐ型不純物を元素Ａ、前記ｎ型不純物を元素Ｄとする場合に、前記元素Ａと前記元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、前記組み合わせを構成する前記元素Ｄの濃度の前記元素Ａの濃度に対する比が０．３３より大きく１．０より小さく、前記組み合わせを構成する前記元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型の第３のＳｉＣ領域と、
    前記ＳｉＣ層、前記第１のＳｉＣ領域の表面に連続的に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第２のＳｉＣ領域および前記第３のＳｉＣ領域上に形成された第１の電極と、
    前記ＳｉＣ基板の前記第２の面側に形成された第２の電極と、
    を備えることを特徴とする半導体装置。
  3. 第１と第２の面を有するｎ型のＳｉＣ基板と、
    前記ＳｉＣ基板の前記第１の面側に設けられたｎ型のＳｉＣ層と、
    前記ＳｉＣ層の表面に形成され、ｐ型不純物とｎ型不純物を含有し、前記ｐ型不純物を元素Ａ、前記ｎ型不純物を元素Ｄとする場合に、前記元素Ａと前記元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、前記組み合わせを構成する前記元素Ｄの濃度の前記元素Ａの濃度に対する比が０．３３より大きく１．０より小さく、前記組み合わせを構成する前記元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型のＳｉＣ領域と、
    前記ＳｉＣ領域上に形成された第１の電極と、
    前記ＳｉＣ基板の前記第２の面側に形成された第２の電極と、
    を備えることを特徴とする半導体装置。
  4. ｎ型のＳｉＣ層と、
    前記ＳｉＣ層の表面に形成されたｐ型の第１のＳｉＣ領域と、
    前記第１のＳｉＣ領域の表面に形成されたｎ型の第２のＳｉＣ領域と、
    前記ｎ型のＳｉＣ層の裏面側に形成され、ｐ型不純物とｎ型不純物を含有し、前記ｐ型不純物を元素Ａ、前記ｎ型不純物を元素Ｄとする場合に、前記元素Ａと前記元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、前記組み合わせを構成する前記元素Ｄの濃度の前記元素Ａの濃度に対する比が０．３３より大きく１．０より小さく、前記組み合わせを構成する前記元素Ａの濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型の第３のＳｉＣ領域と、
    前記ＳｉＣ層、前記第１のＳｉＣ領域の表面に連続的に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第２のＳｉＣ領域上に形成された第１の電極と、
    前記第３のＳｉＣ領域側に形成された第２の電極と、
    を備えることを特徴とする半導体装置。
  5. 前記元素Ｄの濃度の前記元素Ａの濃度に対する比が、０．４０より大きく０．９５より小さいことを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記元素Ａのアクセプタ準位が１５０ｍｅＶ以下であることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記元素Ｄの９０％以上が前記元素Ａの最近接の格子位置にあることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. ＳｉＣ中にｐ型不純物とｎ型不純物とをイオン注入してｐ型ＳｉＣ領域を形成する半導体装置の製造方法であって、
    前記ｐ型不純物を元素Ａ、前記ｎ型不純物を元素Ｄとする場合に、前記元素Ａと前記元素Ｄとの組み合わせが、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）とＮ（窒素）、Ｂ（ボロン）とＰ（リン）の少なくとも一方の組み合わせであり、前記組み合わせを構成する前記元素Ｄのドーズ量の前記元素Ａのドーズ量に対する比が、０．３３より大きく１．０より小さく、
    前記ｎ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）が、前記ｐ型不純物をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）に対し９０％以上１１０％以下の範囲にあり、
    前記ｐ型ＳｉＣ領域の前記組み合わせを構成する前記元素Ａの濃度を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下とすることを特徴とする半導体装置の製造方法。
  9. 前記組み合わせを構成する前記元素Ｄのドーズ量の前記元素Ａのドーズ量に対する比が、０．４０より大きく０．９５より小さいことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記ｐ型不純物と前記ｎ型不純物のイオン注入を、複数のプロジェクテッドレンジ（Ｒｐ）で多段階に分割して行うことを特徴とする請求項８または請求項９記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032674A (ja) * 2013-08-01 2015-02-16 株式会社東芝 半導体装置
JP2015032673A (ja) * 2013-08-01 2015-02-16 株式会社東芝 半導体装置およびその製造方法
US9373686B2 (en) 2013-01-30 2016-06-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same and semiconductor substrate
JP2017135174A (ja) * 2016-01-26 2017-08-03 豊田合成株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JP2020035801A (ja) * 2018-08-27 2020-03-05 富士電機株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015061001A (ja) * 2013-09-20 2015-03-30 株式会社東芝 半導体装置の製造方法
JP2016174030A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6606879B2 (ja) * 2015-06-15 2019-11-20 富士電機株式会社 窒化物半導体装置の製造方法
WO2017138221A1 (ja) 2016-02-08 2017-08-17 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
KR102704347B1 (ko) * 2016-10-14 2024-09-06 한국전기연구원 SiC 금속 산화물 반도체 소자의 제조 방법
JP6896672B2 (ja) * 2018-03-21 2021-06-30 株式会社東芝 半導体装置及びその製造方法
US12543333B2 (en) * 2022-05-13 2026-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Insulated-gate bipolar transistor (IGBT) device with improved thermal conductivity

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335917A (ja) * 2003-05-12 2004-11-25 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2005187791A (ja) * 2003-11-28 2005-07-14 Shikusuon:Kk 蛍光体および発光ダイオード
JP2009182271A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP2012084722A (ja) * 2010-10-13 2012-04-26 Toyota Motor Corp 半導体装置の製造方法
JP2012156207A (ja) * 2011-01-24 2012-08-16 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679966A (en) * 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
EP1010204A1 (de) 1997-08-20 2000-06-21 Siemens Aktiengesellschaft Halbleiterstruktur mit einem alpha-siliziumcarbidbereich sowie verwendung dieser halbleiterstruktur
US6940110B2 (en) 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP4469396B2 (ja) 2008-01-15 2010-05-26 新日本製鐵株式会社 炭化珪素単結晶インゴット、これから得られる基板及びエピタキシャルウェハ
US7994027B2 (en) * 2008-05-09 2011-08-09 George Mason Intellectual Properties, Inc. Microwave heating for semiconductor nanostructure fabrication
JP5518326B2 (ja) * 2008-12-26 2014-06-11 昭和電工株式会社 炭化珪素半導体装置の製造方法
JP5839315B2 (ja) 2010-07-30 2016-01-06 株式会社デンソー 炭化珪素単結晶およびその製造方法
JP4964996B2 (ja) 2011-07-15 2012-07-04 三菱電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335917A (ja) * 2003-05-12 2004-11-25 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2005187791A (ja) * 2003-11-28 2005-07-14 Shikusuon:Kk 蛍光体および発光ダイオード
JP2009182271A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP2012084722A (ja) * 2010-10-13 2012-04-26 Toyota Motor Corp 半導体装置の製造方法
JP2012156207A (ja) * 2011-01-24 2012-08-16 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MASANORI MIYATA ET AL: "Theoretical Study of Acceptor-Donor Complexes in 4H-SiC", APPLIED PHYSICS EXPRESS 1, vol. 1, JPN6016041572, 2008, US, pages 1 - 111401, ISSN: 0003429121 *
PETER DEAK, BALINT ARADI, ADAM GALI, AND UWE GERSTMANN: "，"Some like it shallower" - p-type doping in SiC", PHYSICA STATUS SOLIDI (B), vol. 235, no. 1, JPN6017014074, 23 December 2002 (2002-12-23), DE, pages 139 - 145, ISSN: 0003541922 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373686B2 (en) 2013-01-30 2016-06-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same and semiconductor substrate
JP2015032674A (ja) * 2013-08-01 2015-02-16 株式会社東芝 半導体装置
JP2015032673A (ja) * 2013-08-01 2015-02-16 株式会社東芝 半導体装置およびその製造方法
JP2017135174A (ja) * 2016-01-26 2017-08-03 豊田合成株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JP2020035801A (ja) * 2018-08-27 2020-03-05 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7155759B2 (ja) 2018-08-27 2022-10-19 富士電機株式会社 半導体装置及び半導体装置の製造方法

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