JP2014192452A - 電子部品内蔵基板及びその製造方法 - Google Patents

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Abstract

【課題】基板の開口部に配置された電子部品を信頼性よく絶縁層で封止できる電子部品内蔵基板を提供する。
【解決手段】開口部２ａを備えた基板２と、基板２に形成された配線層２２と、開口部２ａ内に配置された電子部品４０と、基板２の一方の面に形成され、電子部品４０を封止する第１絶縁層５０と、基板２の他方の面に形成された第２絶縁層６０と、第１絶縁層５０上に形成された配線層２３と、第２絶縁層６０上に形成された配線層２３とを有し、第１絶縁層５０は、基板２の一方の面を被覆して開口部２ａ内を充填する内側絶縁層５２と、内側絶縁層５２上に形成された外側絶縁層５４とから形成されていることを含む。
【選択図】図１０

Description

本発明は電子部品内蔵基板及びその製造方法に関する。
近年の電子機器の発達に伴い、電子機器に使用される電子部品装置の配線基板は、小型化及び高性能化などが要求されている。これに対応するため、配線基板内に電子部品が内蔵された電子部品内蔵基板が実用化されている。
そのような電子部品内蔵基板の一例では、コア基板の開口部に電子部品が配置され、コア基板の両面側にビルドアップ配線が形成される。
特開２０１１−２１６７４０号公報
電子部品内蔵基板を製造する際には、コア基板の開口部に配置された電子部品の周りの隙間に、樹脂フィルムを熱プレスして樹脂を埋め込む工程がある。
特に電子部品の厚みがコア基板の厚みより薄い場合は、埋め込む空間の体積が大きいため、コア基板の開口部で樹脂層が窪んで形成される。樹脂層の平坦性が悪いと、その上に微細な配線層を歩留りよく形成することが困難になる。
電子部品内蔵基板及びその製造方法において、基板の開口部に配置された電子部品を信頼性よく絶縁層で封止することを目的とする。
以下の開示の一観点によれば、開口部を備えた基板と、前記基板に形成された第１配線層と、前記開口部内に配置された電子部品と、前記基板の一方の面に形成され、前記電子部品を封止する第１絶縁層と、前記基板の他方の面に形成された第２絶縁層と、前記第１絶縁層上に形成された第２配線層と、前記第２絶縁層上に形成された第３配線層とを有し、前記第１絶縁層は、前記基板の一方の面を被覆して前記開口部内を充填する内側絶縁層と、前記内側絶縁層上に形成された外側絶縁層とから形成されている電子部品内蔵基板が提供される。
また、その開示の他の観点によれば、第１配線層を備えた基板を用意し、前記基板に開口部を形成する工程と、前記開口部内に電子部品を配置する工程と、前記基板の一方の面に前記電子部品を封止する内側絶縁層を形成する工程と、前記内側絶縁層の上に外側絶縁層を形成して前記基板の一方の面に前記内側絶縁層及び外側絶縁層から形成される第１絶縁層を得ると共に、前記基板の他方の面に第２絶縁層を形成する工程と、前記第１絶縁層の上に第２配線層を形成すると共に、前記第２絶縁層の上に第３配線層を形成する工程とを有する。
以下の開示によれば、電子部品内蔵基板の製造方法では、基板の開口部に配置された電子部品の周りを内側絶縁層で埋め込んだ後に、内側絶縁層の上に平坦化用の外側絶縁層を形成している。これにより、基板の開口部に充填された部分の内側絶縁層に窪み部が発生するとしても、外側絶縁層で窪み部を充填して平坦化することができる。
また、基板の一方の面で内側絶縁層の上に外側絶縁層を形成して第１絶縁層を得ると同時に、基板の他方の面に第２絶縁層を形成している。これにより、基板の両面側の外側絶縁層及び第２絶縁層の熱履歴が同じになるため、外側絶縁層及び第２絶縁層に同一スペックの十分な粗化面を形成することができる。
以上により、基板の両面側の第１絶縁層及び第２絶縁層の上に微細な配線層を歩留りよく形成することができる。
図１（ａ）〜（ｄ）は実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｃ）は実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図３（ａ）〜（ｃ）は実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図４（ａ）及び（ｂ）は実施形態の電子部品内蔵基板の製造方法を示す断面図（その４）である。 図５（ａ）及び（ｂ）は実施形態の電子部品内蔵基板の製造方法を示す断面図及び平面図（その５）である。 図６（ａ）及び（ｂ）は実施形態の電子部品内蔵基板の製造方法を示す断面図（その６）である。 図７（ａ）〜（ｃ）は実施形態の電子部品内蔵基板の製造方法を示す断面図（その７）である。 図８（ａ）及び（ｂ）は実施形態の電子部品内蔵基板の製造方法を示す断面図（その８）である。 図９は実施形態の電子部品内蔵基板の製造方法を示す断面図（その９）である。 図１０は実施形態の電子部品内蔵基板を示す断面図である。 図１１は実施形態の電子部品内蔵基板に半導体チップが実装された様子を示す断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
図１〜図９は実施形態の電子部品内蔵基板の製造方法を示す図、図１０は実施形態の電子部品内蔵基板を示す図である。以下、電子部品内蔵基板の製造方法を説明しながら、電子部品内蔵基板の構造を説明する。
実施形態の電子部品内蔵基板の製造方法では、最初に、コア材及び配線層を備えたコア配線基板を作成する。詳しく説明すると、図１（ａ）に示すように、まず、厚みが２００μｍ程度の第１コア材１１の両面側に銅箔２１ａがそれぞれ積層された銅張積層板５を用意する。第1コア材１１としては、ガラスエポキシ樹脂などの樹脂からなる絶縁材料が使用される。
次いで、図１（ｂ）に示すように、銅張積層板５の両面側の銅箔２１ａをフォトリソグラフィ及びウェットエッチングによってパターニングすることにより、両面側に第１配線層２１をそれぞれ形成する。第１配線層２１の厚みは１８μｍ〜３５μｍ程度である。
続いて、図1（ｃ）に示すように、第1コア材１１の下面に第２コア材１２と銅箔２２ａとを積層する。また同時に、第1コア材の上面に第３コア材１３と銅箔２２ａとを積層する。第２コア材１２及び第３コア材１３の各厚みは、１００μｍ程度である。
第２コア材１２及び第３コア材１３は、プリプレグを加熱・加圧することより形成される。プリプレグは、ガラスクロスなどにエポキシ樹脂などの樹脂を含侵させた半硬化状態の樹脂からなるシート状の中間材料である。
次いで、図1（ｄ）に示すように、図1（ｃ）の積層体をレーザやドリルなどによって厚み方向に貫通加工することにより、スルーホールＴＨを形成する。スルーホールＴＨの直径は２００〜３００μｍ程度に設定される。
その後に、図２（ａ）に示すように、両面側の銅箔２２ａの上及びスルーホールＴＨの内面に無電解めっき及び電解めっきにより銅などからなるスルーホールめっき層２２ｂを形成する。さらに、スルーホールＴＨの残りの孔にエポキシ樹脂などの樹脂体Ｒを充填する。
続いて、図２（ｂ）に示すように、無電解めっき及び電解めっきにより、両面側のスルーホールめっき層２２ｂ及び樹脂体Ｒの上に銅などからなる金属めっき層２２ｃをそれぞれ形成する。
さらに、図２（ｂ）の積層体の両面側において、フォトリソグラフィ及びウェットエッチングにより、金属めっき層２２ｃ、スルーホールめっき層２２ｂ及び銅箔２２ａをそれぞれパターニングする。
これにより、図２（ｃ）に示すように、両面側の第２、第３コア材１２，１３の上に第２配線層２２がそれぞれ形成される。２配線層２２の厚みは、１８μｍ〜３５μｍ程度に設定される。
図２（ｃ）の部分拡大断面図に示すように、第２配線層２２は、下から順に、銅箔２２ａ、スルーホールめっき層２２ｂ及び金属めっき層２２ｃが積層されて形成される。両面側の第２配線層２２は、スルーホールめっき層２２ｂを介して相互接続される。
以上により、本実施形態で使用されるコア配線基板２が得られる。図２（ｃ）に示すように、コア配線基板２では、第１コア材１１と、その両面側に配置された第２コア材１２及び第３コア材１３とによりコア基板３が形成される。第１コア材１１の両面側に第１配線層２１がそれぞれ形成されている。
コア基板３の両面側には第２配線層２２がそれぞれ形成されている。さらに、コア基板３には厚み方向に貫通するスルーホールＴＨが形成されている。両面側の第２配線層２２はスルーホールＴＨの側壁に形成されたスルーホールめっき層２２ｂを介して電気的に相互接続されている。スルーホールＴＨ内の孔には樹脂体Ｒが充填されている。また、第1コア材１１の下面の第1配線層２１がスルーホールめっき層２２ｂに電気的に接続されている。
なお、図２（ｃ）の例では、スルーホールＴＨ内の孔に樹脂体Ｒが充填されているが、スルーホールＴＨ内の全体が銅などの金属めっき層で埋め込まれていてもよい。また、配線層の積層数も任意に設定することができる。
以上のようにして、本実施形態では、コア基板３と、その内部及び両面に形成された第１、第２配線層２１，２２とを備えたコア配線基板２を作成する。第１、第２配線層２１，２２は、所要の電気回路を構築して形成される。
次に、コア配線基板２に電子部品を内蔵する方法について説明する。図３（ａ）に示すように、まず、金型を使用するパンチングによって、図２（ｃ）のコア配線基板２の中央部に上面から下面まで貫通する開口部２ａを形成する。パンチングの代わりに、レーザ加工やドリル加工により開口部２ａを形成してもよい。開口部２ａはキャビティとも呼ばれる。
コア配線基板２の開口部２ａは平面視して例えば四角形状で形成され、後述するように開口部２ａ内に電子部品が配置される。多面取り用の大型のコア配線基板２を使用する場合は、複数で画定された製品領域に開口部２ａがそれぞれ配置される。
このとき、開口部２ａの外側周囲領域のコア配線基板２に、第２配線層２２が外側に後退して第３コア材１３の上面が露出する露出面Ａが配置されるように、開口部２ａが形成される。露出面Ａは、開口部２ａに沿ってその外側周囲領域に環状に配置される。
次いで、図３（ｂ）に示すように、コア配線基板２の上面に、仮止めテープ３０を貼り付ける。仮止めテープ３０は、樹脂を硬化させる際の加熱処理に耐える必要があるため、２００℃以上の耐熱性を有するものが使用される。図３（ｂ）以下の図面では、基板の一方の面としてコア配線基板２の下面を例示し、基板の他方の面として上面を例示する。
そのような仮止めテープ３０としては、ポリイミド又はＰＥＴなどの耐熱性の高いフィルム３２の片面に粘着層３４が積層されたものが使用される。粘着層３４は例えばポリイミドからなる。そして、仮止めテープ３０の粘着層３４の面をコア配線基板２の上面に仮接着させる。
本実施形態では、搭載される電子部品を樹脂で封止する際に、樹脂の充填圧力で電子部品の位置ずれや傾きが生じないように、接着力の強い粘着層３４を有する仮止めテープ３０が採用される。
続いて、図３（ｃ）に示すように、コア配線基板２の開口部２ａ内の仮止めテープ３０にチップキャパシタ４０を仮接着して配置する。コア配線基板２の開口部２ａの面積は、内蔵されるチップキャパシタ４０の面積より一回り大きな面積で形成されている。
チップキャパシタ４０は、横方向の両端側に一対の接続端子４２を備えており、一対の接続端子４２がコア配線基板２の表面と平行な水平方向に配置される。
チップキャパシタ４０の接続端子４２は両側面から上下面の端部まで延在して形成されている。図３（ｃ）の例では、チップキャパシタ４０の全体の厚みは、コア配線基板２の全体の厚みより薄く設定されている。あるいは、チップキャパシタ４０の全体の厚みが、コア配線基板２の全体の厚みと同じに設定されるようにしてもよい。
チップキャパシタ４０の一例としては、直方体からなるキャパシタ本体の長手方向の両端に電極が設けられたセラミックチップキャパシタがある。
電子部品として、チップキャパシタ４０を例示するが、半導体チップ、抵抗素子、インダクタ素子などの接続端子を備えた各種の電子部品を使用することができる。また、コア配線基板２の１つの開口部２ａに複数の電子部品を配置してもよい。
次いで、図４（ａ）に示すように、半硬化状態（Ｂステージ）の厚みが２５〜４０μｍ程度の樹脂フィルム５２ａを用意し、熱プレス機能を備えた真空ラミネーターによってコア配線基板２の下面に樹脂フィルム５２ａを積層する。
このとき、１３０℃〜１５０℃の温度で熱プレスすることにより、樹脂フィルム５２ａの樹脂を流動化し、開口部２ａ内に流入させた後に、１８０℃〜２００℃の温度で本キュアする。樹脂フィルム５２ａとして、熱硬化性のエポキシ樹脂又はポリイミド樹脂などが使用される。
これにより、図４（ｂ）に示すように、コア配線基板２の下面に第１内側絶縁層５２が形成される。チップキャパシタ４０とコア配線基板２の開口部２ａの側面との隙間が第１内側絶縁層５２の充填絶縁部５２ｘで埋め込まれ、チップキャパシタ４０が第１内側絶縁層５２によって封止された状態となる。
本実施形態では、仮止めテープ３０の粘着層３４の接着力を強くしているため、チップキャパシタ４０が樹脂の充填圧力に耐えることができ、チップキャパシタ４０の位置ずれや傾きが生じることが防止される。
このとき、図４（ｂ）のチップキャパシタ４０の上部の外側領域に注目すると、図３（ａ）で説明した第３コア材１３の環状の露出面Ａと仮止めテープ３０の下面との間の領域に第１内側絶縁層５２の補強絶縁部５２ｙが同時に充填される。これと同時に、チップキャパシタ４０の接続端子４２間の仮止めテープ３０との間隙にも第１内側絶縁層５２が充填されて、別の補強絶縁部５２ｚが形成される。
その後に、図５（ａ）に示すように、仮止めテープ３０をコア配線基板２及びチップキャパシタ４０から剥離する。このとき、チップキャパシタ４０は、その上及び外側周囲領域の補強絶縁部５２ｙ，５３ｚによってコア配線基板２に強く固定されている。
このため、仮止めテープ３０の粘着層３４の接着力が強い場合であっても、チップキャパシタ４０が仮止めテープ３０と共に充填絶縁部５２ｘから抜けて脱落することが防止される。
図５（ｂ）は図５（ａ）の様子を上側からみた部分平面図である。図５（ｂ）に示すように、チップキャパシタ４０はコア配線基板２の四角状の開口部２ａの中に配置され、チップキャパシタ４０と開口部２ａの側面との間に充填絶縁部５２ｘが形成されている。
また、開口部２ａの外側周囲領域の第３コア材１３の露出面Ａの上及びチップキャパシタ４０の上に、充填絶縁部５２ｘに繋がる補強絶縁部５２ｙ，５２ｚが形成されている。
補強絶縁部５２ｙの外側領域に第２配線層２２のプレーン層２２ｘが一体的に形成されている。プレーン層２２ｘは、電源プレーン又はグランドプレーンとして形成される。プレーン層２２ｘは、スルーホールめっき層２２ｂを介して、下面側の第２配線層２２に電気的に接続されている。
また、プレーン層２２ｘには円状の開口部２２ｚが形成されており、その開口部２２ｚ内に第２配線層２２の接続パッド２２ｙがプレーン層２２ｘと分離された状態で配置されている。接続パッド２２ｙはスルーホールめっき層２２ｂを介して、下面側の第２配線層２２に電気的に接続されている。
また、本実施形態のように、チップキャパシタ４０の厚みがコア配線基板２の厚みより薄い場合は、コア配線基板２の開口部２ａ内のチップキャパシタ４０を樹脂で封止する際に、樹脂を埋め込む空間の体積が大きい構造となる。
このため、図５（ａ）に示すように、コア配線基板２の開口部２ａの領域の第１内側絶縁層５２は、チップキャパシタ４０側に落ち込む窪み部ＣＰとなって形成される。このように、コア配線基板２の開口部２ａに配置されたチップキャパシタ４０を第１内側絶縁層５２で封止する際に、第１内側絶縁層５２の下面に内部にへこむ窪み部ＣＰが発生してしまう。第１内側絶縁層５２に窪み部ＣＰが発生していると、その上に微細な配線層を歩留りよく形成することは困難である。
例えば、セミアディティブ法で配線層を形成する場合は、シード層の上にドライフィルムレジスト層をパターニングする際に、レジストパターン層が窪み部ＣＰ上で浮いて配置されるため、隣接する配線層が下側で繋がって形成される不具合が発生する。
この対策として、本実施形態では、図６（ａ）に示すように、コア配線基板２の下面に平坦化用の樹脂フィルム５４ａを積層する。また同時に、コア配線基板２の上面に樹脂フィルム６０ａを積層する。樹脂フィルム５４ａ，６０ａとして、熱硬化性のエポキシ樹脂又はポリイミド樹脂などが使用される。
そして、前述した第１内側絶縁層５２の形成方法と同様に、熱プレス機能を備えた真空ラミネーターによって、１３０℃〜１５０℃の温度で熱プレスして両面側の樹脂フィルム５４ａ，６０ａを流動化させた後に、１８０℃〜２００℃の温度で本キュアする。
これにより、図６（ｂ）に示すように、コア配線基板２の下面の第１内側絶縁層５２の上に第１外側絶縁層５４が積層されて形成される。このとき、コア配線基板２の下面では、第１内側絶縁層５２の窪み部ＣＰが第１外側絶縁層５４で充填されて平坦化される。このようにして、第１外側絶縁層５４の下面が平坦面となって形成される。
以上により、コア配線基板２の下面に、チップキャパシタ４０を埋め込む第１内側絶縁層５２とそれを被覆する第１外側絶縁層５４とから第１絶縁層５０が形成される。
また同時に、コア配線基板２の上面に、コア配線基板２、チップキャパシタ４０及び補強絶縁部５２ｙ，５２ｚの上に第２絶縁層６０が形成される。
第１外側絶縁層５４は、上記したように第１内側絶縁層５２の窪み部ＣＰを平坦化する目的以外に、両面側の絶縁層の表面粗さを同一に設定するために形成される。
ここで、本実施形態と違って、第１内側絶縁層５２の上に第１外側絶縁層５４を形成しない場合は、第２絶縁層６０を形成する際に、第１内側絶縁層５２の表面がさらに加熱処理されて第２絶縁層６０より強固に硬化した状態となる。
このため、デスミア処理で配線層のアンカー用の粗化面を形成する際に、第２絶縁層６０の表面はエッチングによって十分に凹凸が形成されて所要の粗化面となるが、第１内側絶縁層５２の表面はエッチングされにくいため、十分に粗化されない。
よって、第１内側絶縁層５２の下面は十分に粗化されていないため、配線層を形成する際に十分な密着性が得られなくなる。
そこで、コア配線基板２の上面に第２絶縁層６０を形成すると同時に、コア配線基板２の下面の第１内側絶縁層５２の上に第１外側絶縁層５４を形成する。これにより、第１外側絶縁層５４と第２絶縁層６０とは同じ熱履歴となる。
このため、両面側の第１外側絶縁層５４と第２絶縁層６０の各表面に、同一スペックの十分な表面粗さの粗化面をそれぞれ形成することができる。
第１絶縁層５０の厚みと第２絶縁層６０の厚みの差は、±２０％以下の範囲内、好適には±１０％以下の範囲内に設定されていることが望ましく、さらに好適には、両者の厚みが略同一に設定される。第１絶縁層５０と第２絶縁層６０とを略同一の厚みにする場合は、例えば以下のように設定される。
前述した図６（ｂ）において、第１絶縁層５０の厚みとして、第１内側絶縁層５２の厚みを１０μｍとし、第１外側絶縁層５４の厚みを２０μｍとする場合は、図６（ｂ）の第２絶縁層６０の厚みは３０μｍに設定される。第１絶縁層５０の厚みは、第２配線層２２上から第１絶縁層５０の表面までの厚みである。また、第２絶縁層５２の厚みは、第２配線層２２上から第２絶縁層５２の表面までの厚みである。
コア配線基板２の両面側の第１、第２絶縁層５０，６０の各厚みを同じにすることにより、反りに強い構造となる。なお、絶縁層として絶縁樹脂を例示するが、その他の絶縁材料を使用することも可能である。
次いで、図７（ａ）に示すように、コア配線基板２の上面側の第２絶縁層６０をレーザなどで加工することにより、第１ビアホールＶＨ１を形成する。第１ビアホールＶＨ１は、チップキャパシタ４０の接続端子４２及び第２配線層２２の接続部の上にそれぞれ到達して配置される。
また同時に、コア配線基板２の下面側の第１外側絶縁層５４及び第１内側絶縁層５２をレーザなどで加工することにより、第２配線層２２に到達する第１ビアホールＶＨ１を形成する。
その後に、図７（ｂ）に示すように、コア配線基板２の両面側において、過マンガン酸カリウム溶液などで第１ビアホールＶＨ１内をデスミア処理することにより、第１ホールＶＨ１の底に残留する樹脂スミアをクリーニングする。
このとき同時に、図７（ｂ）の部分拡大断面図に示すように、デスミア処理によって、両面側の第１外側絶縁層５４及び第２絶縁層６０の各表面に凹凸が形成されて表面が粗化面Ｒとなる。
第１外側絶縁層５４及び第２絶縁層６０の各粗化面Ｒの表面粗さ（Ｒａ）は、５００ｎｍ以下、好適には１００ｎｍ〜４００ｎｍに設定される。
前述したように、第１外側絶縁層５４及び第２絶縁層６０の熱履歴は、この時点ではそれらを形成する際の加熱処理のみで同一であるため、第１外側絶縁層５４及び第２絶縁層６０には同一スペックの表面粗さの適度な粗化面Ｒが形成される。
後述する他の絶縁層においても、表面粗さは第１外側絶縁層５４及び第２絶縁層６０と同一範囲に設定される。
デスミア処理の方法として、過マンガン酸法を例示したが、プラズマエッチング、又はブラスト処理などを使用してもよい。プラズマエッチングを使用する場合は、例えば、ＣＦ4にＯ2又はＮ2などが添加された混合ガスを使用するドライエッチング装置によって行われる。
さらに、図７（ｃ）に示すように、コア配線基板２の上面側において、第１ビアホールＶＨ１内のビア導体を介してチップキャパシタ４０の接続端子４２及び第２配線層２２に接続される第３配線層２３を第２絶縁層６０の上に形成する。
また同時に、コア配線基板２の下面側において、第１ビアホールＶＨ１内のビア導体を介して第２配線層２２に接続される第３配線層２３を第１絶縁層５０の上に形成する。
第１外側絶縁層５４及び第２絶縁層６０の各表面は適度に粗化されているため、第３配線層２３はアンカー効果によって密着性よく第１外側絶縁層５４及び第２絶縁層６０の上にそれぞれ形成される。
第３配線層２３は、例えば、セミアディティブ法によって形成される。詳しく説明すると、コア配線基板２の上面側では、まず、第２絶縁層６０の上及び第１ビアホールＶＨ１の内面に無電解めっき又はスパッタ法により銅などからなるシード層（不図示）を形成する。
次いで、第３配線層２３が配置される部分に開口部が設けられためっきレジスト層（不図示）をシード層の上にフォトリソグラフィに基づいて形成する。さらに、シード層をめっき給電経路に利用する電解めっきにより、第１ビアホールＶＨ１内からめっきレジスト層の開口部に銅などからなる金属めっき層（不図示）を形成する。
続いて、めっきレジスト層を除去した後に、金属めっき層をマスクにしてシード層をエッチングして除去する。これにより、シード層及び金属めっき層から第３配線層２３が得られる。
前述したように、コア配線基板２の両面側の第１、第２絶縁層５０，６０との各厚みを同じに設定すると、両面側で第１ビアホールＶＨ１の深さや形状が同一になる。このため、同一の電解めっき条件で、両面側の第１ビアホールＶＨ１に金属めっき層を信頼性よく埋め込むことができる。
コア配線基板２の下面側においても、同様な方法で第３配線層２３が同時に形成される。
他の配線層においても、好適には、セミアディティブ法で形成されるが、サブトラクティブ法又はフルアディティブ法などの他の配線形成方法を使用してもよい。
本実施形態では、コア配線基板２に所要の電気回路を構築する第１、第２配線層２１，２２が形成されている。このため、チップキャパシタ４０とコア配線基板２の第２配線層２２とを、その上の第２絶縁層６０に形成された第１ビアホールＶＨ１を経由する第３配線層２３によって容易に接続することができる。
なお、図７（ｂ）及び（ｃ）において、コア基板３の下面側の第１絶縁層５０に第１ビアホールＶＨを形成する際に、チップキャパシタ４０の下側の接続端子４２に到達する第１ビアホールを同時に形成してもよい。そして、第１絶縁層５０上に形成された第３配線層２３が第１ビアホール内のビア導体を介してチップキャパシタ４０の接続端子４２に接続された形態としてもよい。
次いで、図８（ａ）に示すように、前述した図６（ｂ）〜図７（ｂ）と同様な工程を繰り返す。これにより、コア配線基板２の両面側において、第３配線層２３の接続部上に第２ビアホールＶＨ２を備えた第３絶縁層７０を第１絶縁層５０及び第２絶縁層６０の上にそれぞれ形成成する。
さらに、図８（ｂ）に示すように、前述した図７（ｃ）と同様な方法により、コア配線基板２の両面側において、第２ビアホールＶＨ２内のビア導体を介して第３配線層２３に接続される第４配線層２４を第３絶縁層７０の上にそれぞれ形成する。
続いて、図９に示すように、前述した図６（ｂ）〜図７（ｂ）と同様な方法により、コア配線基板２の両面側において、第４配線層２４の接続部上に第３ビアホールＶＨ３を備えた第４絶縁層８０を第３絶縁層７０の上にそれぞれ形成成する。
さらに、同じく図９に示すように、前述した図７（ｃ）と同様な方法により、コア配線基板２の両面側において、第３ビアホールＶＨ３内のビア導体を介して第４配線層２４に接続される第５配線層２５を第４絶縁層８０の上にそれぞれ形成する。
その後に、図１０に示すように、コア配線基板２の両面側において、第５配線層２５の接続部上に開口部８２ａが設けられたソルダレジスト層８２を第４絶縁層８０の上にそれぞれ形成する。
以上により、実施形態の電子部品内蔵基板１が得られる。なお、多面取り用の大型のコア配線基板２を使用する場合は、各製品領域から個々の電子部品内蔵基板１が得られるように分割される。
図１０に示すように、実施形態の電子部品内蔵基板１では、厚み方向の中央部に前述した図３（ｃ）で説明したコア配線基板２が配置され、そのコア配線基板２の中央部に厚み方向に貫通する開口部２ａが設けられている。
コア配線基板２では、第１コア材１１の両面に第２コア材１２及び第３コア１３が配置されてコア基板３が形成されている。第１コア材１１の両面に第１配線層２１がそれぞれ形成されている。また、コア基板３の両面に第２配線層２２がそれぞれ形成されている。
両面側の第２配線層２２は、スルーホールＴＨ内のスルーホールめっき層２２ｂを介して相互接続されている。第１、第２配線層２１，２２は所要の電気回路を構築するように形成されている。
また、前述した図３（ａ）で説明したように、開口部２ａの外側周囲領域のコア配線基板２に、第２配線層２２が外側に後退して第３コア材１３の上面が露出する露出面Ａが配置されている。
そして、コア配線基板２の開口部２ａ内に、両端側に一対の接続端子４２を備えたチップキャパシタ４０が配置されている。チップキャパシタ４０は、一対の接続端子４２が水平方向に並ぶようにして配置されている。チップキャパシタ４０の厚みはコア配線基板２の厚みより薄く設定されており、チップキャパシタ４０は開口部２ａ内の上寄りの部分に配置されている。
コア配線基板２の下面にはチップキャパシタ４０を封止する第１内側絶縁層５２が形成されている。第１内側絶縁層５２は、チップキャパシタ４０とコア配線基板２の開口部２ａの側面との間からチップキャパシタ４０の下側の領域を充填する充填絶縁部５２ｘを備えて形成されている。
また、コア配線基板２の上面には第２絶縁層６０が形成されている。そして、第１内側絶縁層５２は、開口部２ａの外側周囲領域の第３コア材１３の露出面Ａと第２絶縁層６０との間、及びチップキャパシタ４０と第２絶縁層６０との間に、充填絶縁部５２ｘに繋がる補強絶縁部５２ｙ，５２ｚを備えて形成されている。
さらに、第１内側絶縁層５２の下面に第１外側絶縁層５４が形成されている。第１外側絶縁層５４の下面は全体にわたって平坦化されて形成されている。第１内側絶縁層５２と第１外側絶縁層５４とから第１絶縁層５０が形成される。
また、両面側の第１絶縁層５０及び第２絶縁層６０には、第２配線層２２に到達する第１ビアホールＶＨ１がそれぞれ形成されている。
さらに、両面側の第１絶縁層５０及び第２絶縁層６０の上には、第１ビアホールＶＨ１内のビア導体を介して第２配線層２２に接続される第３配線層２３がそれぞれ形成されている。コア配線基板２の上面側では、チップキャパシタ４０の接続端子４２が第３配線層２３及び第１ビアホールＶＨ１内のビア導体によってコア配線基板２の第２配線層２２に電気的に接続されている。
また同様に、両面側の第１絶縁層５０及び第２絶縁層６０の上には、第３配線層２３に到達する第２ビアホールＶＨ２を備えた第３絶縁層７０が形成されている。さらに、両面側の第３絶縁層７０の上には、第２ビアホールＶＨ２内のビア導体を介して第３配線層２３に接続される第４配線層２４がそれぞれ形成されている。
また同様に、両面側の第３絶縁層７０の上には、第４配線層２４に到達する第３ビアホールＶＨ３を備えた第４絶縁層８０が形成されている。また、両面側の第４絶縁層８０の上には、第３ビアホールＶＨ３内のビア導体を介して第４配線層２４に接続される第５配線層２５がそれぞれ形成されている。
さらに、両面側の第４絶縁層８０の上に、第５配線層２５の接続部上に開口部８２ａが設けられたソルダレジスト層８２がそれぞれ形成されている。
本実施形態の電子部品内蔵基板１では、コア配線基板２の開口部２ａに配置されたチップキャパシタ４０を封止する際に、チップキャパシタ４０の周りを第１内側絶縁層５２で埋め込んだ後に、平坦化用の第１外側絶縁層５４を形成している。
これにより、特にチップキャパシタ４０の厚みがコア配線基板２の厚みより薄い場合に、開口部２ａを充填する部分の第１内側絶縁層５２に窪み部ＣＰが発生するとしても、第１外側絶縁層５４で窪み部ＣＰを平坦化することができる。
また、コア配線基板２の下面に形成された第１内側絶縁層５２の下に第１外側絶縁層５４を形成すると同時に、コア配線基板２の上面に第２絶縁層６０を形成している。これにより、コア配線基板２の両面の第１外側絶縁層５４及び第２絶縁層６０は熱履歴が同一になる。
従って、第１外側絶縁層５４及び第２絶縁層６０に十分な表面粗さの粗化面を形成することができるので、第１外側絶縁層５４及び第２絶縁層６０の上に微細な第３配線層２３を歩留りよく形成することができる。
また、本実施形態の電子部品内蔵基板１では、コア配線基板２が所要の電気回路を構築する第１、第２配線層２１，２２を備えている。コア配線基板２の上面の第２配線層２２はチップキャパシタ４０の接続端子４２の横方向の隣接する領域に配置されている。
これにより、チップキャパシタ４０の接続端子４２とコア配線基板２の第２配線層２２とを、その上の第２絶縁層６０に形成された第１ビアホールＶＨ１を経由する第３配線層２３によって容易に接続することができる。
また、好適な形態では、コア配線基板２の下面に形成されてチップキャパシタ４０を封止する第１絶縁層５０と、コア配線基板２の上面に形成される第２絶縁層６０との間で、厚みを同一に設定している。これにより、反りに強い構造となると共に、両面側の第１ビアホールＶＨ１に金属めっき層を同一めっき条件で安定して埋め込むことができる。
図１１には、図１０の電子部品内蔵基板１に半導体チップが実装された様子が示されている。図１１に示すように、図１０の電子部品内蔵基板１の上面側の第５配線層２５に、半導体チップ９０の接続部がはんだなどのバンプ電極９２を介してフリップチップ接続される。
その後に、半導体チップ９０と電子部品内蔵基板１との隙間にアンダーフィル樹脂９４が充填される。このように、図１０の電子部品内蔵基板１の第２絶縁層２２側の最外面が半導体チップ９０を搭載するための部品搭載面として形成される。
さらに、電子部品内蔵基板１の下面側の第５配線層２５（パッド）にはんだボールを搭載するなどして外部接続端子９６を形成する。
図１１の例では、電子部品内蔵基板１のチップキャパシタ４０は、半導体チップ９０の電源電圧を安定させ、かつ高周波ノイズを低減させる目的で電源ラインとグランドラインとの間にデカップリングキャパシタとして配置される。
本実施形態では、チップキャパシタ４０を内蔵させ、表面に半導体チップ９０を実装する組み合わせを例示したが、各種の電子部品の組み合わせに適用することができる。また、コア基板に配線層が形成されていない形態にも適用することができる。
１…電子部品内蔵基板、２…コア配線基板、３…コア基板、５…銅張積層板、２ａ，２２ｚ，８２ａ…開口部、１１…第１コア材、１２…第２コア材、１３…第３コア材、２１…第１配線層、２２…第２配線層、２３…第３配線層、２４…第５配線層、２５…第５配線層、２１ａ，２２ａ…銅箔、２２ｂ…スルーホールめっき層、２２ｃ…金属めっき層、２２ｘ…プレーン層、２２ｙ…接続パッド、３０…仮止めテープ、３２…フィルム、３４…粘着層、４０…チップキャパシタ、４２…接続端子、５０…第１絶縁層、５２…第１内側絶縁層、５２ｘ…充填絶縁部、５２ｙ，５２ｚ…補強絶縁部、５４…第１外側絶縁層、５２ａ，５４ａ，６０ａ…樹脂フィルム、６０…第２絶縁層、７０…第３絶縁層、８０…第４絶縁層、８２…ソルダレジスト層、９０…半導体チップ、９２…バンプ電極、９４…アンダーフィル樹脂、９６…外部接続端子、Ａ…露出面、ＣＰ…窪み部、Ｒ…樹脂体、ＴＨ…スルーホール。ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール、ＶＨ３…第３ビアホール。

Claims (12)

  1. 開口部を備えた基板と、
    前記基板に形成された第１配線層と、
    前記開口部内に配置された電子部品と、
    前記基板の一方の面に形成され、前記電子部品を封止する第１絶縁層と、
    前記基板の他方の面に形成された第２絶縁層と、
    前記第１絶縁層上に形成された第２配線層と、
    前記第２絶縁層上に形成された第３配線層と
    を有し、
    前記第１絶縁層は、前記基板の一方の面を被覆して前記開口部内を充填する内側絶縁層と、前記内側絶縁層上に形成された外側絶縁層とから形成されていることを特徴とする電子部品内蔵基板。
  2. 前記第１配線層は、前記基板の両面にそれぞれ形成されており、
    前記第２配線層が、前記内側絶縁層及び外側絶縁層内に形成されたビア導体を介して前記第１配線層に接続されており、
    前記第３配線層が、前記第２絶縁層内に形成されたビア導体を介して前記電子部品の接続端子及び前記第１配線層に接続されていることを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 前記第１絶縁層の厚みは、前記第２絶縁層の厚みと略同一であることを特徴とする請求項１又は２に記載の電子部品内蔵基板。
  4. 前記開口部の外側周囲領域の前記基板の表面は、前記第１配線層が後退した露出面となっており、前記露出面と前記第２絶縁層との間に、前記内側絶縁層の補強絶縁部が形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板。
  5. 前記開口部に充填された部分の前記内側絶縁層に窪み部が形成されており、前記窪み部を充填して前記内側絶縁層の上に前記外側絶縁層が形成されて、前記第１絶縁層の表面が平坦化されていることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品内蔵基板。
  6. 前記基板の前記第２絶縁層側の最外面が半導体チップを搭載する部品搭載面として形成されることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品内蔵基板。
  7. 第１配線層を備えた基板を用意し、前記基板に開口部を形成する工程と、
    前記開口部内に電子部品を配置する工程と、
    前記基板の一方の面に前記電子部品を封止する内側絶縁層を形成する工程と、
    前記内側絶縁層の上に外側絶縁層を形成して前記基板の一方の面に前記内側絶縁層及び外側絶縁層から形成される第１絶縁層を得ると共に、前記基板の他方の面に第２絶縁層を形成する工程と、
    前記第１絶縁層の上に第２配線層を形成すると共に、前記第２絶縁層の上に第３配線層を形成する工程とを有することを電子部品内蔵基板の製造方法。
  8. 前記基板を用意し、開口部を形成する工程において、前記第１配線層は前記基板の両面にそれぞれ形成されており、
    前記第２配線層及び第３配線層を形成する工程において
    前記第２配線層は、前記第１絶縁層内に形成されたビア導体を介して前記第１配線層に接続され、
    前記第３配線層は、前記第２絶縁層内に形成されたビア導体を介して前記電子部品の接続端子及び前記第１配線層に接続されることを特徴とする請求項７に記載の電子部品内蔵基板の製造方法。
  9. 前記第１絶縁層の厚みと前記第２絶縁層の厚みとが略同一に設定されることを特徴とする請求項７又は８に記載の電子部品内蔵基板の製造方法。
  10. 前記基板に開口部を形成する工程において、前記開口部の外側周囲領域の前記基板の表面が、前記第１配線層が外側に後退した露出面となるようにし、
    前記内側絶縁層を形成する工程において、前記露出面の上に前記内側絶縁層の補強絶縁部が形成されることを特徴とする請求項７乃至９のいずれか一項に記載の電子部品内蔵基板の製造方法。
  11. 前記内側絶縁層を形成する工程において、前記開口部に充填された部分の前記内側絶縁層に窪み部が形成され、
    前記外側絶縁層を形成する工程において、前記窪み部を充填して前記内側絶縁層の上に前記外側絶縁層が形成されて、前記第１絶縁層の表面が平坦化されることを特徴とする請求項７乃至１０のいずれか一項に記載の電子部品内蔵基板の製造方法。
  12. 前記基板の前記第２絶縁層側の最外面が半導体チップを搭載する部品搭載面として形成されることを特徴とする請求項７乃至１１のいずれか一項に記載の電子部品内蔵基板の製造方法。
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