JP2014206861A - レギュレータ回路およびレギュレータを形成した半導体集積回路装置 - Google Patents

Abstract

【課題】外部電源電圧が瞬断または瞬低になったときでも、負荷回路である各回路系が正常動作できる電圧を供給でき、各回路系が正常動作できる出力電圧において温度依存性を有さないレギュレータ回路およびこれを形成した半導体集積回路装置を提供する。【解決手段】逆流防止用のダイオード１１と抵抗１４の並列回路（ＺＤ／Ｒ並列回路１０）を外部電源電圧端子（ＶＢ端子）とＭＯＳＦＥＴ６のドレイン７の間に設けることで、外部電源電圧ＶＢが瞬断または瞬低になったときでも、各回路系２０が正常動作できる電圧を供給できるレギュレータ回路１００およびこれを搭載した半導体集積回路装置を提供することができる。さらに、各回路系２０が正常動作できる出力電圧において温度依存性を有さないレギュレータ回路１００およびこれを形成した半導体集積回路装置を提供することができる。【選択図】 図１

Description

この発明は、例えば、内燃機関点火装置などの電力変換装置に用いられるレギュレータ回路およびレギュレータ回路を形成した半導体集積回路装置に係り、特に、外部電源電圧の瞬断もしくは瞬低に対して、各回路系が正常に動作できる電圧を出力できるレギュレータ回路およびレギュレータ回路を形成した半導体集積回路装置に関する。

図８は、一般的な外部電源電圧ＶＢを降圧させるレギュレータ回路５００の要部回路図である。基準電圧回路５５に、例えば、バンドギャップ基準回路を用いて、この基準電圧回路５５から発生させる温度依存性の無い（実際は多少あるがここでは無いものとする）基準電圧を使用することにより、レギュレータ回路５００の出力電圧ＶＲＥＧは基準電圧ＶＲＥＦの抵抗分圧比（第１抵抗６５と第２抵抗６６）を加味した安定した電圧にすることができる。外部電源電圧が入力される外部電源電圧端子ＶＢ（例えば、バッテリ電圧などの外部電源電圧が入力される端子）に接続しているＭＯＳＦＥＴ５６（エンハンスメント型、ｎチャネル型のＭＯＳＦＥＴ）に流れる電流を各回路系７０に流れる電流以上に設定することで、レギュレータ回路５００の出力電圧ＶＲＥＧを一定電圧である設定電圧ＶＲＥＧ０にすることができる。このＭＯＳＦＥＴ５６にデプレッション型を用いることで、低い外部電源電圧ＶＢからのＶＲＥＧを立ち上げることができる。

尚、図中の符号で、５２はオペアンプ５１のプラス端子、５３はオペアンプ５１のマイナス端子、５４はオペアンプ５１の出力端子、５７はＭＯＳＦＥＴ５６のドレイン、５８はＭＯＳＦＥＴ５６のソース、５９はＭＯＳＦＥＴ５６のゲート、６５は第１抵抗、６６は第２抵抗、６７は第１接続点、６８は第２接続点、６９はレギュレータ回路５００の出力端子、ＶＢは外部電源電圧、ＶＤＤはオペアンプ５１を駆動する電源である。

図９は、図８のレギュレータ回路５００におけるＶＢの瞬断時の挙動を示す図であり、同図（ａ）はＶＢの波形図、同図（ｂ）はＶＲＥＧの波形図である。ここで、ＶＢ＝０Ｖから立上りに於いてＶＢがＶＲＥＧに略等しくなっているが、本来エンハスメント型のＭＯＳを使用した場合は、その閾値電圧分低くなる領域がある。簡略化の為、デプレッション型での動作を示している。ＶＢがＶＲＥＧを下回り、例えば０Ｖまで降下した時は、ＶＲＥＧもＶＢに追従して０Ｖまで低下する。正常動作においては各回路系７０を構成する図示しないコンデンサ（特に回路系が半導体集積回路で構成している場合は小さくなる）はＶＲＥＧで充電された状態にある。ＶＲＥＧに瞬断が発生した時には、このコンデンサに充電された電荷は外部電源（バッテリー）側へ外部電源電圧端子（ＶＢ端子）を介して放電して図示しない外部電源を逆充電する。

この放電はコンデンサが小さい場合には、ＶＲＥＧはＶＢの低下に追随して行なわれる。ＶＢが大幅に低下した場合には、ＶＲＥＧも大幅に低下して、ＶＲＥＧの最低電圧ＶＲＥＧ２は０Ｖになる。点線で示すＶＲＥＧ１を各回路系７０が正常に動作できる電圧とすると、ＶＲＥＧ２＜ＶＲＥＧ１になった時点で、各回路系７０は正常に動作することが困難になる。各回路系７０は論理回路を内蔵しており、この論理回路で構成される、例えば、ラッチ回路などは正常状態を維持できなくなり、ラッチ解除などの誤動作が生じる。

図１０は、ＶＲＥＧのＶＢ依存性を示す図である。これは、レギュレータ回路５００の動作開始時や動作停止時の場合のＶＢ依存性を示す。
レギュレータ回路５００が動作を開始し、ＶＢが徐々に０Ｖから上昇するとき、ＶＲＥＧはＶＢに追随して上昇する。そのため、ＶＲＥＧ＝ＶＢで上昇する。ＶＢがＶＲＥＧ０に達した時点でＶＲＥＧ＝ＶＲＥＧ０となり、ＶＢ＞ＶＲＥＧ０の状態では、ＶＲＥＧはＶＲＥＧ０となり、一定電圧となる。通常、このＶＲＥＧ０でレギュレータ回路５００は動作する。ここでは、例えば、丸印を動作点とする。

一方、レギュレータ回路５００の停止移行状態で、ＶＢがＶＧＲＥ０より高い電圧から０Ｖまで低下する場合は、ＶＢ≧ＶＲＥＧ０の場合は、ＶＲＥＧ＝ＶＲＥＧ０となり、ＶＲＥＧ０＞ＶＢ＝０Ｖの範囲では、ＶＲＥＧ＝ＶＢとなり、ＶＲＥＧはＶＢに追随して０Ｖまで低下する。

図１１は、ＶＲＥＧの温度依存性を示す図である。ＶＲＥＧの温度依存性は、前記したように、バンドギャップ基準回路などのような温度依存性が無い基準電圧を用いた場合には、ＶＲＥＧの温度依存性は無くフラットになる。そのため、動作点でのＶＲＥＧはＶＲＥＧ０と一致し、温度の上昇・下降に対してＶＲＥＧは変化せず一定値となる。

また、特許文献１では、出力側に逆流防止用ダイオードを備えた並列冗長システム用直流電源装置において、ダミー抵抗を必要な時にのみ使用する構成にすることで、故障機の選択を確実に行なうことができ、損失低減に寄与きることが開示されている。

また、特許文献２では、チャージポンプ回路は、電圧源と、昇圧用キャパシタと、保持用キャパシタと、電圧源によって充電されたキャパシタの放電電流の逆流を防止するとともにチャージポンプ回路の出力電圧を順方向電圧分だけ減少させるように設けられたダイオードを備えている。この回路は、キャパシタへの充電作用を利用して電圧源の出力電圧よりも大きな電圧値を出力する。この回路はまた、電圧源の出力電圧を順方向電圧分だけ増加させるように設けられた補正用ダイオードを備えている。この構成により、チャージポンプ回路の出力電圧に、ダイオードの順方向電圧の影響を防止することが開示されている。

特許文献３には、ＩＧＢＴやＭＯＳＦＥＴ等の入力容量の大きな能動素子のゲートを駆動するゲート駆動装置であって、バッテリなどの外部電源から供給される外部電源に基づいて内部電源を形成する内部電源回路を有する半導体集積回路４を備えている。この半導体集積回路は、電圧低下抑制回路を内蔵し、この電圧低下抑制回路で、入力される外部電源電圧の瞬時的な最低動作電圧未満への低下時に、前記内部電源回路の内部電源電圧の最低動作電圧未満への低下及び前記ゲートへの出力電圧の急激な低下を抑制する。これによって、半導体集積回路と並列に接続されたバイパスコンデンサを省略して部品点数を減少させながら内部電源電圧及び出力電圧の変動を抑制することができるゲート駆動装置を提供することが開示されている。このゲート駆動回路には、内部電源回路にツェナーダイオードＺＤと抵抗Ｒを並列接続したＺＤ／Ｒ並列回路を設けることが記載されている。外部電源電圧を降圧するレギュレータ回路にこのＺＤ／Ｒ並列回路を設けた場合については図１２〜図１５で説明している。

特開昭５９−９６８２８号公報（第２図） 特開２００４−１２９４１３号公報（図１） 特開２０１０−２８８４４４号公報（図１）

しかし、前記した図８のレギュレータ回路５００では、瞬断または瞬低があると、図９に示すように、ＶＲＥＧが０Ｖまで低下するかまたは大幅に低下する。ＶＲＥＧが大幅に低下すると、各回路系７０に供給される電源電圧が大幅に低下し、ＶＲＥＧの最低値ＶＲＥＧ２は、各回路系７０が正常な動作できる最低電圧（＝ＶＲＥＧ１）を下回り、正常動作を維持できなくなる。例えば、前記したように、ラッチ回路などでは、ラッチが解除されるという誤動作する。これを防止するために、瞬断または瞬低があった場合でも、各回路系７０が正常動作できる電圧を供給できる対策した従来のレギュレータ回路６００について説明する。

図１２は、対策した従来のレギュレータ回路６００の要部回路図である。図８のレギュレータ回路５００の出力端子６９側（下流側）にツェナーダイオード６１と抵抗６４を並列接続した逆電流制限回路であるＺＤ／Ｒ並列回路６０を接続する。このＺＤ／Ｒ並列回路６０は、ＶＢ＜ＶＲＥＧ０時に、各回路系７０の図示しないコンデンサからＭＯＳＦＥＴ５６の図示しないボディダイオード（寄生ダイオード）を介してＶＢ端子へ流れる電流Ｉｂを阻止する回路である。ツェナーダイオード６１は逆流を防止するが、抵抗６４は逆電流を抑制して流すので、逆電流（電流Ｉｂ）は完全には遮断できない。

また、この抵抗６４は、後述するように、ＶＢが０Ｖから上昇するとき、ツェナーダイオード６１の立ち上がり電圧（０．６Ｖ程度）になるまでの間、回路系７０に電圧を供給するために必要である。つぎに、ＺＤ／Ｒ並列回路６０を設けることによる効果を説明する。尚、ツェナーダイオード６１の立ち上がり電圧（＝０．６Ｖ）とは、順方向電流が立ち上がるときの電圧であり、ｐｎ接合の拡散電位の影響を受ける電圧である。

図１３は、図１２のレギュレータ回路６００におけるＶＢの瞬断時の挙動を示す図であり、同図（ａ）はＶＢの波形図、同図（ｂ）はＶＲＥＧの波形図である。外部電源電圧ＶＢが外部電源電圧端子（ＶＢ端子）に印加されると、オペアンプ５１の動作により、オペアンプ５１のマイナス端子５３の電位はプラス端子５２の電圧を反映してプラス端子５２の電圧（ＶＥＲＦ）と等しくなり、第２接続点６８の電圧はオペアンプ５１の基準電圧ＶＲＥＦになる。この基準電位ＶＲＥＦが第２抵抗６６に発生するように、オペアンプ５１の出力端子５４がら出力される出力電圧が入力されるＭＯＳＦＥＴ５６のゲート電圧を調整して第２抵抗６６に流れる電流Ｉｏを調節する。この第１接続点６７の電圧は（（第１抵抗６５の抵抗値＋第２抵抗６６の抵抗値）／第２抵抗６６の抵抗値)×ＶＲＥＦとなり、設定電圧ＶＲＥＧ０となる。そうすると、ＶＲＥＧ＝ＶＲＥＧ０−Ｖｐとなり、ＶＢ≧ＶＲＥＧ０の範囲で一定電圧(ＶＲＥＧ０−Ｖｐ)になる。ＶｐはＺＤ／Ｒ並列回路６０で生じる電圧降下Ｖｐである。

一方、ＶＢが瞬断すると、ＶＢ＜ＶＲＥＧ０となり、極端な場合はＶＢ＝０Ｖになる。このとき各回路系７０で蓄えられた電荷は吐き出され、逆流制限回路であるＺＤ／Ｒ並列回路６０を介してＶＢ端子に向かって逆電流が流れようとするが、ツェナーダイオード６１で阻止されるため、逆電流は抵抗６４を介して流れる。ＶＢ電圧＜０になった場合には、ＧＮＤから各回路系のボディダイオードを介し抵抗６４に流れ込む。従って、ＶＢ＝０Ｖのとき、ＶＲＥＧ＝０とはならずにＶＲＥＧ＝ＶＲＥＧ２となる。このＶＲＥＧ２は、抵抗６４に流れる電流に依存する。

このＶＲＥＧ２を、抵抗６４を最適化し各回路系７０が正常動作できる電圧（≧ＶＲＥＧ１）以上に設定することで、瞬断または瞬低があった場合でも、各回路系７０は正常に動作を維することができる。

図１４は、ＶＲＥＧのＶＢ依存性を示す図である。これは、レギュレータ回路６００の動作開始時や動作停止時の場合のＶＢ依存性を示す。
ＶＢ≧ＶＲＥＧ０ではＶＲＥＧ＝ＶＲＥＧ０−Ｖｐである。また、ＶＢ＜ＶＲＥＧ０ではＶＲＥＧ＝ＶＢ−Ｖｐとなる。ＶＢがツェナーダイオード６１の立ち上がり電圧（０．６Ｖ）〜０Ｖの間はＶＲＥＧの低下率は小さくなる。これはＶｐがこの間では抵抗６４で発生する電圧（Ｒ×Ｉｒ１）が支配的になるためである。前記のＶＲＥＧが各回路系７０に供給される。図中の丸印は動作点である。

図１５は、ＶＲＥＧの温度依存性である。基準電圧ＶＲＥＦの温度依存性が無い場合でも、ＶＲＥＧの温度依存性はＺＤ／Ｒ並列回路６０で発生する電圧降下Ｖｐの温度依存性が反映される。この温度依存性は正となり、温度が上昇するとＶｐが減少し、温度が低下するとＶｐが増大する。

つまり、図１２に示すレギュレータ回路６００では、ＶＢ≧ＶＲＥＧ０の範囲で、ＶＲＥＧはＶＲＥＧ０より常にＶｐ分だけ低い電圧となる。さらにＶＲＥＧは、Ｖｐの温度依存性が反映されて、正の温度依存性を有するため、各回路系の出力特性に於いて温度依存性をなくしたい場合に、電源として使用するには不向きであるをいう課題がある。

また、特許文献１および２では、外部電源電圧の落ち込みに対しレギュレータ出力を安定化させて、各回路系の誤動作を防止し、低い外部電源電圧においても回路動作を可能にしする。さらに、各回路系が正常に動作できる電圧を供給できるように、ＶＲＥＧの温度依存性がないレギュレート回路については記載されていない。

この発明の目的は、前記の課題を解決して、外部電源電圧が瞬断または瞬低になったときでも、負荷回路である各回路系が正常動作できる電圧を供給でき、各回路系が正常動作できる出力電圧において温度依存性を有さないレギュレータ回路およびレギュレータ回路を形成した半導体集積回路装置を提供することである。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、外部電源電圧を降圧して各回路系に電圧を供給するレギュレータ回路において、外部電源電圧端子と、該外部電源電圧端子に接続するスイッチング素子と、該スイッチング素子に接続する第１抵抗と、該第１抵抗に一端が接続し他端がグランドに接続する第２の抵抗と、レギュレータ回路を制御するオペアンプと、該オペアンプのプラス端子に接続する基準電圧回路とを備え、前記オペアンプのマイナス端子を前記第１抵抗と第２抵抗の接続点に接続し、前記オペアンプの出力を前記スイッチング素子のゲートに接続し、前記スイッチング素子と前記第１抵抗の接続点にレギュレータ回路の出力端子を接続し、前記外部電源電圧端子と前記スイッチング素子の間のそれぞれに接続する逆流制限回路を設けた構成とする
。

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記の逆流制限回路がダイオードと抵抗の並列回路もしくはダイオードのみからなり、前記ダイオードのアノードが前記外部電源電圧端子に接続するとよい。

また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記ダイオードが、ｐｎダイオード、ツェナーダイオードもしくはショットキーダイオードであるとよい。

また、特許請求の範囲の請求項４に記載の発明によれば、請求項１に記載の発明において、前記スイッチング素子が、エンハンスメント型またはデプレッション型のｎチャネルＭＯＳＦＥＴであるとよい。

また、特許請求の範囲の請求項５に記載の発明によれば、前記の請求項１〜４のいずれか一項に記載のレギュレータ回路と、前記回路系が同一半導体基板に形成される半導体集積回路装置とする。

この発明において、逆流防止用のダイオードと抵抗の並列回路（ＺＤ／Ｒ並列回路）を外部電源電圧端子とスイッチング素子の高電位側の間に設けることで、外部電源電圧が瞬断または瞬低になったときでも、負荷回路が正常動作できる電圧を供給できるレギュレータ回路およびレギュレータ回路を形成した半導体集積回路装置を提供することができる。

さらに、各回路系が正常動作できる出力電圧において温度依存性を有さないレギュレータ回路およびレギュレータ回路を形成した半導体集積回路装置を提供することができる。

この発明の第１実施例に係るレギュレータ回路１００の要部回路図である。 図１のレギュレータ回路１００におけるＶＢの瞬断時の挙動を示す図であり、図（ａ）はＶＢの波形図、図（ｂ）はＶＲＥＧの波形図である。 ＶＲＥＧのＶＢ依存性を示す図である。 ＶＲＥＧの温度依存性であり、（ａ）はＶＢ≧ＶＲＥＧ０＋Ｖｐの場合の図、（ｂ）はＶＢ＜ＶＲＥＧ０＋Ｖｐの場合の図である。 この発明の第２実施例に係るレギュレータ回路２００の要部回路図である。 ＶＲＥＧのＶＢ依存性を示す図である。 この発明の第３実施例に係る半導体集積回路装置３００の要部平面図である。 一般的な外部電源電圧を降圧させるレギュレータ回路５００の要部回路図である。 図８のレギュレータ回路５００におけるＶＢの瞬断時の挙動を示す図であり、同図（ａ）はＶＢの波形図、同図（ｂ）はＶＲＥＧの波形図である。 ＶＲＥＧのＶＢ依存性を示す図である。 ＶＲＥＧの温度依存性を示す図である。 対策した従来のレギュレータ回路６００の要部回路図である。 図１２のレギュレータ回路６００におけるＶＢの瞬断時の挙動を示す図であり、（ａ）はＶＢの波形図、（ｂ）はＶＲＥＧの波形図である。 ＶＲＥＧのＶＢ依存性を示す図である。 ＶＲＥＧの温度依存性である。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例に係るレギュレータ回路１００の要部回路図である。図１２との違いは、逆電流制限回路であるＺＤ／Ｒ並列回路１０をレギュレートする前に配置している点である。ＺＤ／Ｒ並列回路１０のＺＤはツェナーダイオード１１であり、Ｒは抵抗１４である。

このレギュレータ回路１００は、オペアンプ１と、オペアンプ１のプラス端子２に接続する基準電圧回路５と、オペアンプ１の出力端子４にゲート９が接続するＭＯＳＦＥＴ６と、このＭＯＳＦＥＴ６のドレイン７とツェナーダイオード１１のカソード１３が接続するＺＤ／Ｒ並列回路１０とを備える。このＺＤ／Ｒ並列回路１０のツェナーダイオード１１のアノード１２に接続する外部電源電圧端子（ＶＢ端子）と、ＭＯＳＦＥＴ６（エンハンスメント型でｎチャネル型）のソース８に接続する第１抵抗１５と、この第１抵抗１５に一端が接続し他端がグランドＧＮＤに接続する第２抵抗１６を備える。ＭＯＳＦＥＴ６のソース８と第１抵抗１５の接続点である第１接続点１７に接続する各回路系２０と、第１接続点１７に接続するレギュレータ回路１００の出力端子１９とを備える。前記の第１抵抗１５と第２抵抗１６の接続点を第２接続点１８とする。前記オペアンプ１のマイナス端子３と第２接続点１８を接続する。前記オペアンプ１は電源ＶＤＤとグランドＧＮＤに接続される。前記のＺＤ／Ｒ並列回路１０はツェナーダイオード１１と抵抗１４が並列接続された回路である。また、前記の基準電圧回路５としてバンドギャップ基準回路を用いると温度依存性がないためによい。またツェナーダイオード１１の代わりに通常のｐｎダイオードを用いても構わない。つぎに、回路動作を説明する。

（ａ）バッテリーなどの図示しない外部電源回路からＶＢ端子に外部電源電圧ＶＢが印加される。
（ｂ）オペアンプ１動作により、ＭＯＳＦＥＴ６をオン状態にする。ＭＯＳＦＥＴ６がデプレッション型の場合は、すでにオン状態になっている。

（ｃ）オペアンプ１のプラス端子２に入力された基準電圧ＶＲＥＦがマイナス端子３に反映され、この反映されたＶＲＥＦが第１抵抗１５と第２抵抗１６の接続点である第２接続点１８の電圧となるように、ＶＢ端子からＺＤ／Ｒ並列回路１０，ＭＯＳＦＥＴ６，第１抵抗１５および第２抵抗１６を介してグランドＧＮＤに電流Ｉｍが流れる。このときＭＯＳＦＥＴ６と第１抵抗１５の接続点である第１接続点１７の電圧は、（（第１抵抗１５の抵抗値＋第２抵抗１６の抵抗値）÷第２抵抗１６の抵抗値）×ＶＲＥＦの値になり、レギュレータ回路１００の出力電圧ＶＲＥＧの設定電圧ＶＲＥＧ０となる。外部電源電圧ＶＢがＶＲＥＧ０に低下するまで、ＶＲＥＧ＝ＶＲＥＧ０で一定電圧になる。このＶＲＥＧ（＝ＶＲＥＧ０）が各回路系２０の電源電圧となり、各回路系２０を正常に動作させる。

図２は、図１のレギュレータ回路１００におけるＶＢの瞬断時の挙動を示す図であり、同図（ａ）はＶＢの波形図、同図（ｂ）はＶＲＥＧの波形図である。ＶＢが瞬断されてＶＢ＜ＶＲＥＧ０になると、各回路系２０からＭＯＳＦＥＴ６の図示しないボディダイオード（寄生ダイオード）を経由してＶＢ端子に電流が流れようとする。しかし、ＺＤ／Ｒ並列回路１０のツェナーダイオード１１により阻止され（漏れ電流は流れる）、ツェナーダイオード１１に並列に接続する抵抗１４を介して抑制された電流（厳密にはこれにツェナーダイオード１１の漏れ電流が加わる）がＶＢ端子に流れ込む。このとき、ＭＯＳＦＥＴ６と第１抵抗１５の接続点である第１接続点１７の電圧はＶＢより高くなり、抵抗１４に流れる電流Ｉ１によって決まる。この電圧の最低値をＶＲＥＧ２としたとき、このＶＲＥＧ２は各回路系２０が正常動作できる電圧（≧ＶＲＥＧ１）以上に設定される。尚、前記のＺＤ／Ｒ並列回路１０はＶＢ端子への逆流電流を制限する逆流制限回路である。

図３は、ＶＲＥＧのＶＢ依存性を示す図である。これは、レギュレータ回路１００の動作開始時や動作停止時の場合のＶＢ依存性を示す。
レギュレータ回路１００が動作を開始し、ＶＢが徐々に０Ｖから上昇するとき、ＶＲＥＧ＝ＶＢ−Ｖｐを保ちながら上昇する。ＶＢ≧ＶＧＲＥ０＋Ｖｐになったとき、ＶＲＥＧ＝ＶＲＥＧ０となる。ＶｐはＺＤ／Ｒ並列回路１０の電圧降下である。

一方、レギュレータ回路１００の停止移行状態で、ＶＢがＶＧＲＥ０＋Ｖｐより高い電圧から０Ｖまで低下する場合について説明する。ＶＢ≧ＶＲＥＧ０＋Ｖｐの場合では、ＶＲＥＧ＝ＶＲＥＧ０となり、ＶＲＥＧ０＋Ｖｐ＞ＶＢ＝０．６Ｖの範囲では、ＶＲＥＧ＝ＶＢ−Ｖｐを保ちながら０．６Ｖまで低下する。０．６Ｖ＞ＶＢ＝０の範囲では、ＶＲＥＧの低下率は小さくなる。これはＶｐがこの間ではツェナーダイオード１１の立ち上がり電圧Ｖｔｈ（＝０．６Ｖ)より小さくなり、抵抗１４で発生する電圧（ｒ×Ｉｒ：ｒは抵抗値、Ｉｒは電流）が支配的になるためである。前記のＶＲＥＧが各回路系７０に供給される。図中の丸印は動作点である。尚、０．６Ｖはツェナーダイオード１１の順方向の立ち上がり電圧Ｖｔｈ０であり、順電流が流れ始める電圧である。このＶｔｈ０は、前記したように、ｐｎ接合の拡散電位に関係する電圧である。この電圧は０．６Ｖ〜０．７Ｖ程度であるがここでは０．６Ｖとした。ツェナーダイオード１１が直列接続される場合は０．６Ｖ×直列数となる。

図４は、ＶＲＥＧの温度依存性であり、同図（ａ）はＶＢ≧ＶＲＥＧ０＋Ｖｐの場合の図、同図（ｂ）はＶＢ＜ＶＲＥＧ０＋Ｖｐの場合の図である。この温度依存性はＶｐの温度依存性が反映される。

同図（ａ）に示すように、ＶＢ≧ＶＲＥＧ０＋Ｖｐの場合は、ＶＲＥＧ＝ＶＲＥＧ０となり、Ｖｐの温度依存性の影響を受けない。そのため、ＶＧＲＥの温度依存性は無く、フラットになる。温度依存性が無いため、温度が低下しても動作点でのＶＲＥＧは低下せず、各回路系２０はＶＲＥＧ０が供給されるため、各回路系２０は正常な動作を維持できる。このように、ＶＲＥＧ≧ＶＲＥＧ０の範囲では、ＶＲＥＧは温度依存性を有さない。

同図（ｂ）に示すように、ＶＢ＜ＶＲＥＧ０＋Ｖｐの場合は、ＶＲＥＧ＝ＶＢ−Ｖｐとなるため、ＶＲＥＧの温度依存性はＶｐの温度依存性が反映されて、動作温度が低下すると、動作点でのＶＲＥＧはＶＲＥＧ０より低下する。しかし、動作温度が低下した場合でも、ＶＲＥＧ≧ＶＲＥＧ１になるように抵抗Ｒ１４を最適化することで、各回路系２０が正常に動作できる電圧を各回路系２０に供給することができる。

実施例１の構成にすることで、ＶＢが瞬断または瞬低になったときでも、各回路系２０が正常に動作できる電圧（≧ＶＲＥＧ１）を各回路系２０に供給できる。
さらに、外部電源電圧ＶＢがグランドＧＮＤに対して負電圧となった場合（負サージ電圧が印加された場合など）に、第２抵抗１６、第１抵抗１５および回路系２０のボディダイオードから逆流した電流が、ＭＯＳＦＥＴ６のボディダイオードを介して過大な逆流電流がＶＢ端子へ流れるのをＺＤ／Ｒ並列回路１０で抑制することができる。これによって、ある程度の瞬低時間であれば、各回路系に充電された電荷が放出される事はなく、すなわち誤動作を防止することができる。

図５は、この発明の第２実施例に係るレギュレータ回路２００の要部回路図である。実施例１との違いは、逆電流制限回路であるＺＤ／Ｒ並列回路１０を、ツェナーダイオード１１のみで構成したＺＤ回路１０ａとした点である。効果としては実施例１と基本的に同じであるが、更なる効果があるため、それにについて説明する。

ＶＢ＜ＶＲＥＧ０のときに、ＶＢ端子に流入する電流（逆流する電流）がツェナーダイオード１１の漏れ電流のみになり、逆流電流分を減少させることができる。しかし、以下に説明するようなデメリットがあるため、使用用途は限定される。

図６は、ＶＲＥＧのＶＢ依存性を示す図である。ＶＢがツェナーダイオード１１の順方向の立ち上がり電圧Ｖｔｈ０（しきい値電圧＝０．６Ｖ）までは、ＶＲＥＧは殆ど０Ｖであり、この立ち上がり電圧Ｖｔｈ０を超えた時点からＶＲＥＧは立ち上がる。そのため、ＶＢが０Ｖ〜０．６Ｖの間の低い電圧では、レギュレータ回路２００の出力電圧ＶＲＥＧは立ち上がらず、各回路系２０に電圧を供給することができない。そのため、実施例１に比べて、ＶＲＥＧの立ち上がり時の不定状態が解除されるＶＢは高くなる。

また、ＶＢがＶＲＥＧ０より高い電圧から低下してＶＲＥＧ０より小さくなる場合には、ＶＢ＝ＶＲＥＧ０＋Ｖｐになった時点で、ＶＲＥＧの低下が開始される。ＺＤ回路１０ａでは、抵抗１４に流れていた電流Ｉｒが付加されてツェナーダイオード１１に流れてるため、ツェナーダイオード１１の電圧降下Ｖｄが大きくなり、Ｖｐが増大する。その結果、ＶＲＥＧが低下を開始するＶＢが高くなる。つまり、ＶＲＥＧ＝ＶＲＥＧ０となるＶＢの範囲が狭くなる。

尚、ツェナーダイオード１１をショットキーダイオード（ＳＢＤ）に替えると、立ち上がり電圧Ｖｔｈ０を０．６Ｖより低くできるため(例えば、０．４Ｖ程度の電圧)、外部電源の立ち上がり時の不安状態を前記の場合より低いＶＢ（０．４Ｖ程度）から解除することができる。また、ＶＲＥＧが低下を開始するＶＢを低くすることができる。

図７は、この発明の第３実施例に係る半導体集積回路装置３００の要部平面図である。この半導体集積回路装置３００は、同一半導体基板４０に、前記した実施例１，２のレギュレータ回路１００，２００と、外部のパワースイッチング素子４１（例えば、ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタなど）を駆動する制御回路２５、パワースイッチング素子４１の過電圧、過電流を検出する電流検出回路２６、パワースイッチング素子４１を保護する電圧検出回路２７、信号伝達回路２８などの各回路系２０を形成して製作される。この各回路系２０はレギュレータ回路１００，２００にとっては負荷回路である。このレギュレータ回路１００，２００の外部電源電圧端子（ＶＢ端子）は，例えば、バッテリーなどの外部電源回路４６に接続する。出力端子１９は各回路系２０と実線で示す電源配線４２で接続し、ＶＲＥＧは各回路系２０の内部電源電圧となる。また、制御回路２５の出力端子４４はパワースイッチング素子４１のゲート４５に接続し、出力端子４４からの出力信号によりスイッチング素子４１は制御される。

前記の各回路系２０は図示しない各種拡散領域で形成される論理回路を有し、各回路系２０（制御回路２５、電流検出回路２６）は、パワースイッチング素子４１との間で点線４３で示すように信号のやり取りがある。尚、各種拡散領域には論理回路を構成するＭＯＳＦＥＴを形成するためのウェル領域、ソース領域およびドレイン領域などである。また、電源配線４２や点線４３で示す配線は半導体基板４０上に絶縁膜を介して導電膜で形成される。

また、前記のツェナーダイオード１１や抵抗１４は、例えば、半導体基板４０上に絶縁膜を介してポリシリコン膜で形成されたり、半導体基板４０内の拡散領域で形成される。
前記の各回路系２０は、レギュレータ回路１００，２００の出力電圧ＶＲＥＧを内部電源電圧としているため、本発明のレギュレータ回路１００，２００を形成した半導体集積回路装置４０では、外部電源電圧ＶＢが瞬断や瞬低した場合でも各回路系２０は正常動作が維持できて、この半導体集積回路装置４０と信号のやり取りを行なう外部のパワースイッチング素子４１の駆動や検出および保護を安定して確実に行なうことができる。

また、並列回路１０の位置をＭＯＳＦＥＴ６のドレイン側へ変更することにより、瞬低時の逆流電流を完全に抑制しつつ、内部回路の電源供給はパワースイッチング素子４１のゲートに蓄えられた電荷を利用する事で、更に長い瞬低に対しても比較的安定した出力４３が可能となる。

１ オペアンプ
２ プラス端子
３ マイナス端子
４，１９，４４ 出力端子
５ 基準電圧回路
６ ＭＯＳＦＥＴ
７ ドレイン
８ ソース
９，４５ ゲート
１０ ＺＤ／Ｒ並列回路
１０ａ ＺＤ回路
１１ ツェナーダイオード
１２ アノード
１３ カソード
１４ 抵抗
１５ 第１抵抗
１６ 第２抵抗
１７ 第１接続点
１８ 第２接続点
２０ 各回路系
２５ 制御回路
２６ 電流検出回路
２７ 電圧検出回路
２８ 信号伝達回路
４０ 半導体基板
４１ パワースイッチング素子（ＩＧＢＴなど）
４２ 電源配線
４３ 点線
４６ 外部電源回路（バッテリーなど）
４７ ＧＮＤ配線
１００，２００ レギュレータ回路
３００ 半導体集積回路装置
ＶＲＥＦ 基準電圧
ＶＢ 外部電源電圧
ＶＲＥＧ レギュレータ回路の出力電圧
ＶＲＥＧ０ 設定電圧
ＶＲＥＧ１ 各回路系２０が正常動作できるＶＲＥＧ
ＶＲＥＧ２ ＶＲＥＧの最低電圧
Ｉｒ、Ｉ１ 抵抗１４に流れる電流
Ｉ２ 各回路系１０に流れる電流

Claims (5)

1. 外部電源電圧を降圧して各回路系に電圧を供給するレギュレータ回路において、外部電源電圧端子と、該外部電源電圧端子に接続するスイッチング素子と、該スイッチング素子に接続する第１抵抗と、該第１抵抗に一端が接続し他端がグランドに接続する第２の抵抗と、レギュレータ回路を制御するオペアンプと、該オペアンプのプラス端子に接続する基準電圧回路とを備え、前記オペアンプのマイナス端子を前記第１抵抗と第２抵抗の接続点に接続し、前記オペアンプの出力を前記スイッチング素子のゲートに接続し、前記スイッチング素子と前記第１抵抗の接続点にレギュレータ回路の出力端子を接続し、前記外部電源電圧端子と前記スイッチング素子の間のそれぞれに接続する逆流制限回路を設けたことを特徴とするレギュレータ回路。
2. 前記の逆流制限回路がダイオードと抵抗の並列回路もしくはダイオードのみからなり、前記ダイオードのアノードが前記外部電源電圧端子に接続することを特徴とする請求項１に記載のレギュレータ回路。
3. 前記ダイオードが、ｐｎダイオード、ツェナーダイオードもしくはショットキーダイオードであることを特徴とする請求項２に記載のレギュレータ回路。
4. 前記スイッチング素子が、エンハンスメント型またはデプレッション型のｎチャネルＭＯＳＦＥＴであることを特徴とする請求項１に記載のレギュレータ回路。
5. 前記の請求項１〜４のいずれか一項に記載のレギュレータ回路と、前記回路系が同一半導体基板に形成されることを特徴とする半導体集積回路装置。