JP2014220522A

JP2014220522A - 半導体素子

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Publication number: JP2014220522A
Application number: JP2014151986A
Authority: JP
Inventors: 正煥粱; Jeong-Hwan Yang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-03-17
Filing date: 2014-07-25
Publication date: 2014-11-20
Anticipated expiration: 2024-03-15
Also published as: US7151019B2; JP5822995B2; KR100483425B1; US7227175B2; KR20040081873A; JP2011103486A; US20060261326A1; JP2014199952A; US20060263960A1; US20040185626A1; US7129517B2; JP2011103487A; JP2004282080A; JP5815812B2

Abstract

【課題】ゲートとチャンネル部との接触面を増大させ電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させ電子移動度を向上させることができる半導体素子及びトランジスタを提供すること、及び、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができる半導体素子及びトランジスタを提供すること、を目的とする。【解決手段】半導体基板上に形成されて第１半導体パターンを含む３次元直線状の第１構造物と、第一構造物の中心部を貫通するように配置され、第１半導体パターンと異なる結晶構造を有する第２半導体パターンを含む第２構造物と、第１構造物に対して直交する方向に延長して３面で第２構造物の一部を囲むゲートを含むトランジスタとする。【選択図】図７

Description

本発明は、半導体素子及びその製造方法に関し、より詳細にはチャンネル（ｃｈａｎｎｅｌ）部とゲートパターンとの接触面を増大させて電流の損失を低減し、チャンネル部を構成する半導体層の格子（ｌａｔｔｉｃｅ）特性を変化させ電子移動度を向上させることができる半導体素子及びトランジスタに関するものである。

現在まで、半導体産業は技術的／産業的に量的及び質的な向上を達成してきた。その核心技術は、半導体トランジスタの小型化及び集積化技術である。半導体トランジスタの小型化及び集積化技術は、半導体素子を構成する構造物の小型化によって達成される。半導体素子が小型化されるにつれて、単位チップ内により多くの素子を集積することができ、素子を通過する電子の通過時間を減らすことにより、素子の処理速度を向上させることができる。又、半導体素子内で移動する電子の量を減少させて素子の消費電力を低減することができる。

半導体素子の高集積化、高速化、低電力化は、即ち半導体の性能向上を意味するものである。過去１９７１年、最少線幅が１０μｍ程度であったトランジスタから、１９９７年には最少線幅が０．２５μｍ程度であるトランジスタ、２００３年には最少線幅が９０ｎｍ程度であるトランジスタ時代まで期待することができるようになった。半導体電子素子の小型化技術は、過去３０年間、そのサイズにおいて約５０倍程度、その集積度においては約１００００倍程度、そしてチップの速度においては約１０００倍程度の向上を達成することができた。現在、約９０ｎｍの線幅を有するトランジスタに対する研究が進行されており、約６５ｎｍ程度の線幅を有するトランジスタに対する研究も進行されている。

従来の０．１３μｍの半導体製造工程では、２００ｍｍのウエハーに７０ｎｍ程度の幅を有するゲートを形成した。しかし、９０ｎｍの半導体製造工程では、３００ｍｍのウエハーに５０ｎｍ程度の線幅を有するゲートを形成することができる。更に、６５ｎｍの半導体製造工程では、３００ｍｍ以上のウエハーに３５ｎｍ程度の線幅を有するゲートの形成が可能であると予想されている。

前記９０ｎｍの半導体製造工程では、従来の０．１３μｍの半導体工程と比較して多くの改善が達成された。１．２ｎｍのゲート酸化膜、５０ｎｍのゲート及び変形シリコン技術等が基盤になって高速及び低電力のトランジスタを製作することができるのみならず、３００ｍｍのウエハーを用いることができるので、製造単価を低減することができる。このような傾向は継続されて、半導体技術の発展は無限であると予測されている。しかし、半導体技術の飛躍的な発展にもかかわらず、チップを構成する基本素子であるトランジスタ構造は、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｉｌｉｃｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）構造を維持している。即ち、電子を粒子として取り扱って、漂流拡散（ｄｒｉｆｔｄｉｆｆｕｓｉｏｎ）による運動方程式により記述される基本動作原理は、半導体素子が５０倍以上縮小されてきたにもかかわらず、変化していない。即ち、ＭＯＳＦＥＴ技術は、素子の縮小化技術の基本的な基盤とも言うことができる。

前記ＭＯＳＦＥＴ技術は、最少線幅０．１μｍまでは無理なく延長されると展望されている。しかし、０．１μｍ以下のナノ級ＭＯＳＦＥＴ技術においては、克服すべき多くの製造工程技術の障害がある。又、最少線幅１０ｎｍ水準の空間では物理学的な観点において、電子の量子力学的原理による運動効果が大きく現れるので、電子を単に独立的な荷電粒子として取り扱った過去の原理に基づくトランジスタは動作することができなくなる。

このような問題点を解決するために、ナノ級素子の製作工程技術の確立に基づいた時間的な観点で二つの解決方案が提示された。

第１に、現在のＭＯＳＦＥＴ技術の延長線上で短チャンネル効果や量子効果による不作用を極小化させることにより解決する方法と、第２に、古典的ＭＯＳＦＥＴ動作を脱皮した量子力学的動作原理を有するナノ新素子で代替する方法である。

０．１μｍ以下スケールのＣＭＯＳ技術は、１）有限な空乏層（ｓｐａｃｅｃｈａｒｇｅｌａｙｅｒ）、２）トンネルリング、３）ドーピングの不均一性問題のために、その有用性がまだ不透明である。又、素子製造技術上の障害要因としては、１）ｌｉｔｈｏｇｒａｐｈｙ、２）ｇａｔｅｏｘｉｄｅｆｉｌｍ、３）ｓｈａｌｌｏｗｓｏｕｒｃｅ／ｄｒａｉｎｅｘｔｅｎｓｉｏｎ、４）ｈａｌｏｐｏｃｋｅｔ／ｒｅｔｒｏｇｒａｄｅｗｅｌｌ形成技術等がある。

このような問題点を解決するための方案として、１）誘電率が大きく、ＳｉＯ２を代替することができるゲート酸化膜、２）ゲート遅延（ｇａｔｅｄｅｌａｙ）を向上させることができる技術、３）ゲート酸化膜とチャンネルとの間の表面散乱を縮小して電子移動度（ｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔｙ）を増加させて高い駆動電流を維持させる技術が研究されているが、現在まで特別な結果はない。

しかし、９０ｎｍの半導体製造工程において、前述した問題の一部を解決する方法として、半導体素子に変形シリコン技術（ｓｔｒａｉｎｅｄｓｉｌｉｃｏｎｔｅｃｈｎｏｌｏｇｙ）を用いることがある。

図１は、従来の半導体素子に変形シリコンを適用して電子移動度が増大する現象を説明するためのグラフである。図１は、インテル（Ｉｎｔｅｌ）社が行った変形シリコン（ｓｔｒａｉｎｅｄＳｉ）半導体の試験結果グラフである。図１において、縦軸は電子の有効移動度（ｅｆｆｅｃｔｉｖｅｍｏｂｉｌｉｔｙ）を意味し、横軸は垂直有効領域（ｖｅｒｔｉｃａｌｅｆｆｅｃｔｉｖｅｆｉｅｌｄ）を意味する。

図１を参照すると、一般的なシリコン半導体を用いた場合（１０）、１５％程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合（１５）、２０％程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合（１６）が図示されている。

一般に、半導体素子は５００〜６００Ｋ（Ｖ／Ｃｍ）領域で用いられる。この際、一般のシリコン半導体（１０）は、約２７０（ｃｍ２／Ｖ°ｓ）の電子移動値を示す。これに対して、１５％程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合（１５）には約４５０（ｃｍ２／Ｖ°ｓ）の電子移動値を示し、２０％程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合（１６）には４８０（ｃｍ２／Ｖ°ｓ）の電子移動値を示す。

図１に示したように、約１７％程度のゲルマニウム原子濃度を有するシリコン−ゲルマニウムエピタキシャル層を用いて活性シリコン層上に変形（ｓｔｒａｉｎ）を導入すると、電子移動度を７０％以上に改善することができる。しかし、図１は、２次元的な観点で半導体素子を試験したグラフであり、まだトランジスタに変形シリコン（ｓｔｒａｉｎｅｄＳｉ）を３次元的に整合（ｍａｔｃｈ）する製造技術は開発されていない。

現在までは、２次元的に半導体素子に変形シリコン（ｓｔｒａｉｎｅｄＳｉ）を用いてトランジスタの速度を向上させる研究が公知された程度である。究極的にトランジスタの集積度と速度を向上させるために、スケールを減らすか、３次元的に半導体素子を適用しなければならない。しかし、１００ｎｍ以下での集積回路工程用形状描写技術がまだ確保されなかったため、素子のスケールを減らすのには限界がある。従って、スケールを減らすことよりも３次元的な素子を適用する技術が更に適合すると展望されている。しかし、チャンネル幅が９０ｎｍ以下では、短チャンネル効果（ＳｈｏｒｔＣｈａｎｎｅｌＥｆｆｅｃｔ）とゲート酸化膜を通じた漏洩電流が発生する問題がある。ここで、短チャンネル効果とは、高温熱処理によりソース及びドレーン層内のｎ型又はｐ型不純物原子が、チャンネル領域内で拡散して有効チャンネルの長さが減少することを意味する。有効チャンネルの長さが減少すると、特に、極度に小さいゲート長さのデバイス内のソースとドレーンとの間に短絡が発生する。

これに対する改善方案として、ＣＭＯＳ構造でチャンネル（ｃｈａｎｎｅｌ）の３面にポリゲート（ｐｏｌｙｇａｔｅｓ）が形成されたトランジスタがある。このようなトランジスタをＴｒｉ−Ｇａｔｅ素子という。前記Ｔｒｉ−Ｇａｔｅ素子を用いると、シングルゲートを用いた場合よりもシリコンの厚さの問題及び短チャンネル効果も改善することができる。前述したように、変形シリコン（ｓｔｒａｉｎｅｄＳｉ）を用いたＴｒｉ−Ｇａｔｅ素子は、今後９０ｎｍ以下のトランジスタを具現することができる有力な技術であるが、前記のような問題のために、まだ具現されていない状況である。

特開平０９−１８１３０９号公報

本発明は、前述した従来技術の問題点を解決するためのもので、本発明の第１目的は、ゲートとチャンネル部との接触面を増大させ電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させ電子移動度を向上させることができる半導体素子及びトランジスタを提供することにある。

本発明の第２目的は、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができる半導体素子及びトランジスタを提供することにある。

本発明のトランジスタは、半導体基板上に形成されて第１半導体パターンを含む３次元直線状の第１構造物と、第一構造物の中心部を貫通するように配置され、第１半導体パターンと異なる結晶構造を有する第２半導体パターンを含む第２構造物と、第１構造物に対して直交する方向に延長して３面で第２構造物の一部を囲むゲートを含むことを特徴とする。

本発明によると、チャンネルとゲートとが接触する面積を増大させて電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させることによりチャンネル部内の電子移動度を向上させることができる。

従来の半導体素子に変形シリコンを適用して電子移動度が増大する現象を説明するためのグラフである。本発明の一実施例による半導体素子の製造方法を説明するための工程図である。本発明の一実施例による半導体素子の製造方法を説明するための工程図である。本発明の一実施例による半導体素子の製造方法を説明するための工程図である。本発明の一実施例による半導体素子の製造方法を説明するための工程図である。本発明の一実施例による半導体素子の製造方法を説明するための工程図である。本発明の一実施例による半導体素子の製造方法を説明するための工程図である。本発明の他の実施例による半導体素子を説明するための斜視図である。図８に図示したチャンネルとゲートとの接触面を説明するための断面図である。図８に図示したチャンネル内部の電子の流れを説明するための概略図である。従来の変形シリコンを用いた２次元的なチャンネルを３次元的な概念に拡張した斜視図である。

以下、添付図面を参照して本発明の好ましい実施例による半導体素子及びその製造方法について詳細に説明する。

［実施例１］
図２乃至図７は、本発明の一実施例による半導体素子の製造方法を説明するための工程図である。

図２及び図３を参照すると、本実施例の半導体素子の製造方法によると、まず半導体基板１００上に第１半導体層１１０を形成した後、第１半導体層１１０上に第１半導体層１１０と異なる格子（ｌａｔｔｉｃｅ）特性を有する第２半導体層１２０を形成する。

図４を参照すると、第１半導体層１１０及び第２半導体層１２０をエッチングして半導体基板１００上に第１半導体層パターン及び第２半導体層パターンからなる第１半導体パターン２００を形成する。

図５を参照すると、第１半導体パターン２００上に第１半導体層１１０と同一の格子特性を有する第３半導体層１３０を形成する。この場合、第３半導体層１３０は、第１半導体パターン２００をカバーしながら半導体基板１００上に形成される。

図６を参照すると、第３半導体層１３０をエッチングして第１半導体パターン２００の上面及び側壁を囲む第２半導体パターン３００を形成する。

図７を参照すると、第２半導体パターン３００が形成された半導体基板１００上にゲート層（図示せず）を形成した後、前記ゲート層をエッチングして第２半導体パターン３００と直交する方向にゲート４００を形成する。

本実施例において、半導体基板１００は酸化膜を含む絶縁基板であり、半導体基板１００上にはシリコンを含む第１半導体層１１０が形成される。この時、第１半導体層１１０は約１０〜３０ｎｍ程度の厚さで形成することが望ましい。

前記第１半導体層１１０上に第１半導体層１１０の結晶構造の変化を誘導する第２半導体層１２０が形成される。即ち、第１半導体層１１０上には、第１半導体層１１０と異なる格子特性を有する第２半導体層１２０が形成される。このような第２半導体層１２０は、第１半導体層１１０を構成する原子間の結合力を弱化させることによって、第１半導体層１１０の結晶構造を変化させる。これは、第２半導体層１２０と第１半導体層１１０とを互いに異なる結晶構造を有する材質で形成するためである。従って、第２半導体層１２０は、第１半導体層１１０の結晶構造を変化させることができる。例えば、第１半導体層１１０がシリコンで形成される場合、第２半導体層１２０は、シリコンの結晶構造を変化させるために、シリコン−ゲルマニウム又はシリコン−カーバイド層を用いて形成する。上部のシリコン−ゲルマニウム層又はシリコン−カーバイド層は、下部のシリコン内に引張力を誘導する。

好ましくは、第１半導体層１１０をシリコンで形成する場合、第２半導体層１２０はシリコン−ゲルマニウムで形成する。即ち、シリコン−ゲルマニウムを含む第２半導体層１２０は変形誘導層になり、シリコンを含む第１半導体層１１０は変形層になる。この場合、第１半導体層１１０を変形シリコン（ｓｔｒａｉｎｅｄｓｉｌｉｃｏｎ）層という。

前記第１半導体層１１０上に第２半導体層１２０を形成する方法は、選択的に適用が可能である。例えば、通常的な蒸着工程で第２半導体層１２０を形成するか、エピタキシャル（ｅｐｉｔａｘｉａｌ）成長工程で第２半導体層１２０を形成することができる。好ましくは、第１半導体層１１０上にエピタキシャル成長工程で第２半導体層１２０を形成することが好ましい。この際、第２半導体層１２０は、約１０〜９０ｎｍ程度の厚さを有する。

前記半導体基板１００上に第１半導体層１１０及び第２半導体層１２０を順次形成した後、第１半導体層１１０及び第２半導体層１２０を写真エッチング工程でエッチングして第１半導体パターン２００を形成する。この場合、第１半導体パターン２００は、半導体基板１００上に第１方向である長さ方向に形成される。

前記第１半導体パターン２００を形成した後、第１半導体パターン２００上に第３半導体層１３０を形成する。その後、写真エッチング工程で第３半導体層１３０をエッチングして第１半導体パターン２００の上面及び側面上に第３半導体層パターン１３１を形成することにより、第２半導体パターン３００を完成する。前記第３半導体層パターン１３１は、第２半導体パターン３００を囲む構造を有する。又、第３半導体層１３０は、第１半導体層１１０と同一な格子特性を有する。例えば、第１半導体層１１０をシリコンで形成した場合、第３半導体層１３０は第１半導体層１１０と同一な格子特性を有するシリコンで形成する。即ち、第３半導体層１３０は、第１半導体層１１０と同一な結晶構造を有する材質で形成する。しかし、第３半導体層１３０が第１半導体層１１０と完全に同一な物質では構成されない。

前記第２半導体パターン３００は、第３半導体層１３０を形成する方法によって、異なる方法で形成する。例えば、半導体基板１００上に位置する第２半導体パターン３００上に第３半導体層１３０を蒸着工程で形成する場合、第２半導体パターン３００は、通常的な写真エッチング工程で形成される。

一方、シリコンを含む第１半導体パターン２００からエピタキシャル成長工程で第３半導体層１３０を形成する場合がある。第１半導体パターン２００のエピタキシャル工程前には、プリベーキング（ｐｒｅ−ｂａｋｉｎｇ）又はプリクリーニング（ｐｒｅ−ｃｌｅａｎｉｎｇ）工程を進行する。プリベーキング又はプリクリーニング工程は、シリコンが外部に露出される時、自然酸化膜が成長するので、パッシベーション（ｐａｓｓｉｖａｔｉｏｎ）した後、エピタキシャル工程を進行するために用いられる。プリベーキング又はプリクリーニング工程では、半導体基板１００を約９００℃程度の温度で約１分間加熱した後、エピタキシャル成長工程を進行する。エピタキシャル成長工程では、約９００℃程度の温度で約２分未満間、半導体基板１００を加熱する。これにより、好ましくはエピタキシャル成長工程で生成された第３半導体層１３０は、約１０〜１００ｎｍ程度の厚さを有する。前記エピタキシャル成長工程は、通常的な写真エッチング工程より簡単に行われる。シリコンを含む第１半導体パターン２００にエピタキシャル成長工程を適用すると、第１半導体パターン２００の外部にはシリコン系列の物質が成長する。この場合、第１半導体パターン２００に成長されたシリコン系列の物質はシリコンと同一な格子特性を有することになる。

好ましくは、半導体基板１００は酸化膜を含む絶縁基板であり、第１半導体層１１０はシリコン層であり、第２半導体層１２０は第１半導体層１１０からエピタキシャル成長されたシリコンゲルマニウム層である。又、第３半導体層１３０は、第１半導体パターン２００からエピタキシャル成長されたシリコン層である。この時、第２半導体層１２０は、第１半導体層１１０から垂直方向に成長させる。シリコン−ゲルマニウムに含まれるゲルマニウムの濃度は、第１半導体層１１０から漸次増加させることが好ましい。

前記第２半導体パターン３００を形成した後、第２半導体パターン３００上にゲート酸化膜が形成される。前記ゲート酸化膜上にゲートを構成する物質を連続的に形成して、前記ゲート物質を平坦化した後、ウェット又はドライエッチング工程で所定の厚さを有するゲート物質をエッチングしてゲート４００を形成する。この際、第２半導体パターン３００は、ゲート４００と接触されるチャンネルになる。この後、ゲート４００に通常的なスペーサを構成する層を蒸着及びエッチングしてスペーサを形成する。

前記ゲート４００上に金属膜を蒸着して熱処理を進行してゲート４００上に金属シリサイド層を形成する。ゲート４００に蒸着される金属としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）又は鉛（Ｐｂ）等が用いられる。半導体装置のデザインルール（ｄｅｓｉｇｎｒｕｌｅ）が減少するほど、半導体装置での金属シリサイド層の形成は必須的である。

前記第２半導体パターン３００の一側端部は、半導体基板１００上に定義されるソース（ｓｏｕｒｃｅ）領域と接触するように形成され、第２半導体パターン３００の他側端部は、半導体基板１００上に定義されるドレーン（ｄｒａｉｎ）領域と接触するように形成される。即ち、第２半導体の両端部に対応する基板上にそれぞれ定義された負極に該当するソースと正極に該当するドレーンとの間で、第２半導体パターン３００部分はチャンネルになる。前記チャンネルは、電気伝導度のあるシリコンで形成され電流通路の役割を果たす。第２半導体パターン３００の外部とゲート４００とが接触する部位にゲート酸化膜を形成して、このようなゲート酸化膜を媒介としてチャンネルとゲートとが連通される。

一般に、トランジスタの集積度及び速度を高めるために、スケールを減らすか、３次元構造の半導体素子を適用しなければならない。しかし、３次元構造の半導体素子において、チャンネルの幅が９０ｎｍ以下に減少すると、ゲート酸化膜を通じた漏洩電流が発生する。

本発明に係る第２半導体パターン３００、即ちチャンネルは３次元構造物であり、第２半導体パターン３００の外部を囲む構造としてゲート４００を形成するため、チャンネルとゲートとの接触面を増加させることができる。即ち、チャンネルの３面にトリゲート（Ｔｒｉ−Ｇａｔｅ）が形成される。このようなトリゲートを用いると、シングルゲートを用いた場合よりも、シリコンの厚さ及び電流漏洩問題を改善することができる。ここで、第２半導体パターン３００、ゲート酸化膜、ゲート４００、スペーサ、ソース領域、ドレーン領域及び金属シリサイド層等は、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｉｌｉｃｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を動作させるための構造物である。

一般的なＭＯＳＦＥＴは、ｐ型シリコン基板の表面近傍に２つのｎ型層を設けてこれをソースとドレーンとし、ソースとドレーンとの電流通路になるチャンネルを形成した後、チャンネルの表面にゲート酸化膜を形成し、その上にゲートを形成する構造を有する。前記ゲートに（−）電圧を印加すると、基板にあるホールが一側方向へ引かれて、ゲート酸化膜下のチャンネルに集まることになり、ソースとドレーンとの間を流れる電流が増加する。逆に、ゲートに（＋）電圧を印加すると、ホールはゲートよりも遠くに押されて電流が減少する。しかし、ゲートの電圧を更に上昇させると、半導体内の電子がチャンネルに集まることになって、逆に電流が増加する。即ち、ＭＯＳＦＥＴは、ゲート電圧の状態によってチャンネル内部に流れる電流を変化させて増幅する。

通常的に、ソース及びドレーン領域の深さは、半導体デバイスの小型化によって浅くなる。このような理由で、極度に微細なデバイスでは、ソース及びドレーン領域の抵抗値が増加して、ＭＯＳＦＥＴデバイス性能を低下させる。しかし、本発明による半導体素子は、第２半導体パターン３００が３次元的に垂直に形成されて、前記第２半導体パターンのうちゲート４００によって取り囲まれる部分のチャネルが、前記第２半導体パターンの両端部に対応する基板上にそれぞれ定義されたソース及びドレーンと、連通されるため、ソース及びドレーンの抵抗値の増加によるＭＯＳＦＥＴの性能低下を防止することができる。又、本実施例による半導体素子を製造する工程内に、半導体素子の電気的特性を改善するために、各半導体層に不純物をイオン注入する段階を更に含むことができる。

［実施例２］
図８は、本発明の他の実施例による半導体素子を説明するための斜視図であり、図９は、図８に図示したチャンネルとゲートとの接触面を説明するための断面図であり、図１０は、図８に図示したチャンネル内部の電子の流れを説明するための概念図であり、図１１は、従来の変形シリコンを用いた２次元的なチャンネルを３次元概念に拡張した概略的な斜視図である。

図８に図示したように、本実施例による半導体素子は、半導体基板１００に第１半導体パターンで形成された第１構造物５１０と、第１半導体パターンと異なる格子特性を有する第２半導体パターンで形成され、前記第１構造物５１０の中心部を貫通するように配置される第２構造物５２０と、を含む。

第１構造物５１０の外面には、ゲート酸化膜が形成され、第１構造物５１０上には、第１構造物５１０に対して直交する方向にゲート４００が形成される。前記ゲート４００の側壁には、スペーサ（図示せず）が形成され、第１構造物５１０及びゲート４００の表面には、金属シリサイド層を形成することができる。この場合、第１構造物５１０及びゲート４００に蒸着される金属は、コバルト、ニッケル又は鉛等を含む。一般的に、半導体装置のデザインルール（ｄｅｓｉｇｎｒｕｌｅ）が減少するほど、半導体装置において金属シリサイド層の形成は必須的である。

前記第１構造物５１０の一側は、半導体基板の一側に形成されたソース領域に接触され、第１構造物５１０の他側は、半導体基板１００の他側に形成されたドレーン領域に接触される。

前記半導体基板１００は酸化膜を含む絶縁基板であり、第１構造物５１０はシリコンを含む。この時、第１構造物５１０の下部は、半導体基板１００から約１０〜３０ｎｍ程度の厚さで形成され、下部を除いた第１構造物５１０の残り面は約１０〜１００ｎｍ程度の厚さで形成されることが好ましい。

第２構造物５２０は、第１構造物５１０の結晶構造の変化を誘導する第２半導体で形成される。従って、第２構造物５２０と第１構造物５１０とは、互いに異なる格子（ｌａｔｔｉｃｅ）特性を有する。

前記第２構造物５２０は、シリコンの結晶構造を変化させるために、シリコン−ゲルマニウム又はシリコン−カーバイドを用いて形成される。第１構造物５１０がシリコンで形成されると、第２構造物５２０はシリコン−ゲルマニウムで形成することが好ましい。前記第２構造物５２０は、第１構造物５１０の中心部を半導体基板１００に対して第１方向である長さ方向に貫通するように配置される。即ち、第１構造物５１０の中心部に第２構造物５２０が長さ方向に挿入された構造で形成される。この際、第２構造物５２０は、シリコンを含む第１構造物５１０からエピタキシャル成長工程で形成することができる。好ましくは、第２構造物５２０は、約１０〜９０ｎｍ程度の厚さで形成される。

第１構造物５１０とゲート４００との間にはゲート酸化膜が介在され、第１構造物５１０上には第１構造物５１０に対して直交する方向にゲート４００が形成される。ここで、第１構造物５１０はゲート４００と連通されるチャンネルになる。第１構造物５１０、即ち、チャンネルは電流通路になる。第１構造物５１０は、ゲート酸化膜を介在してゲート４００に連通される。ここで、第１構造物５１０及び第２構造物５２０、ゲート酸化膜、ゲート４００、スペーサ、ソース領域、ドレーン領域、金属シリサイド層等は、ＭＯＳＦＥＴを動作させるために形成される構造物である。前記ＭＯＳＦＥＴは、ゲート電圧の状態によってチャンネル内部に流れる電流を変化させて増幅することになる。

一般的に、ＭＯＳＦＥＴを動作させるために、ゲート４００に（−）電圧を印加すると、半導体基板１００にあるホールが一側方向に引かれて、ゲート酸化膜上部のチャンネルに集まることになって、ソースとドレーンとの間を流れる電流が増加する。逆に、ゲート４００に（＋）電圧を印加すると、ホールはゲート４００よりも遠くに押されて電流が減少する。しかし、ゲートの電圧を更に上昇させると、半導体内の電子がチャンネルに集まることになって、逆に電流が増加する。本実施例において、第１構造物５１０は３次元的な構造を有する構造物であり、ゲート４００に対して３つのゲート接触面５１１、５１２、５１３が形成される。一般に、ソース及びドレーン層の深さは、半導体デバイスの小型化によって小さくなる。このような理由で、極度に微細なデバイスではソース及びドレーン領域の抵抗値が増加してＭＯＳＦＥＴデバイス性能を低下させる。しかし、本発明による半導体素子は、従来の２次元的な構造物に対してチャンネルとゲートとが接触するゲート接触面５１１、５１２、５１３が増大されトランジスタの集積度及び速度を高めることができる。又、増大された接触面にゲート酸化膜を通じた漏洩電流が減少することになる。

前記第２構造物５２０によって第１構造物５１０の結晶構造が変化する。具体的に説明すると、第２構造物５２０が含むシリコン−ゲルマニウムによって第１構造物５１０が含むシリコンに引張力が誘導される。これは、シリコン−ゲルマニウムとシリコンとの格子定数に差が存在するために発生し、このように結晶構造が変化（ｍｏｄｉｆｉｃａｔｉｏｎ）したシリコンを変形シリコン（ｓｔｒａｉｎｅｄｓｉｌｉｃｏｎ）という。前記第１構造物５１０の結晶構造が変化すると、第１構造物５１０を通過する電流の抵抗が減少する。図１０に示したように、電子の移動度又はホールの移動度は一般的なシリコン格子６０１よりも変形シリコンの格子６０２で向上される。これは、シリコン内部の結晶構造が変化し電子に発生する抵抗が減少されたためである。従って、究極的にトランジスタの集積度及び速度を高めるために、３次元的なチャンネルを利用しなければならない。しかし、チャンネルの幅が減少されるにつれて、短チャンネル効果、ゲート酸化膜を通じた漏洩電流が発生する。これを改善するために、ゲート酸化膜を減らし、電流の流れを向上させなければならない。従って、変形シリコンを用いた３次元的なチャンネルが必要である。しかし、従来の半導体チャンネルは、２つのシリコン層間にシリコンの変形を誘発するシリコン−ゲルマニウムを適用した２次元的なチャンネル構造であった。従来のシリコン−ゲルマニウムを用いた２次元的なチャンネルを３次元的なチャンネルの概念に拡張すると、図１１に図示されたように、シリコン−ゲルマニウムパターン７２０が外部に開放される。又、第１シリコンパターン７１０と第２シリコンパターン７３０とは、互いに離隔され連通させることができない。前記チャンネルの外部にはゲート酸化膜が形成された後、ゲートと接触される。この時、ゲート酸化膜は、必ずシリコン上に蒸着されなければならない。しかし、シリコン−ゲルマニウムパターン７２０が外部に露出されると、チャンネルの外部にはゲート酸化膜が部分的に形成される異常なチャンネル構造が形成される。又、シリコン−ゲルマニウムパターン７２０によるシリコンパターン７１０、７３０の変形は不均一に発生する。前記シリコン−ゲルマニウムパターン７２０はシリコンパターン７１０、７３０と接触する面部位にのみ変形を誘発して、シリコンパターン７１０、７３０内には不均一な変形が発生する。

これに対して、本発明によるチャンネルは、３次元シリコンチャンネルを形成して、短チャンネル効果、ゲート酸化膜を通じた電流漏洩を改善した。又、シリコンチャンネル内部にシリコン−ゲルマニウムパターンが長さ方向に貫通されるように形成して、電子移動度及び電力消費を改善することができる。

本発明によると、シリコン構造物内部にシリコンと異なる格子特性を有する構造物を貫通されるように形成して、チャンネルとゲートとの接触面を増大させることにより、短チャンネル問題及び電流漏洩を改善することができる。

又、シリコンがシリコン−ゲルマニウムを受容する構造の半導体素子をチャンネルに適用してチャンネル内部の電子移動度及び電流損失を減らすことができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

１００半導体基板
１１０第１半導体層
１２０第２半導体層
１３０第３半導体層
２００第１半導体パターン
３００第２半導体パターン
４００ゲート
５１０第１構造物
５１１，５１２，５１３ゲート接触面
５２０第２構造物
６０１一般シリコン格子
６０２変形シリコン格子
７１０第１シリコンパターン
７２０シリコン−ゲルマニウムパターン
７３０第２シリコンパターン

Claims

半導体基板上に第１方向に沿って延長するように突出し、第１半導体層パターンおよび前記第１半導体層パターンと互いに異なる結晶構造を有する第２半導体層パターンを具備する直線状の第１半導体パターンと、
前記第１半導体パターンの側壁及び上面に覆い、前記第１方向に沿って延長する線状の第２半導体パターンと、
前記第１方向と直交する第２方向に沿って延長し、前記第２半導体パターンの側面および上面を覆うゲートと、を含み、
前記第２半導体パターンは電子移動度が向上された引張シリコンで形成されることを特徴とする半導体素子。
前記第２半導体パターンと前記ゲートとの間に形成されたゲート酸化膜を更に含むことを特徴とする請求項１に記載の半導体素子。
前記ゲートの上面に金属シリサイド層を更に含むことを特徴とする請求項１に記載の半導体素子。
前記第２半導体パターンの一側はソース領域に接触し、前記ゲートに対して前記一側と対称となる前記第２半導体パターンの他側はドレーン領域と接触することを特徴とする請求項１に記載の半導体素子。
前記第１半導体層パターンは引張シリコン（ｓｔｒａｉｎｅｄｓｉｌｉｃｏｎ）を含み、前記第２半導体層パターンはシリコン−ゲルマニウムを含み、前記第２半導体パターンは引張シリコンを含むことを特徴とする請求項１に記載の半導体素子。
前記第１半導体層パターンは、１０ｎｍ〜３０ｎｍの厚さを有することを特徴とする請求項５に記載の半導体素子。
前記第２半導体パターンは、１０ｎｍ〜１００ｎｍの厚さを有することを特徴とする請求項１に記載の半導体素子。