JP2014236166A - 半導体装置 - Google Patents

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Yasuyuki Okino
泰之 沖野
安井　感
Kan Yasui
感 安井
木村　嘉伸
Yoshinobu Kimura
嘉伸 木村
津野　夏規
Natsuki Tsuno
夏規 津野
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Abstract

【課題】低損失で、かつ高耐量な半導体装置を提供する。【解決手段】ｎ＋型基板の（０００１）面からなる表面上に形成されたｎ−型ドリフト層２に、アクティブ領域を囲むようにｐ型ターミネーション領域１１，１２を形成し、ｎ−型ドリフト層２上に表面電極１０を形成し、ｎ＋型基板の裏面に接して裏面電極を形成する。そして、半導体チップＳＣの中心から［−１−１２０］方向側のｐ型ターミネーション領域１１，１２のコーナー部の曲率半径Ｒ０を、半導体チップＳＣの中心から［１１−２０］方向側のｐ型ターミネーション領域１１，１２のコーナー部の曲率半径Ｒ１よりも大きくする。【選択図】図５

Description

本発明は、半導体装置に関する。
炭化珪素（ＳｉＣ）は、破壊電界が珪素（Ｓｉ）に比べて約１０倍大きいことから、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができ、導通損失を低減できる材料である。このため、次世代の高耐圧・低損失なパワーデバイスへの応用が期待されている。
パワーデバイスでは、ブロッキング状態においてデバイス端部への電界集中を緩和するために、ジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）またはフィールド・リミティング・リング（Field Limiting Ring：ＦＬＲ）などのターミネーション領域の構造（ターミネーション構造）が形成される。なお、ここでいうブロッキング状態とは、パワーデバイスの電極間に高い電位差が生じており、かつ上記電極間に電流が流れていない状態を指す。
本技術分野の背景技術として、特開平０８−３１６４８０号公報（特許文献１）がある。この公報には、第１導電型の半導体層の主面に形成された第２導電型の半導体層は、注入効率が比較的高い第１の領域と注入効率が比較的低い第２の領域とを含み、第１の領域は第２の領域により取り囲まれ、第１の領域に第１の電極が接続されたＪＴＥ構造の一例が記載されている。
特開平０８−３１６４８０号公報
パワーデバイスを低損失化するためには、アクティブ面積をできるだけ大きく形成する必要がある。このとき、以下に説明する種々の技術的課題が存在する。
すなわち、半導体チップに形成されたパワーデバイスのアクティブ面積を大きくするには、アクティブ領域の形状を四角形にするのがよい。しかし、アクティブ領域の四隅（コーナー部）は辺よりも高電界になるので、アクティブ領域を囲むようにターミネーション構造を形成したとしても、形状が四角形であれば耐圧の低下またはパワーデバイスの破壊が生じてしまう。そのため、通常はアクティブ領域のコーナー部を円弧状にして電界を緩和し、高耐量にしている。
図１１は、アクティブ領域のコーナー部の曲率半径と電界強度との関係の一例を示すグラフ図である。縦軸の電界強度は、アクティブ領域のコーナー部の曲率半径が無限大のときの電界、すなわち辺の電界で規格化している。アクティブ領域のコーナー部の曲率半径が大きくなるほど電界が低減するので、高耐量なパワーデバイスを得ることができる。
しかし、一方で、アクティブ領域のコーナー部の曲率半径が大きいと、図１２に示すようにアクティブ面積が小さくなってしまう。そのため、低損失で、かつ高耐量なパワーデバイスの実現が難しくなっている。
そこで、本発明は、低損失で、かつ高耐量な半導体装置を提供する。
上記課題を解決するために、本発明は、基板の（０００１）面上に形成されたｎ−型ドリフト層に、平面視においてアクティブ領域を囲むようにｐ型ターミネーション領域を形成し、基板の中心から［−１−１２０］方向側のｐ型ターミネーション領域のコーナー部の曲率半径を、基板の中心から［１１−２０］方向側のｐ型ターミネーション領域のコーナー部の曲率半径よりも大きくする。
本発明によれば、低損失で、かつ高耐量な半導体装置を提供することができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
パワーデバイスのターミネーション領域の一例を示す断面図である。 ブロッキング状態におけるパワーデバイスの内部（ターミネーション領域）の等電位線を示す図である。 パワーデバイスのリーク箇所を示す発光解析像図ある。 概（０００１）面上にパワーデバイスを形成したときの、ターミネーション領域における電界をパワーデバイス断面である（１−１００）面から見た模式図である。 実施例１のパワーデバイスの平面図である。 実施例２のパワーデバイスの平面図である。 ターミネーション領域の破壊電界強度を計算した一例を示すグラフ図である。 実施例３のパワーデバイスの平面図である。 実施例４のパワーデバイスの平面図である。 実施例５のパワーデバイスの平面図である。 アクティブ領域のコーナー部の曲率半径と電界強度との関係の一例を示すグラフ図である。 アクティブ領域のコーナー部の曲率半径とアクティブ面積との関係の一例を示すグラフ図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
図１は、パワーデバイスのターミネーション領域の一例を示す断面図である。
ｎ＋型基板１の第１面（（０００１）面）上にｎ−型ドリフト層２が形成されている。ｎ−型ドリフト層２の上面には、平面視において半導体チップの中央部に形成されたアクティブ領域を囲むように、ｐ＋型ガードリング領域３、ｐ型ＪＴＥ領域４、およびｎ＋型チャネルストップ領域５が形成されており、さらに、ｎ−型ドリフト層２上にはパッシべーション膜６が形成されている。
また、パッシベーション膜６に形成された開口部を介して、ｐ＋型ガードリング領域３などに接続する表面電極８およびｎ＋型チャネルストップ領域５に接続するチャネルストップ電極９が形成されている。ｎ＋型基板１の第１面と反対側の第２面（（０００−１）面）上には、ｎ＋型基板１に接続する裏面電極７が形成されている。
なお、表面電極８およびチャネルストップ電極９より上に形成されるパッシべーション膜および樹脂膜などは図示を省略している。また、半導体チップの中央部にあるアクティブ領域の図示も省略している。
図２は、前述の図１に示す裏面電極７と表面電極８との間に電圧が印加されたブロッキング状態におけるパワーデバイスの内部（ターミネーション領域）の等電位線を示す図である。ｐ＋型ガードリング領域３のエッジ部分には電界が集中しやすいが、ｐ型ＪＴＥ領域４が存在することによって電界集中を緩和することができる。これによりパワーデバイスの高耐圧化が可能となる。
しかし、一方で、パワーデバイスを低損失化するためには、前述したように、アクティブ面積を四角形として、アクティブ面積をできるだけ大きく形成することが望ましい。しかし、アクティブ領域のコーナー部における高電界に起因した耐圧の低下またはパワーデバイスの破壊を抑制するには、コーナー部を曲率半径の大きい円弧状にする必要があるため、アクティブ面積を大きく形成することができない。その結果、ｐ型ＪＴＥ領域４を配置したとしても、低損失で、かつ高耐量なパワーデバイスの実現が難しくなっている。
本願発明者らはＳｉＣパワーデバイスについて検討した結果、以下の事実が明らかとなった。
図３は、パワーデバイスのリーク箇所を示す発光解析像図である。図３に矢印で示す輝点がリーク電流が流れている箇所である。パワーデバイスが形成された半導体チップの中心から［−１−１２０］方向側（以下、[−１−１２０]側と言う）と半導体チップの中心から［１１−２０］方向側（以下、[１１−２０]側と言う）を比べると、[−１−１２０]側の耐量が低く、印加電圧を上げていくと[−１−１２０]側から先にリーク電流が流れ始める。すなわち、[−１−１２０]側のコーナー部のリーク電流が最も大きい。
このことは、以下の理由による。
パワーデバイスとして利用されるＳｉＣの結晶型は六方晶であり、それに起因して＜０００１＞方向の軸（c軸）に平行方向の破壊電界強度とc軸に垂直方向の破壊電界強度が異なる。上記事実は、例えば“Physical modeling and scaling properties of 4H-SiC power devices,” T. Hatakeyama, C. Ohta, J. Nishio, T. Shinohe, Proc. of 2005 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD) p.171 (2005) に報告されている。
図４は、概（０００１）面上にパワーデバイスを形成したときの、ターミネーション領域における電界をパワーデバイス断面である（１−１００）面から見た模式図である。一般的に高品質なＳｉＣを作製するには、エピタキシャル層をステップフロー成長によって形成することが有効である。このため、c軸に垂直な面である（０００１）面から［１１−２０］方向に数度傾いた面を主面としてパワーデバイスが作製される。このとき、［−１−１２０］側と［１１−２０］側のターミネーション領域の電界を（１−１００）面（デバイス断面）から見ると図４に示すようになる。
ターミネーション構造によって電界分布は外側に拡げられるものの、表面電極は裏面電極よりも小さいので、電界は内側を向く。この電界をc軸平行方向とc軸垂直方向に分解すると、［−１−１２０］側と［１１−２０］側で成分が異なる。これは、電界はウェハ面に対して対称であるが、パワーデバイスの主面がc軸から傾いていることに起因する。前述したように、c軸平行方向の破壊電界強度とc軸垂直方向の破壊電界強度が異なるので、［−１−１２０］側と［１１−２０］側で破壊電界強度が異なり、［−１−１２０］側の破壊電界強度のほうが低くなる。従って、［−１−１２０］側の破壊電界強度を高くすることが、高耐量なパワーデバイスを得るには有効である。
（０００−１）面から［−１−１２０］方向に数度傾いた面を主面としてパワーデバイスが作製された場合は、逆に［１１−２０］側の破壊電界強度は［−１−１２０］側の破壊電界強度よりも低くなる。
図５に、実施例１のパワーデバイスの平面図を示す。実施例１のパワーデバイスは、ＳｉＣからなる半導体基板に形成された高耐圧トランジスタなどのパワーデバイスであり、図５には半導体基板をダイシングして個片化することで形成する半導体チップを示している。なお、図５に示す構造体では、ダイオードを例として記載しているが、トランジスタにも適用可能である。また、図５は、パッシベーション膜等の保護膜を透視した図となっている。
図５に示すように、ｎ−型ドリフト層２の上面には、表面電極１０、ｐ型ターミネーション領域１１，１２、およびチャネルストップ電極９が形成されている。図５には記載していないが、半導体チップＳＣの中央部に配置された表面電極１０の下にはアクティブ領域が存在し、ｐ型ターミネーション領域１１，１２およびチャネルストップ電極９は、平面視において半導体チップＳＣの中央部のアクティブ領域を囲むように配置されている。ここで、ターミネーション構造としてＪＴＥを記載しているが、ＦＬＲでも構わない。また、ターミネーション領域はｐ型ターミネーション領域１１およびｐ型ターミネーション領域１２からなる２つの領域で形成されているが、単一領域でも、さらに複数の領域で形成されていてもよい。
ｐ型ターミネーション領域１１，１２は、ＳｉＣのｎ＋型基板上にｎ−型のＳｉＣエピタキシャル層を設け、その上面にｐ型の不純物（例えばＡｌ（アルミニウム））を導入することで形成され、残ったＳｉＣエピタキシャル層がｎ−型ドリフト層２となる。ｎ−型ドリフト層２は（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成される。チャネルストップは、デバイスにかかる電界が半導体チップＳＣの端部に及ぶことを防ぐための領域であり、チャネルストップ電極９下のｎ−型ドリフト層２には、ｎ＋型領域がｎ型の不純物（例えばＮ（窒素））を導入することで形成される。図５には記載していないが、ｎ＋型基板の裏面には裏面電極が形成される。裏面電極、表面電極１０、およびチャネルストップ電極９は例えばＡｌ（アルミニウム）などからなる。
ｐ型ターミネーション領域１１，１２の半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径は、半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径よりも大きく形成される。
すなわち、図５において、ｐ型ターミネーション領域１１，１２では、［−１−１２０］側でかつ［１−１００］側にあるコーナー部と［−１−１２０］側でかつ［−１１００］側にあるコーナー部の曲率半径Ｒ０は、［１１−２０］側でかつ［１−１００］側にあるコーナー部と［１１−２０］側でかつ［−１１００］側にあるコーナー部の曲率半径Ｒ１よりも大きい。後述する実施例２〜５ではターミネーション領域は単一領域で記載するが、複数領域でも構わない。
実施例１は、ｐ型ターミネーション領域１１，１２の平面構造に関するものであり、チャネルストップ電極９および表面電極１０の平面形状は、図５に示した形状のとおりである必要はない。また、図５では半導体チップＳＣを正方形で記載しているが、正方形である必要はない。
実施例１のパワーデバイスの効果は以下のとおりである。曲線部は直線部と比べて電界強度が強くなるため、［−１−１２０］側のｐ型ターミネーション領域１１，１２のコーナー部の曲率半径は大きくする。一方、概（０００１）面にパワーデバイスを作製したとき、［１１−２０］側の破壊電界は［−１−１２０］側の破壊電界より大きいため、耐量を損なうことなく［１１−２０］側のｐ型ターミネーション領域１１，１２のコーナー部の曲率半径を小さくすることができる。これにより、ｐ型ターミネーション領域１１，１２のコーナー部の曲率半径を半導体チップ面内で均一にしたときと比べてアクティブ面積を大きくでき、低損失なパワーデバイスを提供することができる。
なお、実施例１では、ｎ−型ドリフト層２を（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成したが、（０００−１）面より［−１−１２０］方向に数度（例えば４度）傾いた面上に形成してもよい。この場合は、ｐ型ターミネーション領域の半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径を、半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径よりも大きく形成する。これにより、前述した実施例１の効果と同様の効果を得ることができる。
図６に、実施例２のパワーデバイスの平面図を示す。
図６に示すように、ｎ−型ドリフト層２の上面には、表面電極１３、ｐ型ターミネーション領域１４、およびチャネルストップ電極９が形成されている。図６には記載していないが、半導体チップＳＣの中央部に配置された表面電極１３の下にはアクティブ領域が存在し、ｐ型ターミネーション領域１４およびチャネルストップ電極９は、平面視において半導体チップＳＣの中央部のアクティブ領域を囲むように配置されている。ここで、ターミネーション構造としてＪＴＥを記載しているが、ＦＬＲでも構わない。また、ｐ型ターミネーション領域１４は単一領域で形成されているが、複数の領域で形成されていてもよい。
ｐ型ターミネーション領域１４は、ＳｉＣのｎ＋型基板上にｎ−型のＳｉＣエピタキシャル層を設け、その上面にｐ型の不純物（例えばＡｌ（アルミニウム））を導入することで形成され、残ったＳｉＣエピタキシャル層がｎ−型ドリフト層２となる。ｎ−型ドリフト層２は（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成される。チャネルストップは、デバイスにかかる電界が半導体チップＳＣの端部に及ぶことを防ぐための領域であり、チャネルストップ電極９下のｎ−型ドリフト層２には、ｎ＋型領域がｎ型の不純物（例えばＮ（窒素））を導入することで形成される。図６には記載していないが、ｎ＋型基板の裏面には裏面電極が形成される。裏面電極、表面電極１３、およびチャネルストップ電極９は例えばＡｌ（アルミニウム）などからなる。
ｐ型ターミネーション領域１４の半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径は、半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径よりも大きく形成される。
すなわち、図６において、ｐ型ターミネーション領域１４では、［−１−１２０］側でかつ［１−１００］側にあるコーナー部と［−１−１２０］側でかつ［−１１００］側にあるコーナー部の曲率半径Ｒ２は、［１１−２０］側でかつ［１−１００］側にあるコーナー部と［１１−２０］側でかつ［−１１００］側にあるコーナー部の曲率半径Ｒ３よりも大きい。ｐ型ターミネーション領域１４が不純物濃度および深さが異なる複数の領域で形成されているときは、少なくとも１つのｐ型ターミネーション領域において、［−１−１２０］側のコーナー部の曲率半径が、［１１−２０］側のコーナー部の曲率半径よりも大きければよい。
さらに、ｐ型ターミネーション領域１４では、［−１−１２０］側でかつ［１−１００］側にあるコーナー部と［−１−１２０］側でかつ［−１１００］側にあるコーナー部との間に、＜１−１００＞方向に沿う辺を有している。
実施例２は、ｐ型ターミネーション領域１４の平面構造に関するものであり、チャネルストップ電極９および表面電極１３の平面形状は、図６に示した形状のとおりである必要はない。また、図６では半導体チップＳＣを正方形で記載しているが、正方形である必要はない。
実施例２のパワーデバイスの効果は以下のとおりである。曲線部は直線部と比べて電界強度が強くなるため、［−１−１２０］側のｐ型ターミネーション領域１４のコーナー部の曲率半径は大きくする。一方、概（０００１）面にパワーデバイスを作製したとき、［１１−２０］側の破壊電界は［−１−１２０］側の破壊電界より大きいため、耐量を損なうことなく［１１−２０］側のｐ型ターミネーション領域１４のコーナー部の曲率半径を小さくすることができる。これにより、ｐ型ターミネーション領域１４のコーナー部の曲率半径を半導体チップ面内で均一にしたときと比べてアクティブ面積を大きくでき、低損失なパワーデバイスを提供することができる。
図７は、ターミネーション領域の破壊電界強度を計算した一例を示すグラフ図である。（１）［−１−１２０］側の＜１−１００＞方向に沿う辺、（２）［−１−１２０］側のコーナー部、（３）［１−１００］側の＜１１−２０＞方向に沿う辺、（４）［１１−２０］側のコーナー部、および（５）［１１−２０］側の＜１−１００＞方向に沿う辺における破壊電界強度を求めた。
電圧を印加したときにコーナー部の一点のみが破壊電界に達するような状況にしない場合にパワーデバイスを高耐量とできる。しかし、前述の図１１に示したように、ターミネーション領域のコーナー部の破壊電界はターミネーション領域の曲率半径に依存するので、［１１−２０］側のコーナー部の曲率半径は、例えば１７０μｍ以上、［−１−１２０］側のコーナー部の曲率半径は、例えば３５０μｍ以上とするのが好ましい。
なお、実施例２では、ｎ−型ドリフト層２を（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成したが、（０００−１）面より［−１−１２０］方向に数度（例えば４度）傾いた面上に形成してもよい。この場合は、ｐ型ターミネーション領域の半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径を、半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径よりも大きく形成する。これにより、前述した実施例２の効果と同様の効果を得ることができる。
図８に、実施例３のパワーデバイスの平面図を示す。
図８に示すように、ｎ−型ドリフト層２の上面には、表面電極１５、ｐ型ターミネーション領域１６、およびチャネルストップ電極９が形成されている。図８には記載していないが、半導体チップＳＣの中央部に配置された表面電極１５の下にはアクティブ領域が存在し、ｐ型ターミネーション領域１６およびチャネルストップ電極９は、平面視において半導体チップＳＣの中央部のアクティブ領域を囲むように配置されている。ここで、ターミネーション構造としてＪＴＥを記載しているが、ＦＬＲでも構わない。また、ｐ型ターミネーション領域１６は単一領域で形成されているが、複数の領域で形成されていてもよい。
ｐ型ターミネーション領域１６は、ＳｉＣのｎ＋型基板上にｎ−型のＳｉＣエピタキシャル層を設け、その上面にｐ型の不純物（例えばＡｌ（アルミニウム））を導入することで形成され、残ったＳｉＣエピタキシャル層がｎ−型ドリフト層２となる。ｎ−型ドリフト層２は（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成される。チャネルストップは、デバイスにかかる電界が半導体チップＳＣの端部に及ぶことを防ぐための領域であり、チャネルストップ電極９下のｎ−型ドリフト層２には、ｎ＋型領域がｎ型の不純物（例えばＮ（窒素））を導入することで形成される。図８には記載していないが、ｎ＋型基板の裏面には裏面電極が形成される。裏面電極、表面電極１５、およびチャネルストップ電極９は例えばＡｌ（アルミニウム）などからなる。
ｐ型ターミネーション領域１６の半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径は、半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径よりも大きく形成される。
ここで、［−１−１２０］側のコーナー部の曲率半径とは、コーナー部のうち、［−１−１２０］側の＜１−１００＞方向に延びる辺と接続する箇所の曲率半径のことであり、図８に示すように、曲率半径Ｒ４（短径の半分）と曲率半径Ｒ５（長径の半分）で規定される楕円の一部の場合、その曲率半径はＲ５×Ｒ５／Ｒ４である。同じように、［１１−２０］側のコーナー部の曲率半径とは、コーナー部のうち、［１１−２０］側の＜１−１００＞方向に延びる辺と接続する箇所の曲率半径のことである。また、図８においては、［１１−２０］側のコーナー部を正円の一部で記載しているが、楕円の一部でも構わない。ｐ型ターミネーション領域１６が不純物濃度および深さが異なる複数の領域で形成されているときは、少なくとも１つのｐ型ターミネーション領域において、［−１−１２０］側のコーナー部の曲率半径が、［１１−２０］側のコーナー部の曲率半径よりも大きければよい。
実施例３は、ｐ型ターミネーション領域１６の平面構造に関するものであり、チャネルストップ電極９および表面電極１５の平面形状は、図８に示した形状のとおりである必要はない。また、図８では半導体チップＳＣを正方形で記載しているが、正方形である必要はない。
実施例３のパワーデバイスの効果は以下のとおりである。曲線部は直線部と比べて電界強度が強くなるため、［−１−１２０］側のｐ型ターミネーション領域１６のコーナー部の曲率半径は大きくする。一方、概（０００１）面にパワーデバイスを作製したとき、［１１−２０］側の破壊電界は［−１−１２０］側の破壊電界より大きいため、耐量を損なうことなく［１１−２０］側のｐ型ターミネーション領域１６のコーナー部の曲率半径を小さくすることができる。これにより、ｐ型ターミネーション領域１６のコーナー部の曲率半径を半導体チップ面内で均一にしたときと比べてアクティブ面積を大きくでき、低損失なパワーデバイスを提供することができる。
電圧を印加したときにコーナー部の一点のみが破壊電界に達するような状況にしない場合にパワーデバイスを高耐量とできる。しかし、前述の図１１に示したように、ターミネーション領域のコーナー部の破壊電界はターミネーション領域の曲率半径に依存するので、［１１−２０］側のコーナー部の曲率半径は、例えば１７０μｍ以上、［−１−１２０］側のコーナー部の曲率半径は、例えば３５０μｍ以上とするのが好ましい。
なお、実施例３では、ｎ−型ドリフト層２を（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成したが、（０００−１）面より［−１−１２０］方向に数度（例えば４度）傾いた面上に形成してもよい。この場合は、ｐ型ターミネーション領域の半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径を、半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径よりも大きく形成する。これにより、前述した実施例３の効果と同様の効果を得ることができる。
図９に、実施例４のパワーデバイスの平面図を示す。
図９に示すように、ｎ−型ドリフト層２の上面には、表面電極１７、ｐ型ターミネーション領域１８、およびチャネルストップ電極９が形成されている。図９には記載していないが、半導体チップＳＣの中央部に配置された表面電極１７の下にはアクティブ領域が存在し、ｐ型ターミネーション領域１８およびチャネルストップ電極９は、平面視において半導体チップＳＣの中央部のアクティブ領域を囲むように配置されている。ここで、ターミネーション構造としてＪＴＥを記載しているが、ＦＬＲでも構わない。また、ｐ型ターミネーション領域１８は単一領域で形成されているが、複数の領域で形成されていてもよい。
ｐ型ターミネーション領域１８は、ＳｉＣのｎ＋型基板上にｎ−型のＳｉＣエピタキシャル層を設け、その上面にｐ型の不純物（例えばＡｌ（アルミニウム））を導入することで形成され、残ったＳｉＣエピタキシャル層がｎ−型ドリフト層２となる。ｎ−型ドリフト層２は（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成される。チャネルストップは、デバイスにかかる電界が半導体チップＳＣの端部に及ぶことを防ぐための領域であり、チャネルストップ電極９下のｎ−型ドリフト層２には、ｎ＋型領域がｎ型の不純物（例えばＮ（窒素））を導入することで形成される。図９には記載していないが、ｎ＋型基板の裏面には裏面電極が形成される。裏面電極、表面電極１７、およびチャネルストップ電極９は例えばＡｌ（アルミニウム）などからなる。
ｐ型ターミネーション領域１８の半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径は、半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径よりも大きく形成される。
ここで、［−１−１２０］側のコーナー部の曲率半径とは、コーナー部のうち、［−１−１２０］側の＜１−１００＞方向に延びる辺と接続する箇所の曲率半径のことである。同じように、［１１−２０］側のコーナー部の曲率半径とは、コーナー部のうち、［１１−２０］側の＜１−１００＞方向に延びる辺と接続する箇所の曲率半径のことである。ｐ型ターミネーション領域１８が不純物濃度および深さが異なる複数の領域で形成されているときは、少なくとも１つのｐ型ターミネーション領域において、［−１−１２０］側のコーナー部の曲率半径は、［１１−２０］側のコーナー部の曲率半径よりも大きければよい。
さらに、＜１１−２０＞方向に沿う［１−１００］側および［−１１００］側の半導体チップＳＣの辺の長さ（Ｌ１）は、＜１−１００＞方向に沿う［−１−１２０］側および［１１−２０］側の半導体チップＳＣの辺の長さ（Ｌ２）よりも長い。
実施例４のパワーデバイスの効果は以下のとおりである。曲線部は直線部と比べて電界強度が強くなるため、［−１−１２０］側のｐ型ターミネーション領域１８のコーナー部の曲率半径は大きくする。一方、概（０００１)面にパワーデバイスを作製したとき、［１１−２０］側の破壊電界は［−１−１２０］側の破壊電界より大きいため、耐量を損なうことなく［１１−２０］側のｐ型ターミネーション領域１８のコーナー部の曲率半径を小さくすることができる。これにより、ｐ型ターミネーション領域１８のコーナー部の曲率半径を半導体チップ面内で均一にしたときと比べてアクティブ面積を大きくでき、低損失なパワーデバイスを提供することができる。
さらに、前述の図７に示したように、ターミネーション領域では、［−１−１２０］側の＜１−１００＞方向に延びる辺の破壊電界強度がパワーデバイスの中で最も小さい。そこで、＜１１−２０＞方向に沿う半導体チップＳＣの辺の長さ（Ｌ１）を、＜１−１００＞方向に沿う半導体チップＳＣの辺の長さ（Ｌ２）よりも長くすることにより、［−１−１２０］側の＜１−１００＞方向に延びるターミネーション領域の辺の長さ（Ｌ３）を相対的に短くする。これにより、高耐量のパワーデバイスを提供することができる。
なお、実施例４では、ｎ−型ドリフト層２を（０００１）面より［１１−２０］方向に数度（例えば４度）傾いた面上に形成したが、（０００−１）面より［−１−１２０］方向に数度（例えば４度）傾いた面上に形成してもよい。この場合は、ｐ型ターミネーション領域の半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径を、半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径よりも大きく形成する。これにより、前述した実施例４の効果と同様の効果を得ることができる。
図１０に、実施例５のパワーデバイスの平面図を示す。
図１０に示すように、ｎ−型ドリフト層３０の上面には、表面電極３１、ｐ型ターミネーション領域３２、およびチャネルストップ電極３３が形成されている。図１０には記載していないが、半導体チップＳＣの中央部に配置された表面電極３１の下にはアクティブ領域が存在し、ｐ型ターミネーション領域３２およびチャネルストップ電極３３は、平面視において半導体チップＳＣの中央部のアクティブ領域を囲むように配置されている。ここで、ターミネーション構造としてＪＴＥを記載しているが、ＦＬＲでも構わない。また、ｐ型ターミネーション領域３２は単一領域で形成されているが、複数の領域で形成されていてもよい。
ｐ型ターミネーション領域３２は、ＳｉＣのｎ＋型基板上にｎ−型のＳｉＣエピタキシャル層を設け、その上面にｐ型の不純物（例えばＡｌ（アルミニウム））を導入することで形成され、残ったＳｉＣエピタキシャル層がｎ−型ドリフト層３０となる。チャネルストップは、デバイスにかかる電界が半導体チップＳＣの端部に及ぶことを防ぐための領域であり、チャネルストップ電極３３下のｎ−型ドリフト層３０には、ｎ＋型領域がｎ型の不純物（例えばＮ（窒素））を導入することで形成される。図１０には記載していないが、ｎ＋型基板の裏面には裏面電極が形成される。裏面電極、表面電極３１、およびチャネルストップ電極３３は例えばＡｌ（アルミニウム）などからなる。
さらに、表面電極３１上にはパッシベーション膜が形成されており、このパッシベーション膜に開口領域３５が設けられている。この開口領域３５から露出する表面電極３１に、半導体チップＳＣを実装してモジュール化する際にワイヤーなどがボンディングされる。
ｐ型ターミネーション領域３２のコーナー部の曲率半径は、前述した実施例１〜４に説明したように、半導体チップＳＣの中心から［−１−１２０］側のコーナー部の曲率半径は、半導体チップＳＣの中心から［１１−２０］側のコーナー部の曲率半径よりも大きく形成されるので、破壊電界強度の大きさに応じて非対称に形成される。一方で、表面電極３１上のパッシベーション膜に形成された開口領域３５は、半導体チップＳＣに対して対称に形成される。
実施例５のパワーデバイスの効果は以下のとおりである。半導体チップＳＣを実装してモジュール化する際に、パッシベーション膜に形成された開口領域３５から露出する表面電極３１に対してワイヤーなどをボンディングする必要がある。開口領域３５を半導体チップＳＣに対して対称に形成しておけば、半導体チップＳＣを回転して配置した場合でも実装不良を避けることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ｎ＋型基板
２ ｎ−型ドリフト層
３ ｐ＋型ガードリング領域
４ ｐ型ＪＴＥ領域
５ ｎ＋型チャネルストップ領域
６ パッシベーション膜
７ 裏面電極
８ 表面電極
９ チャネルストップ電極
１０ 表面電極
１１，１２ ｐ型ターミネーション領域
１３ 表面電極
１４ ｐ型ターミネーション領域
１５ 表面電極
１６ ｐ型ターミネーション領域
１７ 表面電極
１８ ｐ型ターミネーション領域
３０ ｎ−型ドリフト層
３１ 表面電極
３２ ｐ型ターミネーション領域
３３ チャネルストップ電極
３５ 開口領域
ＳＣ 半導体チップ

Claims (12)

  1. （０００１）面からなる第１主面と、前記第１主面と反対側の第２主面とを有する第１導電型の基板と、
    前記基板の前記第１主面上に形成された前記第１導電型のドリフト層と、
    平面視において前記ドリフト層の中央部に形成されたアクティブ領域と、
    平面視において前記アクティブ領域を囲むように前記ドリフト層に形成された前記第１導電型と異なる第２導電型のターミネーション領域と、
    前記ドリフト層上に形成された表面電極と、
    前記基板の前記第２主面に接して形成された裏面電極と、
    を備え、
    前記基板の中心から［−１−１２０］方向側の前記ターミネーション領域は、前記基板の中心から［１−１００］方向側に第１コーナー部、および前記基板の中心から［−１１００］方向側に第２コーナー部を有し、
    前記基板の中心から［１１−２０］方向側の前記ターミネーション領域は、前記基板の中心から［１−１００］方向側に第３コーナー部、および前記基板の中心から［−１１００］方向側に第４コーナー部を有し、
    前記第１コーナー部および前記第２コーナー部の曲率半径が、前記第３コーナー部および前記第４コーナー部の曲率半径よりも大きい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ターミネーション領域は、前記第１コーナー部と前記第２コーナー部との間に、＜１−１００＞方向に沿う辺を有している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１コーナー部は、［１−１００］方向側から［−１１００］方向側に向かって曲率半径が大きくなり、
    前記第２コーナー部は、［−１１００］方向側から［１−１００］方向側に向かって曲率半径が大きくなる、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記ターミネーション領域は、前記第１コーナー部と前記第２コーナー部との間に、＜１−１００＞方向に沿う辺を有しており、
    前記第１コーナー部と＜１−１００＞方向に沿う前記辺とが接続する部分および前記第２コーナー部と＜１−１００＞方向に沿う前記辺とが接続する部分の曲率半径が、前記第３コーナー部および前記第４コーナー部の曲率半径よりも大きい、半導体装置。
  5. 請求項１記載の半導体装置において、
    ＜１１−２０＞方向に沿う前記基板の辺の長さは、＜１−１００＞方向に沿う前記基板の辺の長さよりも大きい、半導体装置。
  6. 請求項１記載の半導体装置において、さらに、
    前記表面電極上に形成されたパッシベーション膜と、
    前記パッシベーション膜に形成された、前記表面電極を露出させるための開口領域と、
    を備え、
    平面視において、前記基板の中心から［−１−１２０］方向側の前記開口領域の形状と前記基板の中心から［１１−２０］方向側の前記開口領域の形状とは対称である、半導体装置。
  7. （０００−１）面からなる第１主面と、前記第１主面と反対側の第２主面とを有する第１導電型の基板と、
    前記基板の前記第１主面上に形成された前記第１導電型のドリフト層と、
    平面視において前記ドリフト層の中央部に形成されたアクティブ領域と、
    平面視において前記アクティブ領域を囲むように前記ドリフト層に形成された前記第１導電型と異なる第２導電型のターミネーション領域と、
    前記ドリフト層上に形成された表面電極と、
    前記基板の前記第２主面に接して形成された裏面電極と、
    を備え、
    前記基板の中心から［１１−２０］方向側の前記ターミネーション領域は、前記基板の中心から［１−１００］方向側に第１コーナー部、および前記基板の中心から［−１１００］方向側に第２コーナー部を有し、
    前記基板の中心から［−１−１２０］方向側の前記ターミネーション領域は、前記基板の中心から［１−１００］方向側に第３コーナー部、および前記基板の中心から［−１１００］方向側に第４コーナー部を有し、
    前記第１コーナー部および前記第２コーナー部の曲率半径が、前記第３コーナー部および前記第４コーナー部の曲率半径よりも大きい、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記ターミネーション領域は、前記第１コーナー部と前記第２コーナー部との間に、＜１−１００＞方向に沿う辺を有している、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第１コーナー部は、［１−１００］方向側から［−１１００］方向側に向かって曲率半径が大きくなり、
    前記第２コーナー部は、［−１１００］方向側から［１−１００］方向側に向かって曲率半径が大きくなる、半導体装置。
  10. 請求項７記載の半導体装置において、
    前記ターミネーション領域は、前記第１コーナー部と前記第２コーナー部との間に、＜１−１００＞方向に沿う辺を有しており、
    前記第１コーナー部と＜１−１００＞方向に沿う前記辺とが接続する部分および前記第２コーナー部と＜１−１００＞方向に沿う前記辺とが接続する部分の曲率半径が、前記第３コーナー部および前記第４コーナー部の曲率半径よりも大きい、半導体装置。
  11. 請求項７記載の半導体装置において、
    ＜１１−２０＞方向に沿う前記基板の辺の長さは、＜１−１００＞方向に沿う前記基板の辺の長さよりも大きい、半導体装置。
  12. 請求項７記載の半導体装置において、さらに、
    前記表面電極上に形成されたパッシベーション膜と、
    前記パッシベーション膜に形成された、前記表面電極を露出させるための開口領域と、
    を備え、
    平面視において、前記基板の中心から［１１−２０］方向側の前記開口領域の形状と前記基板の中心から［−１−１２０］方向側の前記開口領域の形状とは対称である、半導体装置。
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