JP2014236373A - Ａ／ｄ変換装置 - Google Patents

Abstract

【課題】容量アレイ型Ｄ／Ａ変換器を用いて構成したときにＲＣ時定数の影響を生じたとしても高速で且つ高精度にＡ／Ｄ変換値を得られるようにしたＡ／Ｄ変換装置を提供する。【解決手段】フラッシュＡ／Ｄ変換器２は、アナログ信号をフラッシュＡ／Ｄ変換処理し上位ｘビットを仮決定する。他方、逐次変換部３はサンプリング値をＡ／Ｄ変換するため容量アレイに電荷を蓄積しアナログ出力値と逐次比較する。逐次変換部３は、フラッシュＡ／Ｄ変換器２が上位ｘビットをＡ／Ｄ変換処理した結果を用いて、ｎ−ｘ＋α回逐次変換を繰り返した冗長アルゴリズムを適用し下位ｎ−ｘビットをＡ／Ｄ変換処理する。このためＡ／Ｄ変換値を担保できＡ／Ｄ変換処理をより高精度に処理できる。【選択図】図１

Description

本発明は、アナログ信号をデジタル値にＡ／Ｄ変換処理するＡ／Ｄ変換装置に関する。

この種のＡ／Ｄ変換装置は、高速動作可能で且つ精度を向上することが求められている。このような逐次比較型Ａ／Ｄ変換回路が特許文献１に開示されている。この特許文献１記載の逐次比較型のＡ／Ｄ変換回路によれば、コンパレータがアナログ入力電圧と、複数の比較電圧のそれぞれとを比較しこの並列比較を逐次行っている。

逐次比較レジスタは、並列比較の結果が得られると、並列比較の結果に基いて、前回の所定のサーチ電圧範囲内において、次回の所定のサーチ電圧範囲を設定し、Ｄ／Ａコンバータにデジタル値を逐次与える。そして、タイミング制御回路は、所定のタイミングで並列比較から冗長比較への切り替えを行うための信号を生成する。これにより、コンパレータが並列比較を逐次行うので高速変換できる。

特開２００９−３０２７１６号公報

逐次比較型のＡ／Ｄ変換装置は容量アレイを備えた容量アレイ型Ｄ／Ａ変換回路を備えて構成される。容量アレイ型Ｄ／Ａ変換回路は容量アレイに抵抗成分を有する。すると、この容量アレイ型Ｄ／Ａ変換回路は、電荷再分配時のＲＣ時定数に応じて各ビットを定めるための処理時間が決定される。すなわち、この種のＡ／Ｄ変換装置は、このＲＣ時定数の影響から電荷再分配に時間を要することから各ビットの決定に時間を要し高速化に限界を生じる。

本発明の目的は、高速で且つ高精度にＡ／Ｄ変換値を得られるようにしたＡ／Ｄ変換装置を提供することにある。

請求項１記載の発明は、アナログ信号をサンプリングしｎビットのデジタル値にＡ／Ｄ変換処理するＡ／Ｄ変換装置を対象としている。この請求項１記載の発明によれば、フラッシュＡ／Ｄ変換部は、アナログ信号をフラッシュＡ／Ｄ変換処理し上位ｘビットを決定する。他方、逐次比較部はサンプリング値を容量アレイ型Ｄ／Ａ変換部のアナログ出力値と逐次比較する。逐次比較部の容量アレイ型Ｄ／Ａ変換部はサンプリング値を電荷再分配する間に時間を要するものの、この電荷再分配処理するまでの間に、フラッシュＡ／Ｄ変換部が上位ｘビットをＡ／Ｄ変換しているため並列処理できる。したがって逐次変換部によるサンプリング時間を短縮できる。

逐次変換部は、フラッシュＡ／Ｄ変換部が上位ｘビットをＡ／Ｄ変換処理した結果を用いて逐次変換し上位ｘビットと共に下位ｎ−ｘビットをＡ／Ｄ変換処理する。これにより、Ａ／Ｄ変換処理を高速化しつつＡ／Ｄ変換精度を高精度化できる。しかも、逐次変換部はｎ−ｘ＋α回逐次変換を繰り返した冗長アルゴリズムを適用して下位ｎ−ｘビットをＡ／Ｄ変換処理するため、Ａ／Ｄ変換値を担保できＡ／Ｄ変換処理をより高精度に処理できる。

第１実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図 サンプルホールド回路及びＤ／Ａ変換器の回路構成例（その１） サンプルホールド回路及びＤ／Ａ変換器の回路構成例（その２） サンプルホールド回路及びＤ／Ａ変換器の回路構成例（その３） チョッパコンパレータの回路構成例 非２進アルゴリズム実行回路の構成例 制御信号生成回路の構成例 論理回路の真理値表 マルチプレクサの回路構成例 Ｄ／Ａ変換制御レジスタの構成例 Ａ／Ｄ変換値格納レジスタの構成例 Ａ／Ｄ変換処理の流れを示すタイミングチャート 比較ステップに応じた処理結果および許容誤差の説明図 Ａ／Ｄ変換処理の流れの変形例を示すタイミングチャート 第２実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図（図１相当図） Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（その１） Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（その２） 本発明の第３実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図 Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（図１６、図１７相当図） 第４実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図 Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（図１６、図１７相当図）

以下では幾つかの実施形態を説明する。各実施形態の構成要素が同一又は類似部分については同一又は類似符号を付して説明を必要に応じて省略し、以下では各実施形態の特徴部分を中心に説明する。

（第１実施形態）
図１にｎビットＡ／Ｄ変換装置１のブロック構成を示すように、Ａ／Ｄ変換装置１は、上位ｍビットのフラッシュ型のＡ／Ｄ変換器（フラッシュＡ／Ｄ変換部相当）２と、逐次比較型のＡ／Ｄ変換器（逐次変換部相当）３とを備え、全体を統括制御する制御回路４を接続して構成される。制御回路４は、例えばロジック回路などを用いて構成され、逐次変換部３にＡ／Ｄスタート信号を出力すると共にクロックＣＬＫを供給し、Ａ／Ｄ変換処理のタイミングを決定する。

フラッシュＡ／Ｄ変換器２は、参照信号を出力する抵抗ラダー回路５と、２^ｎ−１個のコンパレータ６と、バイナリエンコーダ７とを備える。抵抗ラダー回路５は、第１参照電圧Ｖref+の供給端子と第２参照電圧Ｖref-（例えばグランド）の供給端子との間に接続されており、抵抗ラダー回路５による２^ｎ−１個の分圧電圧をコンパレータ６に参照電圧として出力する。

２^ｎ−１個のコンパレータ６は、抵抗ラダー回路５の２^ｎ−１個の分圧電圧をそれぞれ比較対象電圧として入力する。それぞれのコンパレータ６は、アナログ入力電圧Ｖinと比較対象電圧とを大小比較し「１」（＝「Ｈ」）または「０」（＝「Ｌ」）を出力する。このように、コンパレータ６は２^ｎ−１個並列に処理することで測定速度およびその分解能を高めることができる。バイナリエンコーダ７は、各コンパレータ６の出力をコード変換しｎビットのＡ／Ｄ変換結果を得るが、このうち上位ｘビット（例えば３ビット＜ｎ）を逐次変換部３に出力する。

逐次変換部３は、ｎビット中の下位ｎ−ｘビットの量子化デジタルデータを主に算出し、フラッシュＡ／Ｄ変換器２が出力する上位ｘビットのデジタルデータを用いて全ｎビットの量子化デジタルデータを出力する。この逐次変換部３は、サンプルホールド回路８と、チョッパ型のコンパレータ９と、ｎビットのＤ／Ａ変換器１０と、非２進アルゴリズム実行回路（冗長アルゴリズム実行回路）１１とを備える。

図２はサンプルホールド回路８及びＤ／Ａ変換器１０の構成例を示す。Ｄ／Ａ変換器１０は、所謂容量アレイＤ／Ａ変換器により構成され、ｎ＋１個のコンデンサＣ１〜Ｃn+1、ｎ＋１個のスイッチＳＷ１〜ＳＷn+1を組み合わせて構成されている。

また、サンプルホールド回路８はサンプルホールドスイッチＳＷＨを備える。サンプルホールド回路８は、スイッチ切換制御信号ＳＷsmpが「Ｌ」の間にサンプルホールドスイッチＳＷＨを入力電圧Ｖinの端子側に切換え、スイッチ切換制御信号ＳＷsmpが「Ｈ」になるとサンプルホールドスイッチＳＷＨをＶref+側に切換えてサンプルホールドする。Ｄ／Ａ変換器１０は、ｎビットデータが与えられると、このｎビットデータに応じて各スイッチＳＷ１〜ＳＷn+1を切換え、容量アレイコンデンサＣ１〜Ｃn+1の蓄積電荷を再分配する。

図３はサンプルホールド回路８及びＤ／Ａ変換器１１０の他の構成例を示す。このＤ／Ａ変換器１１０は図１のＤ／Ａ変換器１０に代えて構成しても良い。Ｄ／Ａ変換器１１０は、上位ｎ１ビットのＤ／Ａ変換部１１０n1と、下位ｎ２ビットのＤ／Ａ変換部１１０n2を組み合わせて構成されている。上位のＤ／Ａ変換部１１０n1は、容量比が図示（例えば０．５Ｃ：０．５Ｃ：Ｃ：…：２Ｃ）のコンデンサＣN11、ＣN12、ＣN13…と、切換スイッチＳＷN11、ＳＷN12、ＳＷN13…とを図示形態に組み合わせて構成される。下位のＤ／Ａ変換部１１０n2は、容量比が図示（例えばＣ：Ｃ：２Ｃ：…：２^ｎ−１Ｃ）のコンデンサＣN21、ＣN22、ＣN23…と、切換スイッチＳＷN21、ＳＷN22、ＳＷN23…とを図示形態に組み合わせて構成されている。

サンプリングノードＳＮにはサンプルホールドスイッチＳＷＨを介して入力電圧Ｖinが入力される。また、Ｄ／Ａ変換器１１０内にはＤ／Ａ変換部１１０n1および１１０n2を初期状態から動作させるためのスイッチＳｄが設けられる。リセット時には、例えば非２進アルゴリズム実行回路１１は、スイッチＳｄを抵抗分圧回路１２の分圧電圧側に切換制御し、実動作時にはサンプリングノードＳＮ側に切換制御しサンプリングノードＳＮに入力電圧Ｖinを入力して動作させる。

このＤ／Ａ変換器１１０は、下位側のＤ／Ａ変換部１１０n2に下位ｎ２ビットのデータが与えられると、このデータに応じて電荷を再分配し容量アレイの出力ノードの電位を決定する。そして上位側のＤ／Ａ変換部１０n1は上位ｎ１ビットデータが与えられると、このｎ１ビットデータに応じて電荷を再分配し上位側の容量アレイの出力ノードのＣアレイを出力する。

図４はサンプルホールド回路８及びＤ／Ａ変換器２１０の他の構成例を示す。このＤ／Ａ変換器２１０は図１のＤ／Ａ変換器１０に代えて構成しても良い。このＤ／Ａ変換器２１０は、上位ｎ１ビットのＤ／Ａ変換部２１０n1と、下位ｎ２ビットのＤ／Ａ変換部２１０n2とを組み合わせて構成されている。

図４に示す下位のＤ／Ａ変換部２１０n2は、ラダー抵抗１５と、スイッチ及びデコーダ１６を従属接続した抵抗ラダー型のＤ／Ａ変換器により構成される。また上位のＤ／Ａ変換部２１０n1は、Ｄ／Ａ変換部１１０n1と同一構成の容量アレイ型のＤ／Ａ変換器により構成される。このＤ／Ａ変換器２１０は、下位側のＤ／Ａ変換部２１０n2に下位ｎ２ビットデータが与えられると、このｎ２ビットデータに応じてラダー抵抗１５で分圧された分圧電圧を切換出力すると共にデコードしアナログ出力電位を上位のＤ／Ａ変換部２１０n1に出力する。そして、上位ｎ１ビットの信号データが上位のＤ／Ａ変換部２１０n1に与えられると、容量アレイ型のＤ／Ａ変換部２１０n1はこのｎ１ビットデータに応じて電荷再分配し、上位の出力ノードの電位を決定する。図１のＤ／Ａ変換器１０としては、図２〜図４の何れのＤ／Ａ変換器１０、１１０、２１０を用いても良いが、以下では、図２に示すＤ／Ａ変換器１０の構成を用いて実施形態を説明する。

図５はチョッパコンパレータ９の構成例を示す。このチョッパコンパレータ９は、サンプリング値を波形整形するバッファ１７と、このバッファ１７の出力電圧とＤ／Ａ変換器１０の変換出力電圧とを比較するコンパレータ１８、１９とを備える。コンパレータ１８、１９は従属接続されている。これらのコンパレータ１８および１９間にはＤＣカット用のコンデンサ２０および２１が設けられている。

チョッパコンパレータ９は、Ｄ／Ａ変換器１０の変換値とサンプリング値を比較しこの比較結果を出力する。なお、各コンパレータ１８、１９の入力端子間には、それぞれ初期化用のスイッチ２２ｂ、２２ａが設けられており、Ａ／Ｄスタートタイミング（後述するＳＷａ→「Ｈ」、ＳＷｂ→「Ｈ」）において、コンパレータ１８の入力端子電位を一致させると共に、コンパレータ１９の各入力端子の電位をサンプリング値出力に一致させるように構成されている。

図６に非２進アルゴリズム実行回路１１の内部回路構成例を示すように、非２進アルゴリズム実行回路１１は、シーケンサ加減算値を算出するための制御信号生成回路２３と、マルチプレクサ２４と、加算器２５と、減算器２６と、Ｄ／Ａ変換制御レジスタ２７と、Ａ／Ｄ変換値格納レジスタ２８と、を備える。

図７（Ａ），図７（Ｂ）に制御信号生成回路２３の構成例を示す。また図８に各回路の遷移状態と論理回路の真理値表を示す。図７（Ａ），図７（Ｂ）に示すように、制御信号生成回路２３は、シフトレジスタ２９と、ＮＯＲゲート３０と、ＮＯＴゲート３１〜３３と、イネーブル端子付きＤフリップフロップ３４と、ＡＤＥＮＤパルス生成回路３５とを備える。図７（Ｃ）はイネーブル端子付きＤフリップフロップ３４の等価回路を示す。このＤフリップフロップ３４は、そのイネーブル端子ＥＮが「Ｈ」のときにＤ入力をＱ出力とし、イネーブル端子ＥＮが「Ｌ」のときにＤ入力をＱ出力に一致させる。

図７（Ａ）に示すように、シフトレジスタ２９は例えば５ビット構成である。ＮＯＲゲート３０はこのシフトレジスタ２９の上位２ビットのＱ４、Ｑ５出力を否定論理和演算し、この結果を最下位ビットのＤ入力に与える。クロックＣＬＫがＮＯＴゲート３１、３２を介してクロック端子Ｃに与えられると、図８に示すように、シフトレジスタ２９は、
（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５） ＝
（０，０，０，０，０）→（１，０，０，０，０）→（１，１，０，０，０）→（１，１，１，０，０）→（１，１，１，１，０）→（０，１，１，１，１）→（０，０，１，１，１）→（０，０，０，１，１）→（０，０，０，０，１）→（０，０，０，０，０）
と、合計９の状態を繰り返し変化させる。但し、この図８において「０」＝「Ｌ」（ノンアクティブレベル）、「１」＝「Ｈ」（アクティブレベル）を示す。

図７（Ｂ）に示すように、シフトレジスタ２９のＱ１〜Ｑ５出力は論理回路３６に与えられている。この論理回路３６はシフトレジスタ２９のＱ１〜Ｑ５出力値に応じて各端子レベルを出力するロジック回路である。この論理回路３６は図８に示す各信号ＳＥＬＦ、ＥＮ１、ＥＮ２、ＳＷｓｍｐ、加減算データを出力する。

信号ＳＥＬＦはＡ／Ｄスタートタイミングの後、フラッシュＡ／Ｄ変換器２の上位ｘビット出力が確実に（又は概ね）決定したタイミング（例えばクロックＣＬＫが３回入力）でのみ「Ｈ」となり、その他のタイミングでは「Ｌ」となるように設定されている。信号ＥＮ１は、信号ＳＥＬＦが「Ｌ」から「Ｈ」に立ち上がった後、逐次変換処理が終了するまで「Ｈ」に立ち上がる信号である。信号ＥＮ２は、逐次変換処理が終了するタイミングで「Ｈ」に立ち上がる信号である。

信号ＳＷａは論理回路３６の出力ＳＷｂを遅延回路３７及びＯＲゲート３８を通じて遅延出力され、信号ＳＷｓｍｐはさらに遅延回路３９及びＯＲゲート４０を通じて遅延出力される。

ＡＤＥＮＤパルス生成回路３５は状態が「８」→「０」に移行し、次のＡ／Ｄ変換処理をスタートさせるタイミングで信号ＡＤＥＮＤを「Ｌ」→「Ｈ」に変化させる。また、ＡＤＥＮＤパルス生成回路３５は、状態が「８」→「０」に移行した後さらに「８」→「０」に移行するまでの間（例えば状態が「３」→「４」に移行するタイミング）で信号ＡＤＥＮＤを「Ｈ」→「Ｌ」に変化させる。

図９はマルチプレクサ２４の構成例を示す。このマルチプレクサ２４は、図６にも示すように、制御信号生成回路２３から信号ＳＥＬＦおよび信号ＥＮ２を入力すると共に、チョッパコンパレータ９の出力信号を入力し、さらに、加算器２５の出力値、減算器２６の出力値、Ｄ／Ａ変換制御レジスタ２７のデータ、加算器２５のキャリーＣ、減算器２６のボローＢを入力し、加算器２５、減算器２６、フラッシュＡ／Ｄ変換器２の出力値、Ｄ／Ａ変換制御レジスタ２７の出力値の何れかの値を選択出力する回路である。

図９は簡略化するため、１ビット分のマルチプレクサ２４の構成を示しており、実際にはこれらの構成がｎビット分設けられる。図９中には、フラッシュＡ／Ｄ変換器２の変換値がＡＮＤゲート７４に入力されているが、上位ｘビットについてはフラッシュＡ／Ｄ変換器２の変換値がそのまま出力され、下位ｎ−ｘビットについては「０」（＝「Ｌ」（ノンアクティブ））が付加して出力されている。

マルチプレクサ２４は、ＯＲゲート７１、ＡＮＤゲート７２〜７５を組み合わせた選択回路７０と、有効無効切換回路７６と、を備えている。選択回路７０は、加算器２５の出力値、減算器２６の出力値、フラッシュＡ／Ｄ変換器２の上位ｘビットの変換出力値、Ｄ／Ａ変換制御レジスタ２７の出力値、をそれぞれのＡＮＤゲート７２〜７５に入力し、有効無効切換回路７６により選択切換処理を行う。

有効無効切換回路７６は、ＡＮＤゲート４１〜４５、ＯＲゲート４６〜４７、及びＮＯＴゲート４８〜５１を図示形態に組み合わせて構成されている。この有効無効切換回路７６の内部結線関係は図９中に示しているためその詳細説明を省略する。

フラッシュＡ／Ｄ変換器２の出力値が有効に出力されるときは、信号ＳＥＬＦが「Ｈ」になるときである。信号ＳＥＬＦは、フラッシュＡ／Ｄ変換器２の出力変換値が上位ｘビットを決定したことが想定されるタイミングで「Ｈ」になり、このときフラッシュＡ／Ｄ変換器２の出力変換値がＡＮＤゲート７４、ＯＲゲート７１を通じて出力される。

また、このマルチプレクサ２４は、信号ＳＥＬＦが「Ｌ」及び信号ＥＮ２が「Ｌ」のときには、ＮＯＴゲート４８、５０を介してＡＮＤゲート４３、４４に「Ｈ」が与えられるため、このＡＮＤゲート４３、４４が有効に機能する。このため、選択回路７０は、チョッパコンパレータ９の出力に応じてＡＮＤゲート７２、７３の何れかの出力を有効化することになり、加算器２５の出力データ、又は、減算器２６の出力データを選択出力する。

例えば、チョッパコンパレータ９の出力が「Ｈ」のときには、ＡＮＤゲート７３が有効化されるため、減算器２６の出力データがＡＮＤゲート７３及びＯＲゲート７１を通じて出力される。また、チョッパコンパレータ９の出力が「Ｌ」のときには、ＡＮＤゲート７２が有効化されるため、加算器２５の出力データがＡＮＤゲート７２及びＯＲゲート７１を通じて出力される。

但し、キャリーＣが「Ｈ」で且つチョッパコンパレータ９の出力が「Ｌ」、又は、ボローＢが「Ｈ」且つチョッパコンパレータ９の出力が「Ｈ」のときには、ＯＲゲート４６の出力が「Ｈ」になる。したがって、２つのＡＮＤゲート４３、４４が共に無効化される。他方、ＯＲゲート４７を通じて選択回路７０のＡＮＤゲート７５が有効化されるため、この場合、Ｄ／Ａ変換制御レジスタ２７の保持値がＡＮＤゲート７５及びＯＲゲート７１を通じて出力される。

また、このマルチプレクサ２４は、信号ＥＮ２が「Ｈ」のときには、チョッパコンパレータ９の出力に応じて、減算器２６のデータ、又は、Ｄ／Ａ変換制御レジスタ２７の保持値を選択出力する。例えば、チョッパコンパレータ９の出力が「Ｈ」のときには、ＡＮＤゲート４３、７３が有効化されるため、減算器２６の出力データがＡＮＤゲート７３及びＯＲゲート７１を通じて出力される。また、チョッパコンパレータ９の出力が「Ｌ」のときには、ＡＮＤゲート４５及びＯＲゲート４７の出力が「Ｈ」になるため、Ｄ／Ａ変換制御レジスタ２７の保持値が選択回路７０のＡＮＤゲート７５及びＯＲゲート７１を通じて出力される。

図１０はＤ／Ａ変換制御レジスタ２７の構成例を示す。Ｄ／Ａ変換制御レジスタ２７は、イネーブル端子付きラッチ５２〜５７をｎビット分（ここではｎ＝６ビット分）組み合わせた構成となっている。このＤ／Ａ変換制御レジスタ２７は、イネーブル信号ＥＮ１を各ラッチ５２〜５７のイネーブル端子ＥＮに入力すると共に、リセット信号／ＲＳＢを各ラッチ５２〜５７に入力して構成されている。

この図１０に示すラッチ５２〜５７の等価回路は、それぞれ図７（Ｃ）に示すＤフリップフロップ３４の電気的構成と同様である。図１１はＡ／Ｄ変換値格納レジスタ２８の構成例を示す。Ａ／Ｄ変換値格納レジスタ２８は、イネーブル端子ＥＮ付きラッチ６１〜６６をｎビット分（ここではｎ＝６ビット分）組み合わせた構成となっている。

このＡ／Ｄ変換値格納レジスタ２８は、イネーブル信号ＥＮ２を各ラッチ６１〜６６のイネーブル端子ＥＮに入力すると共に、リセット信号／ＲＳＢを各ラッチ６１〜６６のリセット端子ＲＢに入力して構成されている。各ラッチ６１〜６６の等価回路は、それぞれ図７（Ｃ）に示すＤフリップフロップ３４の電気的構成と同様である。

上記構成の作用について説明する。
図１２は制御処理の流れをタイミングチャートで示している。制御回路４がＡ／Ｄスタート信号を非２進アルゴリズム実行回路１１に与える。逐次変換部３はクロックＣＬＫを入力すると、このクロックＣＬＫのパルス数に応じて、制御信号生成回路２３中のシフトレジスタ２９のＱ５〜Ｑ１出力を変化させる。制御信号生成回路２３は、図８に示すようにシフトレジスタ２９の出力を（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５）＝（０，０，０，０，０）→（１，０，０，０，０）→（１，１，０，０，０）に順次変化させる。

状態が「３」に移行すると、スイッチＳＷｂ、ＳＷａ、ＳＷｓｍｐを順次「Ｌ」に変化させる。図７（Ｂ）に示す遅延回路３７、３９が遅延処理することで、スイッチＳＷｂ→ＳＷａ→ＳＷｓｍｐの順に僅かな時間Δｔだけ遅れながらオフする。

他方、状態が「３」に遷移すると、信号ＳＥＬＦが「Ｈ」に遷移する。非２進アルゴリズム実行回路１１は、マルチプレクサ２４によりフラッシュＡ／Ｄ変換器２の変換値を選択出力する。

その後、状態が「４」→「５」→「６」→「７」→「８」→…と変化するが、このときマルチプレクサ２４が、クロックＣＬＫの立上り入力タイミングで逐次変換された加算器２５の出力データ、又は、減算器２６の出力データを選択出力する。逐次変換部３がクロックＣＬＫのパルス入力に応じてｎ−ｘ＋α（α＝２＞０）回Ａ／Ｄ変換処理する。

図１３は６ビットＡ／Ｄ変換装置の量子化誤差の許容範囲を示す。図１３に示す比較ステップ１〜３の上位３ビットは、フラッシュＡ／Ｄ変換器２がＡ／Ｄ変換処理することで得られる値となっている。逐次変換部３は入力電圧Ｖｉｎを入力したとしても容量アレイＣ１〜Ｃn+1に充電されるまで時間を要する。この所要時間は容量アレイＣ１〜Ｃn+1とＤ／Ａ変換器１０の内部抵抗による所定の時定数に応じて定まる時間となる。

このため、本実施形態においては、Ａ／Ｄスタートした直後は回路容量の比較的少ないフラッシュＡ／Ｄ変換器２が上位３ビット分の期間を用いて当該上位３ビットのＡ／Ｄ変換値を算出する。この上位３ビットのＡ／Ｄ変換値は、所定の許容誤差を備えた形態となっているため、この許容誤差を補填するように下位のｎ−ｘ＋αビット分逐次変換処理し、これによりｎビットのＡ／Ｄ変換値を冗長処理して求めている（変換特性Ｘ１参照）。

図１３に比較ステップに応じた処理結果、許容誤差範囲を示すように、量子化の誤差許容範囲は、フラッシュＡ／Ｄ変換器２が上位３ビットを設定したときに±２ＬＳＢの許容誤差内であれば良い。すると、その後、逐次変換部３が５回逐次比較することで２回冗長比較（図１３では比較ステップ８まで）することで値が担保されたＡ／Ｄ変換結果を取得できる。

図１２に示すように、逐次変換部３がｎ−ｘ＋αビット分逐次変換処理した後、イネーブル信号ＥＮ２を「Ｈ」として出力することで、ＡＤＥＮＤパルス生成回路３５が次のクロックＣＬＫの立上りタイミングにてＡＤＥＮＤ信号を「Ｈ」とする。これにより、Ａ／Ｄ変換処理を終了する。その後、図１２に示すように、続いてＡ／Ｄスタートすることで即座に次のサンプリング処理に移行できる。図１２に示すように連続的にＡ／Ｄ変換処理することができるが、図１４に示すように一回のみＡ／Ｄ変換処理を行うようにしても良い。

本実施形態によれば、フラッシュＡ／Ｄ変換器２は、アナログ信号をフラッシュＡ／Ｄ変換処理し上位ｘビットを仮決定する。他方、逐次変換部３はサンプリング値をＡ／Ｄ変換するため容量アレイＣ１〜Ｃn+1に電荷を蓄積し逐次比較する。

逐次変換部３内の容量アレイ型Ｄ／Ａ変換器１０はサンプリング値の電荷再分配処理に時間を要するものの、この電荷再分配処理するまでの間に、フラッシュＡ／Ｄ変換器２が上位ｘビットをＡ／Ｄ変換しているため並列処理できる。したがって、逐次変換部３のサンプリング時間を短縮できる。

逐次変換部３は、フラッシュＡ／Ｄ変換器２が上位ｘビットをＡ／Ｄ変換処理した結果を用いて、ｎ−ｘ＋α回逐次変換を繰り返した冗長アルゴリズムを適用して下位ｎ−ｘビットをＡ／Ｄ変換処理するため、Ａ／Ｄ変換値を担保できＡ／Ｄ変換処理をより高精度に処理できる。フラッシュＡ／Ｄ変換器２が、上位ｘビットをＡ／Ｄ変換処理することで短縮された時間を利用し、逐次変換部３が冗長的に逐次変換しているため精度向上を図ることができる。

（第２実施形態）
図１５〜図１７は第２実施形態を示す。本実施形態が前述実施形態と異なるところは、複数の逐次変換部３を備え、フラッシュＡ／Ｄ変換器２が上位ｘビットのＡ／Ｄ変換処理結果を複数の逐次変換部３に与えてＡ／Ｄ変換処理するところにある。また、フラッシュＡ／Ｄ変換器２が上位ｘビットのＡ／Ｄ変換処理結果を複数の逐次変換部３に順次与えることによりＡ／Ｄ変換処理するところにある。

図１５はＡ／Ｄ変換装置１に代わるＡ／Ｄ変換装置１０１を示す。このＡ／Ｄ変換装置１０１は、逐次変換部３ａ、３ｂを２系統設けている。逐次変換部３ａは、サンプルホールド回路８ａ、チョッパコンパレータ９ａ、Ｄ／Ａ変換器１０ａ、及び、非２進アルゴリズム実行回路１１ａを備える。逐次変換部３ｂは、サンプルホールド回路８ｂ、チョッパコンパレータ９ｂ、Ｄ／Ａ変換器１０ｂ、及び、非２進アルゴリズム実行回路１１ｂを備える。

また、Ａ／Ｄ変換装置１０１は、これら２系統の逐次変換部３ａ、３ｂを統括して制御する制御回路１０４、及び、２つのスイッチＳＷin、ＳＷoutを備える。これらのスイッチＳＷin、ＳＷoutは、フラッシュＡ／Ｄ変換器２の入力側、出力側にそれぞれ設けられる。制御回路１０４は、フラッシュＡ／Ｄ変換器２の入力側のスイッチＳＷinに制御信号ＭＰＸinを与えることでスイッチＳＷinの接続を切換え、複数の入力電圧ＶinＡ、ＶinＢのうち何れかの入力電圧をフラッシュＡ／Ｄ変換器２に出力する。

また、制御回路１０４は、フラッシュＡ／Ｄ変換器２の出力側のスイッチＳＷoutに制御信号ＭＰＸoutを与えることでスイッチＳＷoutを切換え、２系統の逐次変換部３ａ、３ｂのうち何れかの逐次変換部にフラッシュＡ／Ｄ変換器２のＡ／Ｄ変換結果を出力する。

逐次変換部３ａ、３ｂ内の非２進アルゴリズム実行回路１１ａ、１１ｂは、それぞれ、フラッシュＡ／Ｄ変換器２から与えられる上位ｘビットを利用して下位ｎ−ｘビットを算出し、Ａ／Ｄ変換値Ａ，Ｂをそれぞれ出力する。

これらのシーケンスは、一方の逐次変換部３（例えば３ａ）のＡ／Ｄ変換処理が終了したことを確認した後に、他方の逐次変換部３（例えば３ｂ）のＡ／Ｄ変換処理を行う方法（図１６参照）、一方の逐次変換部３（例えば３ａ）のＡ／Ｄ変換処理の終了を待機することなく、他方の逐次変換部３（例えば３ｂ）のＡ／Ｄ変換処理を開始する方法（図１７参照）、の２通りが代表的な方法となる。

図１６に示す方法を説明する。制御回路１０４は、入力側のスイッチＳＷinを入力電圧ＶinＡ側に切換制御し、フラッシュＡ／Ｄ変換器２に入力電圧ＶinＡを入力させると共に、出力側のスイッチＳＷoutをＡ側の逐次変換部３ａに切換制御し、フラッシュＡ／Ｄ変換器２の出力をＡ側の逐次変換部３ａに切換入力させる。また、制御回路１０４はスイッチＳＷin、ＳＷoutの切換制御タイミングとほぼ同時にＡ／Ｄスタート信号（ＳＴＡＲＴ）をＡ側の逐次変換部３ａに出力する。

Ａ側の逐次変換部３ａはＡ／Ｄ変換処理をスタートすると、サンプルホールド回路８ａが入力電圧ＶinＡをサンプルホールドする（図１６中のＳＨａ参照）。この間、フラッシュＡ／Ｄ変換器２は上位ｘビットをＡ／Ｄ変換処理する（図１６中のＦＬ参照）。フラッシュＡ／Ｄ変換器２は変換処理を終了すると逐次変換部３ａに処理結果を渡す。Ａ側の逐次変換部３ａは、この上位ｘビット出力を利用し逐次変換処理する（図１６中のＳＡＲａ参照）。これによりＡ側のＡ／Ｄ変換値Ａを取得できる。Ａ側の逐次変換部３ａは、このＡ／Ｄ変換値Ａを制御回路１０４に出力する（図１６のＡ／ＤＯＵＴ参照）。

制御回路１０４は、このＡ／Ｄ変換値Ａが与えられると、入力側のスイッチＳＷinを入力電圧ＶinＢ側に切換制御し、フラッシュＡ／Ｄ変換器２に入力電圧ＶinＢを入力させる。制御回路１０４はこの処理と並行して出力側のスイッチＳＷoutをＢ側の逐次変換部３ｂに切換制御し、フラッシュＡ／Ｄ変換器２の出力をＢ側の逐次変換部３ｂに切換入力させる。また、制御回路１０４はこれらのスイッチＳＷin、ＳＷoutの切換制御タイミングと並行してＡ／Ｄスタート信号をＢ側の逐次変換部３ｂに出力する。

Ｂ側の逐次変換部３ｂはＡ／Ｄ変換処理をスタートするとサンプルホールド回路８ｂにより入力電圧ＶinＢをサンプルホールドする。この間、フラッシュＡ／Ｄ変換器２はＡ／Ｄ変換処理し処理を終了すると逐次変換部３ｂに上位ｘビットの処理結果を渡す。Ｂ側の逐次変換部３ｂは、この上位ｘビット出力を利用し逐次変換処理することでＢ側のＡ／Ｄ変換値Ｂを取得する。

Ｂ側の逐次変換部３ｂは、このＡ／Ｄ変換値Ｂを制御回路１０４に出力する。制御回路１０４は、このＡ／Ｄ変換値Ｂが与えられると、入力側のスイッチＳＷin、出力側のスイッチＳＷoutを再度Ａ側に切換える。これらの動作を繰り返し行うことで、Ａ側、Ｂ側では、入力電圧ＶinＡ、ＶinＢのＡ／Ｄ変換処理を独立して次々に行うことができる。

図１７に示す方法を説明する。制御回路１０４は、入力側のスイッチＳＷinを入力電圧ＶinＡ側に切換制御し、入力電圧ＶinＡをフラッシュＡ／Ｄ変換器２に入力させると共に、出力側のスイッチＳＷoutをＡ側の逐次変換部３ａに切換制御し、フラッシュＡ／Ｄ変換器２の出力をＡ側の逐次変換部３ａに切換入力させる。また、制御回路１０４はこれらのスイッチＳＷin、ＳＷoutの切換制御タイミングと並行してＡ／Ｄスタート信号をＡ側の逐次変換部３ａに出力する。

Ａ側の逐次変換部３ａはＡ／Ｄ変換処理をスタートするとサンプルホールド回路８ａにより入力電圧ＶinＡをサンプルホールドする（図１７中の期間ＳＨａ参照）。Ａ側のサンプルホールド回路８ａは、入力電圧Ｖinをサンプルホールドするまでの間に内部抵抗及び内部容量の影響に応じて所定の時間を必要とする。この間、フラッシュＡ／Ｄ変換器２は独立してＡ／Ｄ変換処理し上位ｘビットを算出する（図１７中の期間ＦＬ参照）。

他方、制御回路１０４は、Ａ側の逐次変換部３ａがＡ／Ｄ変換処理を開始したことをトリガとして、入力側のスイッチＳＷinを入力電圧ＶinＢ側に切換制御し、フラッシュＡ／Ｄ変換器２に入力電圧ＶinＢを入力させる。すると、フラッシュＡ／Ｄ変換器２はＡ／Ｄ変換処理を開始する。また、制御回路１０４はフラッシュＡ／Ｄ変換器２の出力をＢ側の逐次変換部３ｂに入力させるように出力側のスイッチＳＷoutを切換える。また、制御回路１０４はこのスイッチＳＷoutの切換制御タイミングと並行してＡ／Ｄスタート信号をＢ側の逐次変換部３ｂに出力する。

Ｂ側の逐次変換部３ｂは、Ａ／Ｄ変換処理をスタートするとサンプルホールド回路８ｂにより入力電圧ＶinＢをサンプルホールドする（図１７中の期間ＳＨｂ参照）。この間、フラッシュＡ／Ｄ変換器２はＡ／Ｄ変換処理する。すなわち、フラッシュＡ／Ｄ変換器２はＡ側の入力電圧ＶinＡのフラッシュＡ／Ｄ変換処理を終了した後、直ぐにＢ側の入力電圧ＶinＢのフラッシュＡ／Ｄ変換処理を行うことになるため、フラッシュＡ／Ｄ変換器２の機能を時間的に有効活用できる。

フラッシュＡ／Ｄ変換器２は、Ａ／Ｄ変換処理を終了するとＢ側の逐次変換部３ｂに上位ｘビットの処理結果を渡す。Ｂ側の逐次変換部３ｂは、この上位ｘビット出力を利用し逐次変換処理することにより入力電圧ＶinＢのＡ／Ｄ変換値Ｂを得る。Ｂ側の逐次変換部３ｂは、この入力電圧ＶinＢのＡ／Ｄ変換値Ｂを制御回路１０４に出力する。

本実施形態によれば、フラッシュＡ／Ｄ変換器２は上位ｘビットのＡ／Ｄ変換処理結果を複数の逐次変換部３ａ、３ｂに与える。このため、フラッシュＡ／Ｄ変換器２を共用しながら２系統のＡ／Ｄ変換処理を行うことができる。これにより、フラッシュＡ／Ｄ変換器２の使用頻度を向上でき、電子回路の使用効率アップを図ることができる。

しかも、図１７に示す処理方法では、フラッシュＡ／Ｄ変換器２が上位ｘビットのＡ／Ｄ変換結果を複数の逐次変換部３ａ、３ｂに順次与え、逐次変換部３ａが逐次変換処理している最中にフラッシュＡ／Ｄ変換部２が上位ｘビットをＡ／Ｄ変換処理している。このような処理を適用すれば、Ａ側の入力電圧ＶinＡのＡ／Ｄ変換処理、及び、Ｂ側の入力電圧ＶinＢを並列してＡ／Ｄ変換処理でき、前述実施形態に比較してさらに高速化できる。

（第３実施形態）
図１８および図１９は第３実施形態を示す。本実施形態が前述実施形態と異なるところは、サンプルホールド回路８、８ｂ及びチョッパコンパレータ９、９ｂのみ複数系統設け、Ｄ／Ａ変換器１０、非２進アルゴリズム実行回路１１を複数系統で共用化したところにある。

図１８に回路構成を示すように、このＡ／Ｄ変換装置２０１は図１に示す構成に比較してサンプルホールド回路８、８ｂ、及び、チョッパコンパレータ９、９ｂのみ複数系統設けている。

この図１８に示すＡ／Ｄ変換装置２０１は、前述実施形態で説明したフラッシュＡ／Ｄ変換器２及び逐次変換部３を備えると共に、サンプルホールド回路８ｂ、チョッパコンパレータ９ｂ、及び、スイッチＳＷinを備える。入力電圧Ｖinは、スイッチＳＷinに与えられると共にフラッシュＡ／Ｄ変換器２に与えられている。

スイッチＳＷinは、制御回路２０４の制御信号ＭＰＸに応じて切換えられる回路であり、スイッチＳＷinが切換えられると何れかのサンプルホールド回路８、８ｂに入力電圧Ｖinを出力する。これらのサンプルホールド回路８、８ｂは、それぞれ、入力電圧Ｖinをサンプリングし、このサンプリング電圧をチョッパコンパレータ９、９ｂにそれぞれ出力する。

チョッパコンパレータ９、９ｂは、それぞれ、サンプルホールド回路８、８ｂのサンプリング電圧とＤ／Ａ変換器１０の出力アナログ信号電圧とを比較し、この比較結果を非２進アルゴリズム実行回路１１に出力する。ここで、Ｄ／Ａ変換器１０及び非２進アルゴリズム実行回路１１は２系統共用して構成されている。

非２進アルゴリズム実行回路１１は複数系統のチョッパコンパレータ９、９ｂを制御することで２系統のチョッパコンパレータ９、９ｂの出力を切換入力し、ｎビットのＡ／Ｄ変換値を出力可能になっている。このｎビットのＡ／Ｄ変換値はＤ／Ａ変換器１０に与えられる。Ｄ／Ａ変換器１０は、ｎビットのデジタル値が与えられると、このデジタル値に応じたアナログ電圧を生成し２系統のチョッパコンパレータ９、９ｂに出力する。

そして、非２進アルゴリズム実行回路１１は、チョッパコンパレータ９、９ｂを用いてＤ／Ａ変換器１０の出力値とサンプルホールド回路８、８ｂの出力値の差分を０に近付け量子化誤差範囲内に収束したｎビットのＡ／Ｄ変換値を最終結果として出力する。

上記構成の作用について図１９を参照しながら説明する。図１９は図１８の構成を適用した場合のＡ／Ｄ変換処理の流れを示す。制御回路２０４は、入力側のスイッチＳＷinをＡ側のサンプルホールド回路８に切換制御し、入力電圧ＶinをＡ側のサンプルホールド回路８に入力させる。また、制御回路２０４はスイッチＳＷinの切換制御タイミングに並行してＡ／Ｄスタート信号を非２進アルゴリズム実行回路１１に出力する。

Ａ側のサンプルホールド回路８は入力電圧Ｖinをサンプルホールドする（図１９の期間ＳＨａ参照）。Ａ側のサンプルホールド回路８は入力電圧Ｖinをサンプルホールド完了するまでの間に内部抵抗及び内部容量による時定数の影響から所定時間を必要とする。この間、フラッシュＡ／Ｄ変換器２は独立してＡ／Ｄ変換処理し上位ｘビットを求める（図１９の期間ＦＬ参照）。

フラッシュＡ／Ｄ変換器２は、入力電圧ＶinのＡ／Ｄ変換処理を終了すると非２進アルゴリズム実行回路１１に上位ｘビットのＡ／Ｄ変換結果を出力する。すると、非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０は上位ｘビットのＡ／Ｄ変換結果を利用し逐次変換処理することで下位ｎ−ｘビットのデジタル値を求める（図１９の期間ＳＡＲａ参照）。

非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がこのＡ／Ｄ変換処理を行っている最中に、制御回路２０４は入力側のスイッチＳＷinをＢ側のサンプルホールド回路８ｂに切換制御し、入力電圧ＶinをＢ側のサンプルホールド回路８ｂに入力させる。

Ｂ側のサンプルホールド回路８ｂは入力電圧Ｖinをサンプルホールドする（図１９の期間ＳＨｂ参照）。Ｂ側のサンプルホールド回路８ｂもまた入力電圧Ｖinをサンプルホールドするまでの間に内部抵抗及び内部容量の影響から所定の時間を必要とするが、この電圧のサンプルホールド所要時間は、Ａ側のサンプルホールド回路８のホールド電圧を逐次変換終了するまでの時間より短い。

そこで、非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＡ側のサンプルホールド回路８の下位ｎ−ｘビットのＡ／Ｄ変換値を求めるまでの間、Ｂ側のＡ／Ｄ変換処理を開始しない。この間、Ｂ側のサンプルホールド回路９ｂは入力電圧Ｖinのサンプリング電圧を保持し続ける。

非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＡ側のＡ／Ｄ変換処理を終了すると、この処理結果を出力するが（Ａ／ＤＯＵＴ）、このとき制御回路２０４がフラッシュＡ／Ｄ変換器２に制御信号ＣＴＬを送信しフラッシュＡ／Ｄ変換器２がＢ側のサンプルホールド回路９ｂのホールド電圧のＡ／Ｄ変換処理を開始する（図１９の期間ＦＬ参照）。そしてフラッシュＡ／Ｄ変換器２は、Ａ／Ｄ変換処理を終了すると非２進アルゴリズム実行回路１１に上位ｘビットの処理結果を渡す。

非２進アルゴリズム実行回路１１は、Ａ側、Ｂ側のそれぞれのチョッパコンパレータ９、９ｂに制御信号を与えることで、Ｂ側のサンプルホールド回路９ｂのホールド電圧を逐次Ａ／Ｄ変換対象とする。すると、非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＢ側のサンプルホールド回路８ｂのホールド電圧を逐次変換処理できる（図１９の期間ＳＡＲｂ）。

その後、これらの非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＢ側のサンプルホールド回路８ｂのホールド電圧を逐次変換処理している最中、Ａ側のサンプルホールド回路８のサンプリングを開始することもできる（図１９の期間ＳＨａ参照）。この後の動作は前述の動作の繰り返しとなる。このように、Ａ側とＢ側との２系統の処理回路を用いてＡ／Ｄ変換を繰り返すことができる。

本実施形態によれば、サンプルホールド回路８、８ｂ及びチョッパコンパレータ９、９ｂを２系統設けると共に、非２進アルゴリズム実行回路１１及びＤ／Ａ変換器１０を複数系統で共用している。また、フラッシュＡ／Ｄ変換器２が、Ａ側のサンプルホールド回路８のホールド電圧のＡ／Ｄ変換処理を終了した直後から、Ｂ側のサンプルホールド回路８ｂがサンプリング処理を開始する。このため、Ｂ側のサンプリングホールド回路８ｂがサンプリング処理する時間を長期化でき、次の逐次変換処理に事前に備えることができる。

（第４実施形態）
図２０〜図２１は第４実施形態を示す。本実施形態が前述実施形態と異なるところは、フラッシュＡ／Ｄ変換器２がＡ／Ｄ変換処理とは異なる他の比較処理を行うコンパレータを当該他の比較処理で使用されていないときに利用し、フラッシュＡ／Ｄ変換処理するところにある。

図２０に示すように、フラッシュＡ／Ｄ変換器２は、コンパレータ６を２^ｎ−１個備えているが、これらのコンパレータ６の入力側には切換スイッチＫＷ１がそれぞれ設けられる。これらの切換スイッチＫＷ１は、制御回路３０４から与えられる制御信号ＣＬ１に応じて、コンパレータ６への入力電圧を切換可能になっている。

例えば、これらの切換スイッチＫＷ１は、制御回路３０４の制御信号ＣＬ１に応じて、抵抗ラダー回路５の分圧電圧と、所定の正の参照電圧ＶrefPと、所定の負の参照電圧ＶrefNとを切換え、何れかの電圧をコンパレータ６の比較対象電圧として入力させる。

フラッシュＡ／Ｄ変換器２の前段には機能切換スイッチＫＷ２が設けられている。この機能切換スイッチＫＷ２は、フラッシュＡ／Ｄ変換器２の内部のコンパレータ６を、フラッシュＡ／Ｄ変換器２の構成として使用するか、それとも車両用の他用途の機能として使用するか、を選択するために設けられるスイッチである。

機能切換スイッチＫＷ２は、制御回路３０４の制御信号ＣＬ２に応じて入力電圧Ｖinをコンパレータ６に与えるか、ポートＰＡ＊、ＰＢ＊のデータをコンパレータ６に与えるか、を選択切換する。ここでポートＰＡ＊はパラレル入力−パラレル出力ポートを示し、ポートＰＢ＊はパラレル／シリアル入力−シリアル出力ポートを示す。

図２１は動作をタイミングチャートによって示している。通常、機能切換スイッチＫＷ２は、制御回路３０４の制御信号ＣＬ２に応じて各ポートＰＡ＊、ＰＡ＊、ＰＢ＊側に切換えられている。そして、フラッシュＡ／Ｄ変換器２内の切換スイッチＫＷ１は、制御回路３０４の制御信号ＣＬ１に応じて参照電圧ＶrefP、ＶrefNの何れかの側の端子に切換えられている。すると、コンパレータ６は、ポートＰＡ＊、ＰＢ＊の出力電圧を参照電圧ＶrefP又はＶrefNと比較し波形整形して出力できる（図２１のＰＡ＊動作中、ＰＢ＊動作中を参照）。

しかし、フラッシュＡ／Ｄ変換器２はその内部のコンパレータ６が未使用となる期間がある（図２１の期間Ｚ参照）。このコンパレータ６の未使用期間Ｚにおいて、機能切換スイッチＫＷ２は、制御回路３０４の制御信号ＣＬ２に応じて入力電圧Ｖinをコンパレータ６に入力させるように切換えられる。そして、フラッシュＡ／Ｄ変換器２は、その機能切換スイッチＫＷ２が制御回路３０４の制御信号ＣＬ１に応じて抵抗ラダー回路５側に切換えられる。すると、図１に示す回路構成と同様の回路構成となり、このコンパレータ６の未使用期間Ｚでは、フラッシュＡ／Ｄ変換器２がＡ／Ｄ変換処理することで上位ｘビットを変換出力できる（図２１の期間ＦＬ参照）。逐次変換部３はこの期間Ｚに合わせてサンプルホールド回路８によりサンプルホールドし（図２１の期間ＳＨ参照）、その後、逐次変換処理することで前述実施形態に示したＡ／Ｄ変換処理を実現できる。

なお、逐次変換部３がサンプルホールド回路８のホールド電圧を逐次変換している最中には、フラッシュＡ／Ｄ変換器２はコンパレータ６を使用しないため、コンパレータ６を通常の処理に戻すことができる（図２１のＰＡ＊動作中、ＰＢ＊動作中を参照）。

本実施形態によれば、フラッシュＡ／Ｄ変換器２は、その内部のコンパレータ６が他の比較処理（例えばポートＰＡ＊、ＰＢ＊のデータ波形整形処理）を行わないときにＡ／Ｄ変換処理する。このため、他の車両用途に用いたコンパレータ６を共用してフラッシュＡ／Ｄ変換器２を構成できる。しかも、コンパレータ６の使用頻度を増やすことができ回路の使用効率を向上できる。

（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
第２〜第４実施形態では、それぞれ２系統のＡ／Ｄ変換処理機能を備えた例を示したが、３系統以上備えていても良い。第１実施形態においては、サンプルホールド回路８およびＤ／Ａ変換器１０は図２〜図４に示すように一体に構成されているが、これらのサンプルホールド回路８、Ｄ／Ａ変換器１０はそれぞれ一般的な回路構成を用いても良い。

図面中、１はＡ／Ｄ変換装置、２はフラッシュＡ／Ｄ変換器（フラッシュＡ／Ｄ変換部）、３，３ａ，３ｂは逐次変換部、６はコンパレータ、８，８ａ，８ｂはサンプルホールド回路、１０，１０ａ，１０ｂはＤ／Ａ変換器（Ｄ／Ａ変換部）、を示す。

Claims (4)

1. アナログ信号をサンプリングしｎビット（ｎ＞１）のデジタルデータにＡ／Ｄ変換処理するＡ／Ｄ変換装置（１）であって、
   アナログ信号をフラッシュＡ／Ｄ変換処理し上位ｘビット（ｎ＞ｘ＞０）を決定するフラッシュＡ／Ｄ変換部（２）と、
   アナログ信号がサンプリングされたサンプリング値を容量アレイ型のＤ／Ａ変換部（１０）のアナログ出力値と逐次比較してＡ／Ｄ変換処理する逐次変換部（３、３ａ、３ｂ）と、を備え、
   前記逐次変換部（３、３ａ、３ｂ）は、前記フラッシュＡ／Ｄ変換部（２）が上位ｘビットをＡ／Ｄ変換処理した結果を用いてｎ−ｘ＋α（α＞０）回逐次変換を繰り返す冗長アルゴリズムを適用して前記下位ｎ−ｘビットをＡ／Ｄ変換処理することを特徴とするＡ／Ｄ変換装置。
2. 請求項１記載のＡ／Ｄ変換装置において、
   前記逐次変換部（３ａ、３ｂ）は複数設けられ、
   前記フラッシュＡ／Ｄ変換部（２）は、上位ｘビットのＡ／Ｄ変換処理結果を前記複数の逐次変換部（３ａ、３ｂ）に与え、
   前記複数の逐次変換部（３ａ、３ｂ）は、それぞれ独立して前記下位ｎ−ｘビットをＡ／Ｄ変換処理することを特徴とするＡ／Ｄ変換装置。
3. 請求項１または２記載のＡ／Ｄ変換装置において、
   前記逐次変換部（３、３ａ）は第１サンプルホールド回路（８、８ａ）を備え、
   前記第１サンプルホールド回路（８、８ａ）とは別体の第２サンプルホールド回路（８ｂ）を備え、
   前記フラッシュＡ／Ｄ変換部（２）は、上位ｘビットのＡ／Ｄ変換処理結果を前記逐次変換部（３、３ａ）に与え、
   前記逐次変換部（３、３ａ）が前記第１サンプルホールド回路（８、８ａ）のホールド電圧を逐次変換している最中に、前記第２サンプルホールド回路（８ｂ）がサンプルホールド処理することを特徴とするＡ／Ｄ変換装置。
4. 請求項１〜３の何れか一項に記載のＡ／Ｄ変換装置において、
   車両用に設けられ前記Ａ／Ｄ変換処理とは異なる他の比較処理を行うコンパレータ（６）を備え、
   前記フラッシュＡ／Ｄ変換部（２）は、前記コンパレータ（６）が他の比較処理を行わないときに、前記コンパレータ（６）を用いてフラッシュＡ／Ｄ変換処理することを特徴とするＡ／Ｄ変換装置。

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