JP2015019158A - 半導体回路 - Google Patents

Abstract

【課題】半導体回路の動作特性を向上する。
【解決手段】本実施形態の半導体回路は、第１の入力信号Ｖｉｎが入力される第１の入力部１０と、第２の入力信号ＶＲＥＦが入力される第２の入力部１１と、入力部１０，１１に接続され、入力信号Ｖｉｎ，ＶＲＥＦに基づいて、出力信号Ｖｏｕｔを生成する出力生成回路３０と、出力信号Ｖｏｕｔを出力するための出力部２０と、入力部１０，１１と出力生成回路３０との接続ノードに接続される電流源１９０と、を含む。
【選択図】図１

Description

本発明の実施形態は、半導体回路に関する。

近年、半導体回路は、コンピュータ、ストレージデバイス、車載用の制御チップなど、様々な電子機器に用いられている。

例えば、チップサイズの縮小、動作特性の向上、消費電力の低減などが、半導体回路には求められている。

特開２０１０−２６７６４号公報

半導体回路の動作速度を向上する技術を提案する。

本実施形態の半導体回路は、第１の入力信号が入力される第１の入力部と、第２の入力信号が入力される第２の入力部と、前記第１及び第２の入力部に接続され、前記第１及び第２の入力信号に基づいて、出力信号を生成する出力生成回路と、前記出力信号を出力するための出力部と、前記第１の入力部と前記出力生成回路との接続ノード、及び、前記第２の入力部と前記出力生成回路との接続ノードに、それぞれ接続される複数の電流源と、を含む。

本実施形態の半導体回路を模式的に示す図。 本実施形態の半導体回路の構成例を示す等価回路図。 本実施形態の半導体回路の動作例を示すフローチャート。 本実施形態の半導体回路の適用例を示すブロック図。

［実施形態］
以下、図１乃至図４を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 構成例
図１及び図２を参照して、実施形態のアンプ回路の構成について説明する。

図１は、実施形態のアンプ回路の構成例を示す模式図である。図２は、実施形態のアンプ回路の回路構成を示す等価回路図である。

図１に示されるように、本実施形態のアンプ回路１は、入力信号Ｖｉｎが入力される第１の入力部１０と、参照信号ＶＲＥＦが入力される第２の入力部１１と、を含んでいる。本実施形態のアンプ回路１は、入力信号Ｖｉｎと参照信号ＶＲＥＦとから出力信号Ｖｏｕｔを生成するための出力生成回路３０を含む。本実施形態のアンプ回路１は、出力生成回路３０によって生成された出力信号Ｖｏｕｔを出力する出力部２０を、含んでいる。

本実施形態のアンプ回路１において、入力部１０，１１と出力生成回路３０とを接続する内部端子（ノード）ＮＤに、電流源１９０が接続されている。アンプ回路１が待機状態から動作状態へ遷移するとき、アンプ回路１の内部端子が、電流源１９０によって充電又は放電状態にされる。

尚、アンプ回路１の待機状態は、電源が投入される前（又は電源が投入された直後）の状態、駆動電圧Ｖ１がアンプ回路に印加される前の状態、又は、入力信号Ｖｉｎが入力される前の状態などのように、アンプ回路１が入力信号Ｖｉｎから出力信号Ｖｏｕｔを生成する前の動作状態のことである。

図２に示されるように、アンプ回路１の一例として、第１及び第２の入力部１０，１１は、Ｎチャネル型電界効果トランジスタ１００Ａ，１０１ＡとＰチャネル型電界効果トランジスタ１００Ｂ，１０１Ｂとを、それぞれ含む。以下では、Ｎチャネル型電界効果トランジスタのことを、Ｎ型トランジスタと表記し、Ｐチャネル型電界効果トランジスタのことを、Ｐ型トランジスタと表記する。電界効果トランジスタは、例えば、ＭＯＳトランジスタである。

アンプ回路１０において、Ｎ型及びＰ型トランジスタ１００Ａ，１００Ｂのゲートが、アンプ回路１の第１の入力部１０として、用いられる。入力信号Ｖｉｎが、Ｎ型及びＰ型トランジスタ１００Ａ，１００Ｂのゲートに、供給される。

アンプ回路１において、Ｎ型及びＰ型トランジスタ１０１Ａ，１０１Ｂのゲートが、アンプ回路１の第２の入力部１１として、用いられる。参照信号ＶＲＥＦが、Ｎ型及びＰ型トランジスタ１０１Ａ，１０１Ｂのゲートに供給される。

第１の入力部１０のＮ型トランジスタ１００Ａの電流経路の一端は、Ｐ型トランジスタ１２１Ａの電流経路を経由して、電源電圧Ｖ１が印加されるノード（以下では、電源線とよぶ）に接続されている。第２の入力部１１のＮ型トランジスタ１０１Ａの電流経路の一端は、Ｐ型トランジスタ１２３Ａの電流経路を経由して、電源線に接続されている。Ｐ型トランジスタ１２１Ａ，１２３Ａは、入力部１０，１１のＮ型トランジスタ１００Ａ，１０１Ａに対して、負荷（負荷トランジスタ）として機能する。

各入力部１０，１１のＮ型トランジスタ１００Ａ，１０１Ａの電流経路の他端は、電流源１９０Ａの入力端子に接続されている。電流源１９０Ａの出力端子は、グランド電圧が印加されるノード（以下では、グランド線とよぶ）に接続されている。

第１の入力部１０のＰ型トランジスタ１００Ｂの電流経路の一端は、Ｎ型トランジスタ１２４Ａの電流経路を経由して、グランド線に接続されている。第２の入力部１１のＰ型トランジスタ１０１Ｂの電流経路の一端は、Ｎ型トランジスタ１２２Ａの電流経路を経由して、グランド線に接続されている。Ｎ型トランジスタ１２２Ａ，１２４Ａは、入力部１０，１１のＰ型トランジスタ１００Ｂ，１０１Ｂに対して、負荷（負荷トランジスタ）として機能する。

各入力部１０，１１のＰ型トランジスタ１００Ｂ，１０１Ｂの電流経路の他端は、電流源１９０Ｂの出力端子に接続されている。電流源１９０Ａの入力端子は、電源線に接続され、電圧Ｖ１が電流源１９０Ａに印加される。

Ｎ型トランジスタ１００ＡとＮ型トランジスタ１０１Ａとが、差動入力部（差動回路）を形成し、Ｐ型トランジスタ１００ＢとＰ型トランジスタ１０１Ｂとが、差動入力部（差動回路）を形成している。このように、アンプ回路１は、差動入力部を含み、差動アンプ回路として駆動する。

例えば、参照信号ＶＲＥＦの電位は、入力信号Ｖｉｎとして入力される“Ｈ”レベルの電位と“Ｌ”レベルの電位との中間の値に設定されている。

アンプ回路の駆動電圧Ｖ１が、３．３Ｖである場合、例えば、“Ｈ”レベルの入力信号Ｖｉｎに対応する電位が、３．３Ｖ程度であり、参照信号ＶＲＥＦの電位は、１．６５Ｖ程度の大きさを有している。“Ｌ”レベルの入力信号Ｖｉｎに対応する電位は、例えば、０Ｖ程度である。尚、入力信号Ｖｉｎの電位及び参照信号ＶＲＥＦの電位は、アンプ回路１及びアンプ回路を含む半導体回路の仕様に応じて、適宜変更される。例えば、駆動電圧Ｖ１は、１．８Ｖ程度でもよい。

本実施形態のアンプ回路１は、カレントミラー型の差動アンプ回路である。

本実施形態のアンプ回路１の出力生成回路３０は、複数のカレントミラー回路を含む。例えば、本実施形態において、出力生成回路３０は、５つのカレントミラー回路３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ，３００Ｅから形成されている。

カレントミラー回路３００Ａが、Ｐ型トランジスタ１２１ＡとＰ型トランジスタ１２１Ｂとから形成されている。Ｐ型トランジスタ１２１ＡとＰ型トランジスタ１２１Ｂとからカレントミラー回路３００Ａは、第１の入力部１０のＮ型トランジスタ１００Ａに接続されている。

Ｐ型トランジスタ１２１Ａはダイオード接続され、Ｐ型トランジスタ１２１Ａのゲートは、Ｐ型トランジスタ１２１Ａの電流経路の一端に接続されている。Ｐ型トランジスタ１２１Ａのゲートは、Ｐ型トランジスタ１２１Ｂのゲートに接続されている。２つのＰ型トランジスタ１２１Ａ，１２１Ｂの互いに接続されたゲートによって、カレントミラー回路３００Ａのノード（入力端子）ＮＤ１Ａが形成される。Ｐ型トランジスタ１２１Ａ，１２１Ｂの電流経路の他端は、電源線Ｖ１に接続されている。

第１の入力部１０のＮ型トランジスタ１００Ａの電流経路の一端が、Ｐ型トランジスタ１２１Ａの電流経路の一端に接続されるとともに、Ｐ型トランジスタ１２１Ａ，１２１Ｂの互いに接続されたゲート（ノードＮＤ１Ａ）に接続されている。

Ｎ型トランジスタ１００Ａの駆動状態に応じて、カレントミラー回路３００Ａの基準電流の大きさが変動する。その基準電流に応じて、カレントミラー回路３００Ａは、電流を出力する。

Ｎ型トランジスタ１２２ＡとＮ型トランジスタ１２２Ｂとが、カレントミラー回路３００Ｂを形成している。Ｎ型トランジスタ１２２ＡとＮ型トランジスタ１２２Ｂとからなるカレントミラー回路３００Ｂは、第２の入力部１１のＰ型トランジスタ１０１Ｂに接続されている。

Ｎ型トランジスタ１２２Ａの電流経路の一端は、Ｐ型トランジスタ１０１Ｂの一端に接続されている。Ｎ型トランジスタ１２２Ａの他端は、接地されている。Ｎ型トランジスタ１２２Ａはダイオード接続され、Ｎ型トランジスタ１２２Ａの電流経路の一端は、Ｎ型トランジスタ１２２Ａのゲートに接続されている。Ｎ型トランジスタ１２２Ｂの電流経路の他端は、グランド線に接続され、接地されている。

Ｎ型トランジスタ１２２Ａのゲートは、Ｎ型トランジスタ１２２Ｂのゲートに接続されている。２つのＮ型トランジスタ１２２Ａ，１２２Ｂの互いに接続されたゲートによって、カレントミラー回路３００Ｂのノード（入力端子）ＮＤ２Ｂが形成される。

第２の入力部１１のＰ型トランジスタ１０１Ｂの電流経路の一端が、Ｎ型トランジスタ１２２Ａの電流経路の一端に接続されるとともに、Ｎ型トランジスタ１２２Ａ，１２２Ｂの互いに接続されたゲート（ノードＮＤ２Ｂ）に接続されている。

Ｐ型トランジスタ１０１Ｂの駆動状態に応じて、カレントミラー回路３００Ｂの基準電流の大きさが変動する。カレントミラー回路３００Ｂは、その基準電流に応じた電流を出力する。

カレントミラー回路３００Ｂの出力端子としてのＮ型トランジスタ１２２Ｂの電流経路の一端は、カレントミラー回路３００Ａのノード（入力端子）ＮＤ１Ａ、すなわち、２つのＰ型トランジスタ１２１Ａ，１２１Ｂのゲートに接続されている。カレントミラー回路３００Ｂの出力電流が、カレントミラー回路３００Ａの基準電流の一部として、入力部１１のトランジスタ１０１Ｂからの電流とともに、カレントミラー回路３００Ａに供給される。

カレントミラー回路３００Ｃが、Ｐ型トランジスタ１２３Ａ，１２３Ｂによって形成される。Ｐ型トランジスタ１２３Ａ，１２３Ｂからなるカレントミラー回路３００Ｃが、第２の入力部１１のＮ型トランジスタ１０１Ａに接続されている。

Ｐ型トランジスタ１２３Ａのゲートが、Ｐ型トランジスタ１２３Ｂのゲートに接続される。２つのＰ型トランジスタ１２３Ａ，１２３Ｂの互いに接続されたゲートによって、カレントミラー回路３００ＣのノードＮＤ２Ａが形成される。

Ｐ型トランジスタ１２３Ａはダイオード接続され、Ｐ型トランジスタ１２３Ａの電流経路の一端は、Ｐ型トランジスタ１２３Ａのゲートに接続されている。

第２の入力部１１のＮ型トランジスタ１０１Ａの電流経路の一端が、Ｐ型トランジスタ１２３Ａの電流経路の一端に接続されるとともに、Ｐ型トランジスタ１２３Ａ，１２３Ｂの互いに接続されたゲートに、接続されている。Ｐ型トランジスタ１２３Ａ，１２３Ｂの他端は、電源線に接続されている。

Ｎ型トランジスタ１０１Ａの駆動状態に応じて、カレントミラー回路３００Ｃの基準電流の大きさが決まる。カレントミラー回路３００Ｃは、その基準電流に応じた電流を出力する。

Ｎ型トランジスタ１２４ＡとＮ型トランジスタ１２４Ｂとによって、カレントミラー回路３００Ｄが形成されている。第１の入力部１１のＰ型トランジスタ１００Ｂが、Ｎ型トランジスタ１２４ＡとＮ型トランジスタ１２４Ｂとから形成されるカレントミラー回路３００Ｄが接続されている。

Ｎ型トランジスタ１２４Ａはダイオード接続され、Ｎ型トランジスタ１２４Ａの電流経路の一端は、Ｎ型トランジスタ１２４Ａのゲートに接続されている。Ｎ型トランジスタ１２４Ａ及びＮ型トランジスタ１２４Ｂの電流経路の他端は、グランド線に接続され、接地されている。

Ｎ型トランジスタ１２４Ａのゲートは、Ｎ型トランジスタ１２４Ｂのゲートに接続されている。２つのＮ型トランジスタ１２４Ａ，１２４Ｂの互いに接続されたゲートによって、カレントミラー回路３００ＢのノードＮＤ２Ｂが形成される。

Ｐ型トランジスタ１００Ｂの電流経路の一端が、Ｎ型トランジスタ１２４の電流経路の一端に接続されるとともに、ノードＮＤ１Ｂに接続されている。

Ｐ型トランジスタ１００Ｂの駆動状態に応じて、カレントミラー回路３００Ｄの基準電流の大きさが決まる。カレントミラー回路３００Ｄは、その基準電流に応じた電流を出力する。

カレントミラー回路３００Ｄの出力端子、より具体的には、Ｎ型トランジスタ１２４Ｂの電流経路の一端は、カレントミラー回路３００Ｃのノード（入力端子）ＮＤ２Ａ、すなわち、２つのＰ型トランジスタ１２３Ａ，１２３Ｂのゲートに接続されている。カレントミラー回路３００Ｄの出力電流が、カレントミラー回路３００Ｃの基準電流の一部として、入力部１０のトランジスタ１００Ｂからの電流とともに、カレントミラー回路３００Ｃに供給される。

Ｎ型トランジスタ１２５ＡとＮ型トランジスタ１２５Ｂとによって、カレントミラー回路３００Ｅが形成される。

Ｎ型トランジスタ１２５Ａは、ダイオード接続されている。Ｎ型トランジスタ１２５Ａの電流経路の一端は、Ｎ型トランジスタ１２５Ａのゲートに接続されている。Ｎ型トランジスタ１２５Ａの電流経路の他端は、接地されている。

Ｎ型トランジスタ１２５Ａのゲートは、Ｎ型トランジスタ１２５Ｂのゲートに接続されている。Ｎ型トランジスタ１２５Ｂの電流経路の他端は、接地されている。

Ｎ型トランジスタ１２５Ａの電流経路の一端は、Ｐ型トランジスタ１２１Ｂの電流経路の一端に接続されている。カレントミラー回路３００Ａの出力電流が、カレントミラー回路３００Ｅの基準電流として、カレントミラー回路３００Ｅに、供給される。

カレントミラー回路３００Ｅの出力端子が、カレントミラー回路３００Ｃの出力端子に接続されている。Ｎ型トランジスタ１２５Ｂの電流経路の一端は、Ｐ型トランジスタ１２３Ｂの電流経路の一端に接続されている。

２つのカレントミラー回路３００Ｃ，３００Ｅの互いに接続された出力端子が、アンプ回路の出力部２０となる。

差動入力部１０，１１に入力される信号Ｖｉｎ，ＶＲＥＦに対する入力部１０，１１の差動に基づいたカレントミラー回路３００Ｃ，３００Ｅからの電流によって、Ｎ型トランジスタ１２５ＢとＰ型トランジスタ１２３Ｂがプッシュプル動作し、アンプ回路１の出力信号Ｖｏｕｔが生成される。

このように、本実施形態のアンプ回路１が含む差動入力部と多段に接続された複数のカレントミラー回路とによって、入力信号Ｖｉｎが差動増幅され、増幅された信が出力信号号Ｖｏｕｔとして、出力される。

以下では、アンプ回路１の出力生成回路３０を形成するカレントミラー回路３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ，３００Ｅを区別しない場合には、カレントミラー回路３００と表記する。

本実施形態のアンプ回路１において、入力部１０，１１と出力生成回路（カレントミラー回路）３００Ａ，３００Ｂ，３００Ｃ，３００Ｄとを接続する内部端子（接続ノード）において、電流源１９０Ａ，１９０Ｂ，１９０Ｃ，１９０Ｄが接続されている。

電流源１９０Ａが、第１の入力部１０のＮ型トランジスタ１００Ａとカレントミラー回路３００Ａとの接続ノードに、接続されている。

電流源１９０Ａは、スイッチ素子としてのＮ型トランジスタ１９１Ａの電流経路を経由して、ノードＮＤ１Ａに接続されている。電流源１９０Ａの入力端子が、Ｎ型トランジスタ１９１Ａの電流経路を経由して、ノードＮＤ１Ａに接続されている。電流源１９０Ａの出力端子は、グランド線に接続されている。

Ｎ型トランジスタ１９１Ａのオン／オフによって、電流源１９０ＡとノードＮＤ１Ａとの導通状態が制御される。Ｎ型トランジスタ１９１Ａのオン／オフは、Ｎ型トランジスタ１９１Ａのゲートに供給される制御信号ＣＴ１によって、制御される。

電流源１９０Ｂは、Ｎ型トランジスタ１９１Ｂの電流経路を経由して、第２の入力部１１のＮ型トランジスタ１０１Ａとカレントミラー回路３００Ｃとの接続ノードＮＤ２Ａに接続されている。電流源１９０Ｂの入力端子が、Ｎ型トランジスタ１９１Ｂの電流経路を経由して、ノードＮＤ２Ａに接続されている。電流源１９０Ａの出力端子は、グランド線に接続されている。

Ｎ型トランジスタ１９１Ｂのオン／オフによって、電流源１９０ＢとノードＮＤ２Ａとの導通状態が制御される。Ｎ型トランジスタ１９１Ｂのオン／オフは、Ｎ型トランジスタ１９１Ｂのゲートに供給される制御信号ＣＴ１によって、制御される。

電流源１９０Ａ，１９０Ｂが、オン状態のＮ型トランジスタ１９１Ａ，１９１Ｂを介して、ノードＮＤ１Ａ，ＮＤ２Ａと導通状態になることによって、ノードＮＤ１Ａ，ＮＤ２Ａは、放電される。

電流源１９０Ｃは、Ｐ型トランジスタ１９６Ａの電流経路を経由して、第１の入力部１０のＰ型トランジスタ１００Ｂとカレントミラー回路３００Ｄとの接続ノードＮＤ１Ｂに接続されている。電流源１９０Ｃの出力端子が、Ｐ型トランジスタ１９６Ａの電流経路を経由して、ノードＮＤ１Ｂに接続されている。電流源１９０Ｃの入力端子は、電源線に接続されている。

Ｐ型トランジスタ１９６Ａのオン／オフによって、電流源１９０ＣとノードＮＤ１Ｂとの導通状態が制御される。Ｐ型トランジスタ１９６Ａのオン／オフは、Ｎ型トランジスタ１９６Ａのゲートに供給される制御信号ＣＴ２によって、制御される。

電流源１９０Ｄは、Ｐ型トランジスタ１９６Ｂの電流経路を経由して、第２の入力部１１のＰ型トランジスタ１０１Ｂとカレントミラー回路３００Ｂとの接続ノードＮＤ２Ｂに接続されている。電流源１９０Ｄの出力端子が、Ｐ型トランジスタ１９６Ｂの電流経路を経由して、ノードＮＤ２Ｂに接続されている。電流源１９０Ｄの入力端子は、電源線に接続されている。

Ｐ型トランジスタ１９６Ｂのオン／オフによって、電流源１９０ＤとノードＮＤ２Ｂとの導通状態が制御される。Ｐ型トランジスタ１９６Ａのオン／オフは、Ｎ型トランジスタ１９６Ａのゲートに供給される制御信号ＣＴ２によって、制御される。

電流源１９０Ｃ，１９０Ｄが、オン状態のＰ型トランジスタ１９６Ａ，１９６Ｂを介して、ノードＮＤ１Ｂ，ＮＤ２Ｂと導通状態になることによって、ノードＮＤ１Ｂ，ＮＤ２Ｂは、充電される。

各電流源１９０Ａ，１９０Ｂ，１９０Ｃ，１９０Ｄは、所定の電流値の電流を出力する。

例えば、本実施形態のアンプ回路１が入力信号Ｖｉｎを取り込む前に、入力部１０，１１とカレントミラー回路３００Ａ，３００Ｂ，３００Ｃ，３００Ｄとのノードが、ノードに接続されている素子の特性（例えば、トランジスタの導電型）に応じて、放電又は充電状態にされる。

このように、待機状態から駆動状態に遷移される時に、電流源１９０Ａ，１９０Ｂ，１９０Ｃ，１９０Ｄによって、Ｎ型トランジスタから形成されるカレントミラー回路のノードは、あらかじめ放電状態にされ、Ｐ型トランジスタから形成されるカレントミラー回路のノードは、あらかじめ充電状態にされる。

以下では、ノードＮＤ１Ａ，ＮＤ２Ａ，ＮＤ１Ｂ，ＮＤ２Ｂを放電又は充電状態にするための電流源１９０Ａ，１９０Ｂ，１９０Ｃ，１９０Ｄを区別しない場合には、電流源１９０を表記する。

尚、ノードＮＤ１Ａ，ＮＤ２Ａの放電を制御するための各トランジスタ１９１Ａ，１９１Ｂは、共通の制御信号ＣＴ１に制御されてもよいし、互いに独立な制御信号によって、駆動されてもよい。また、ノードＮＤ１Ｂ，ＮＤ２Ｂの充電を制御するトランジスタ１９６Ａ，１９６Ｂは、共通の制御信号ＣＴ２に制御されてもよいし、互いに独立な制御信号によって、駆動されてもよい。

本実施形態のアンプ回路１は、入力部１０，１１とカレントミラー回路（出力生成回路）３００Ａ，３００Ｂ，３００Ｃ，３００Ｄとの接続部に、電流源１９０が接続されている。これによって、アンプ回路１が待機状態から駆動状態になるときに、電流源１９０によって、アンプ回路１の内部端子、例えば、入力部１０，１１とカレントミラー回路３００Ａ，３００Ｂ，３００Ｃ，３００Ｄとのノードの電位が、制御される。

この結果として、本実施形態のアンプ回路１は、入力信号Ｖｉｎを取り込む前（アンプ回路１の動作が開始される前）に、カレントミラー回路３００Ａ，３００Ｃ，３００Ｄ，３００Ｄのノードを、あらかじめ放電状態又は充電状態にでき、アンプ回路の動作の遷移時の遅延を抑制できる。

これによって、本実施形態のアンプ回路は、アンプ回路における入力信号Ｖｉｎを取り込んでから出力信号Ｖｏｕｔの生成が開始されるまでの時間を、短縮でき、アンプの動作を高速化できる。

したがって、本実施形態の半導体回路によれば、回路の動作特性を向上できる。

（２） 動作例
本実施形態のアンプ回路の動作について、図３を用いて、説明する。ここでは、本実施形態のアンプ回路の動作を説明するために、図２も適宜用いる。

図３は、本実施形態のアンプ回路の動作を説明するためのフローチャートである。

図３に示されるように、例えば、本実施形態のアンプ回路１を含む半導体集積回路に対する電源電圧／駆動電圧の印加時や、スリープ状態からの復帰動作の開始時に、本実施形態のアンプ回路１が、待機状態から動作状態へ遷移する（ステップＳＴ０）。これによって、本実施形態のアンプ回路１の動作が開始される。

アンプ回路１内において、入力部１０，１１と内部回路（出力生成回路）３００とを接続する内部端子（接続ノード）に接続された電流源１９０がオン状態にされる。これによって、電流源１９０とアンプ回路１の内部端子とが導通状態になり、入力部１０，１１と出力生成回路としてのカレントミラー回路３００の接続ノードが、電流源１９０によって、放電又は充電される（ステップＳＴ１）。

図２の実施形態のアンプ回路１に、電源電圧Ｖ１が印加された状態で、入力信号Ｖｉｎ及び参照信号ＶＲＥＦが入力される前において、“Ｈ”レベルの制御信号ＣＴ１が、電流源１９０Ａ，１９０Ｂと内部ノードＮＤ１Ａ，ＮＤ２Ａとの接続を制御するためのＮ型トランジスタ１９１Ａ，１９１Ｂのゲートに、それぞれ入力される。Ｎ型トランジスタ１９１Ａ，１９１Ｂがオンし、電流源１９０Ａ，１９０ＢとノードＮＤ１Ａ，ＮＤ２Ａとが、導通状態にされる。

これによって、電流源１９０Ａによって、入力信号Ｖｉｎ側のカレントミラー回路３００ＡのノードＮＤ１Ａは、放電状態にされる。また、電流源１９０Ｂによって、参照信号ＶＲＥＦ側のカレントミラー回路３００ＣのノードＮＤ２Ａは、放電状態にされる。

制御信号ＣＴ１の入力と実質的に同時に、“Ｌ”レベルの制御信号ＣＴ２が、電流源１９０Ｃ，１９０ＤとノードＮＤ１Ｂ，ＮＤ２Ｂとを接続を制御するためのＰ型トランジスタ１９６Ａ，１９６Ｂのゲートに、それぞれ入力される。Ｐ型トランジスタ１９６Ａ，１９６Ｂがオンし、電流源１９０Ｃ，１９０ＤとノードＮＤ１Ｂ，ＮＤ２Ｂとが、導通状態にされる。

これによって、電流源１９０Ｃからノードに供給される電流によって、入力信号Ｖｉｎ側のカレントミラー回路３００ＤのノードＮＤ１Ｂは、充電状態にされる。電流源１９０Ｄからの電流によって、参照信号ＶＲＥＦ側のカレントミラー回路３００ＢのノードＮＤ２Ｂは、充電にされる。

このように、本実施形態のアンプ回路が、待機状態から入力信号Ｖｉｎが入力される前までの期間において、入力部１０，１１とカレントミラー回路３００Ａ，３００Ｂ，３００Ｃ，３００Ｄとの接続ノードＮＤ１Ａ，ＮＤ２Ａ，ＮＤ１Ｂ，ＮＤ２Ｂがある電位に遷移するように、ノードＮＤ１Ａ，ＮＤ２Ａ，ＮＤ１Ｂ，ＮＤ２Ｂのそれぞれが、電流源１９０によって放電又は充電される。

そして、入力電圧Ｖｉｎ及び参照信号ＶＲＥＦが、入力される。本実施形態のアンプ回路１は、入力信号Ｖｉｎを取得し、入力信号Ｖｉｎ及び参照信号ＶＲＥＦの差動増幅により出力信号Ｖｏｕｔを生成する（ステップＳＴ２）。

入力信号Ｖｉｎが“Ｈ”レベルである場合、以下のように、本実施形態のアンプ回路１は、駆動する。

“Ｈ”レベルの入力信号Ｖｉｎの電位（例えば、３．３Ｖ）は、参照信号ＶＲＥＦの電位（例えば、１．６５Ｖ）より高い。

それゆえ、“Ｈ”レベルの入力信号Ｖｉｎが入力されるＮ型トランジスタ１００Ａの出力電流が増加し、参照信号ＶＲＥＦが入力されるＮ型トランジスタ１０１Ａの出力電流が減少する。また、“Ｈ”レベルの入力信号Ｖｉｎが入力されるＰ型トランジスタ１００Ｂの出力電流は、参照信号ＶＲＥＦが入力されるＰ型トランジスタ１０１Ａの出力電流より小さくなる。

このように、入力部１０，１１のＮ型及びＰ型トランジスタ１００Ａ，１０１Ａ，１００Ｂ，１０１Ｂは、差動状態で駆動する。

入力部１０，１１のトランジスタ１００Ａ，１００Ｂ，１０１Ａ，１０１Ｂのそれぞれからの電流が、各トランジスタ１００Ａ，１００Ｂ，１０１Ａ，１０１Ｂが接続されたカレントミラー回路３００Ａ，３００Ｄ，３００Ｃ，３００Ｂに、カレントミラー回路の基準電流として、供給される。

入力信号Ｖｉｎの電圧値が参照信号ＶＲＥＦの電圧値より大きい場合、カレントミラー回路３００Ｃに供給される電流より大きい電流が、Ｎ型トランジスタ１００Ａによって、カレントミラー回路３００Ａに、供給される。また、カレントミラー回路３００Ｄに供給される電流より大きい電流が、カレントミラー回路３００Ｂに、Ｐ型トランジスタ１０１Ｂによって、供給される。
また、カレントミラー回路３００Ａのノード１Ａには、Ｎ型トランジスタ１００Ａからの電流に加えて、カレントミラー回路３００Ｂの出力電流が、基準電流として供給される。カレントミラー回路３００ＣのノードＮＤ２Ａには、Ｎ型トランジスタ１０１Ａからの電流に加えて、カレントミラー回路３００Ｄの出力電流が、基準電流として供給される。

これによって、各カレントミラー回路３００Ａ，３００Ｂ，３００Ｃ，３００ＤのノードＮＤ１Ａ，ＮＤ２Ｂ，ＮＤ２Ａ，ＮＤ１Ｂの電位が、入力部１０，１１のトランジスタ１００Ａ，１０１Ｂ，１０１Ａ，１００Ｂの電流に起因して、変動する。各カレントミラー回路３００は、供給された基準電流の大きさに応じて、電流を出力する。

本実施形態において、アンプ回路１が待機状態から駆動状態になる前（入力信号Ｖｉｎのサンプリングが開始される前）に、カレントミラー回路３００Ａ，３００ＣのノードＮＤ１Ａ，ＮＤ２Ａは、放電され、カレントミラー回路３００Ｂ，３００ＤのノードＮＤ２Ｂ，ＮＤ１Ｂは充電されている。それゆえ、入力部１０，１１のトランジスタ１００Ａ，１００Ｂ，１０１Ａ，１０１Ｂの電流によってノードＮＤ１Ａ，ＮＤ１Ｂ，ＮＤ２Ａ，ＮＤ２Ｂの電位が遷移する期間が、短縮される。

カレントミラー回路３００Ａは、差動入力部１０を形成しているＮ型トランジスタ１００Ａの電流の大きさとカレントミラー回路３００Ｂの出力電流の大きさとに応じて、出力電流を出力する。カレントミラー回路３００Ａからの電流は、カレントミラー回路３００Ｅに出力される。カレントミラー回路３００Ａからの電流は、Ｐ型トランジスタ１２１Ｂ電流経路の一端からカレントミラー回路３００Ｅのダイオード接続されたＮ型トランジスタ１２５Ａの電流経路の一端及びゲートに、供給される。

カレントミラー回路３００Ｅは、カレントミラー回路３００Ａからの電流を基準電流として、電流を出力する。

カレントミラー回路３００Ｃは、差動入力部１１を形成しているＰ型トランジスタ１０１Ａの電流の大きさとカレントミラー回路３００Ｄの出力電流の大きさとに応じた電流を、出力する。

カレントミラー回路３００Ｃの出力電流及びカレントミラー回路３００Ｅの出力電流によって、出力部２０の電位が変化する。

ここで、入力信号Ｖｉｎの電圧値が参照信号ＶＲＥＦの電圧値より大きい場合、第１の入力部１０のＮ型トランジスタ１００Ａを流れる電流が、第２の入力部１１のＮ型トランジスタ１０１Ａを流れる電流より大きい。すなわち、カレントミラー回路３００ＣのＰ型トランジスタ１２３Ｂから出力される電流は、カレントミラー回路３００ＥのＮ型トランジスタ１２５Ｂから出力される電流より小さい。

この結果として、Ｐ型トランジスタ１２３ＢとＮ型トランジスタ１２５Ｂとのプッシュプル動作により、出力部２０が接続されたノードの電位は、駆動電圧Ｖ１からグランド電圧に低下する。
したがって、“Ｌ”レベルの出力信号Ｖｏｕｔが、アンプ回路１内のカレントミラー回路からなる出力生成回路３０からアンプ回路１の外部へ出力される。

入力信号Ｖｉｎが“Ｌ”レベルである場合、以下のように、本実施形態のアンプ回路１は、駆動する。
“Ｌ”レベルの入力信号Ｖｉｎの電位（例えば、０Ｖ）は、参照信号ＶＲＥＦの電位（例えば、１．６５Ｖより低い。

それゆえ、“Ｌ”レベルの入力信号Ｖｉｎが入力されるＮ型トランジスタ１００Ａの電流が減少し、参照信号ＶＲＥＦが入力されるＮ型トランジスタ１０１Ａの電流が増大する。

また、“Ｌ”レベルの入力信号Ｖｉｎが入力されるＰ型トランジスタ１００Ｂの電流は、参照信号ＶＲＥＦが入力されるＰ型トランジスタ１０１Ｂの電流より大きくなる。

この場合、入力信号Ｖｉｎが“Ｈ”レベルである場合と反対に、カレントミラー回路３００Ｃの出力電流が、カレントミラー回路３００Ｅの出力電流より大きくなるので、出力部２０が接続されたノードの電位は、駆動電圧Ｖ１になる。
したがって、“Ｈ”レベルの出力信号Ｖｏｕｔが、アンプ回路１内のカレントミラー回路からなる出力生成回路３０からアンプ回路１の外部へ出力される。

このように、本実施形態のカレントミラー回路型のアンプ回路１において、入力信号Ｖｉｎと参照信号ＶＲＥＦとの差動増幅によって、出力信号Ｖｏｕｔが生成される。

生成された出力信号Ｖｏｕｔが、アンプ回路１の出力部２０からアンプ回路１の外部へ出力される（ステップＳＴ３）。

以上のように、本実施形態のアンプ回路１が駆動される。

図３に示されるように、アンプ回路１が待機状態から動作状態に遷移する時に、入力部１０，１１とカレントミラー回路３００（出力生成回路３０）との接続ノードに接続された電流源１９０によって、それらの接続ノードが、入力信号が入力される前（アンプ回路が出力信号を生成する前）に充電又は放電される。

これによって、アンプ回路１が待機状態から駆動状態になるときにおける、アンプ回路１の入力部１０，１１とカレントミラー回路３００とのノードが所定の電位に達するまでの時間（出力信号Ｖｏｕｔの生成が開始されるまでの時間）を短縮でき、アンプ回路１の動作を高速化できる。

したがって、本実施形態の半導体回路の動作によれば、半導体回路の動作特性を向上できる。

（３） 適用例
図４を用いて、本実施形態のアンプ回路の適用例について、説明する。

例えば、本実施形態のアンプ回路は、半導体メモリに用いられる。
図４は、本実施形態のアンプ回路を含む半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリ７は、例えば、ＮＡＮＤ型フラッシュメモリである。

フラッシュメモリ７のチップの外部には、コントローラ８及びホスト９が設けられている。コントローラ８は、ホスト８からのデータの読み出し要求又はデータの書き込み要求に基づいて、フラッシュメモリ７に制御信号（コマンド）を送信し、メモリセルに対するデータの書き込み又はデータの読み出しをフラッシュメモリ７に指示する。コントローラ８及びホスト９は、フラッシュメモリ７からの制御信号（ステータス）を受信し、フラッシュメモリ７の動作状況を把握する。

また、コントローラ８及びホスト９は、コマンドとともに書き込むべきデータ及びデータを書き込むロウ及びカラムを示すアドレスをフラッシュメモリ７に送信する。コントローラ８及びホスト９は、コマンドに応じてフラッシュメモリ７から読み出されたデータを受信する。また、コントローラ８及びホスト９は、読み出されたデータに対応するアドレスを受信する。

フラッシュメモリ７とコントローラ８とによって、メモリカードやＳＳＤ（Solid State Drive）などのストレージデバイス（メモリシステム）２００が、形成される。

フラッシュメモリ７において、メモリセルアレイ７０は、複数のメモリセルを含んでいる。メモリセルアレイ１に対して、制御単位としての複数のブロックが設定されている。ブロックは、例えば、消去の最小単位を示している。

１つのブロックは、ロウ方向に並んだ複数のメモリセルユニットＭＵから構成される。

１つのメモリセルユニットＭＵは、複数のメモリセルＭＣから形成されるメモリセルストリングと、メモリセルストリングの一端及び他端に接続されたセレクトトランジスタＳＴとを含んでいる。メモリセルストリングにおいて、メモリセルＭＣの電流経路が、カラム方向に沿って直列接続されている。

メモリセルユニットＭＵの一端に、ソース線ＳＬが接続される。メモリセルユニットＭＵの他端に、ビット線ＢＬが接続されている。

メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、電子に対するトラップ準位を含む絶縁膜、又はこれらの積層膜）を有するゲート構造の電界効果トランジスタである。カラム方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。

ワード線ＷＬはロウ方向に延在し、各ワード線ＷＬはロウ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。

セレクトゲート線ＳＧＬはロウ方向に延び、ロウ方向に沿って配列されたセレクトトランジスタＳＴのゲートに共通に接続される。

各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からの１bit又は２bit以上のデータを記憶する。データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込まれる、又は、読み出される。データの書き込み／読み出しにおけるメモリセルアレイ１のロウの制御単位は、ページとよばれる。

ロウ制御回路７１は、メモリセルアレイ７０のロウを制御する。ロウ制御回路７１は、メモリセルアレイ７０内に設けられたワード線ＷＬ及びセレクトゲート線ＳＧＬに接続されている。ロウ制御回路７１は、アドレスバッファ７４から転送されたロウアドレスに基づいて、ブロック及びページ（ワード線ＷＬ）を選択し、ワード線ＷＬ及びセレクトゲート線ＳＧＬの動作（電位）を制御する。例えば、ロウ制御回路７１は、ソース線ＳＬの電位を制御する。

カラム制御回路７２は、メモリセルアレイ７０のカラムを制御する。カラム制御回路７２は、アドレスバッファ７４から転送されたカラムアドレスに基づいて、メモリセルアレイ７０のカラムに対して設定された制御単位を選択し、ビット線ＢＬの動作（電位）を制御する。カラム制御回路７２は、センスアンプ回路７２０、データラッチ回路７２１及びカラムデコーダ７２２などを含んでいる。

センスアンプ回路７２０は、ビット線ＢＬの充電及び放電を制御する、及び、ビット線ＢＬの電位変動を増幅及び検知する。

データラッチ回路７２１は、外部からのデータ、及び、メモリセルアレイ１０からのデータを、一時的に保持する。

カラムデコーダ７２２は、アドレスバッファ７４からのカラムアドレスをデコードし、選択されたビット線（選択ビット線とよぶ）ＢＬ又はメモリセルアレイ１０のカラムに割り付けられた複数の制御単位をアクティブにする。

電圧生成回路７３は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電圧、中間電位及び非選択電位を生成する。電圧生成回路７３は、例えば、セレクトゲート線ＳＧＬに印加される電位を生成する。電圧生成回路７３によって生成された電位は、ロウ制御回路７１に転送され、選択／非選択ワード線ＷＬ、セレクトゲート線ＳＧＬにそれぞれ印加される。電圧生成回路７３は、カラム制御回路７２に印加される電位、或いは、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成する。

データ入出力バッファ７５は、データの入出力のインターフェイスとなる。データ入出力バッファ７５は、入出力制御回路（Ｉ／Ｏ制御回路）７８を介して入力された外部装置（例えば、コントローラ８又はホスト９）からのデータを、一時的に保持する。データ入出力バッファ７５は、メモリセルアレイ７０から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータを、Ｉ／Ｏ制御回路７８を介してフラッシュメモリ７の外部へ出力する。

アドレスバッファ７４は、Ｉ／Ｏ制御回路７８を介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、例えば、物理アドレスであり、物理ロウアドレス及び物理カラムアドレスを含んでいる。

内部制御回路７６は、フラッシュメモリ７全体の動作を管理する。内部制御回路７６は、Ｉ／Ｏ制御回路７８を経由して供給された制御信号（コマンド）を受信する。内部制御回路７６は、フラッシュメモリ７内部の動作状況を示す制御信号（ステータス）を、外部装置８，９に送信する。制御信号としてのコマンド又はステータスは、コマンド／ステータスバッファ７９を介して、内部制御回路７６とＩ／Ｏ制御回路７８との間で、入出力される。

論理制御回路７７は、ＣＬＥ（Command Latch Enable）及びＡＬＥ（Address Latch enable）等の、外部（ホスト装置又はコントローラ）からの制御信号（例えば、イネーブル信号）を受信し、その信号を、内部制御回路７６に転送する。論理制御回路１８０は、受信した信号（コマンドやデータ）を、Ｉ／Ｏ制御回路２０に出力する。

Ｉ／Ｏ制御回路７８は、フラッシュメモリ７とコントローラ８／ホスト９との間において、データの入出力、コマンドの受信、ステータスの送信などの動作タイミングを制御する。Ｉ／Ｏ制御回路７８は、例えば、インターフェイス処理を実行するための制御ユニット（インターフェイス処理ユニット）を含んでいる。

Ｉ／Ｏ制御回路７８は、例えば、Ｉ／Ｏ端子及びＩ／Ｏ信号線を介して、コントローラ８に接続される。Ｉ／Ｏ制御回路７８は、各バッファ７４，７５，７９を介して、又は、直接、フラッシュメモリ７内部の各回路７１，７２，７６に接続される。

実施形態のアンプ回路１は、例えば、Ｉ／Ｏ制御回路７８内に設けられる。例えば、フラッシュメモリ７に用いられたアンプ回路１は、外部（例えば、コントローラ８）からの信号を入力信号Ｖｉｎとして差動増幅し、その信号を出力信号Ｖｏｕｔとして、フラッシュメモリ７内部の回路へ出力する。尚、本実施形態のアンプ回路１は、フラッシュメモリ７から外部装置へ信号を出力するためのアンプ回路に用いられてもよい。実施形態のアンプ回路１は、カラム制御回路７２や電圧生成回路７３など、フラッシュメモリ７内のＩ／Ｏ制御回路７８以外の回路に用いられてもよい。

以上のように、本実施形態のアンプ回路１は、半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリに適用できる。

尚、本実施形態のアンプ回路１は、ＮＡＮＤ型フラッシュメモリ以外のフラッシュメモリ（例えば、ＮＯＲ型又はＡＮＤ型フラッシュメモリ）、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＣＲＡＭ及びＲｅＲＡＭにも適用できる。本実施形態のアンプ回路１を含むメモリは、３次元構造のメモリセルアレイを有していてもよい。例えば、３次元構造のメモリセルアレイ内において、メモリセルは、電荷蓄積層を含む縦型トランジスタである。本実施形態のアンプ回路１を含む半導体メモリは、クロスポイント型のメモリセルアレイを有していてもよい。本実施形態のアンプ回路１は、ロジック回路及びアナログ回路からなる半導体集積回路、イメージセンサ、システムＬＳＩなどに、適用できる。

以上のように、本実施形態のアンプ回路１を含む半導体集積回路は、データ及び信号の入出力を高速化できる。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：アンプ回路、１０，１１：入力部、３０：出力生成回路、３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ，３００Ｅ：カレントミラー回路、１９０，１９０Ａ，１９０Ｂ，１９０Ｃ，１９０Ｃ：電流源。

Claims (6)

1. 第１の入力信号が入力される第１の入力部と、
   前記第１の入力部と差動回路を形成し、第２の入力信号が入力される第２の入力部と、
   前記第１及び第２の入力部にそれぞれ接続された複数のカレントミラー回路から形成され、前記第１及び第２の入力信号に基づいて、出力信号を生成する出力生成回路と、
   前記出力信号を出力するための出力部と、
   前記第１の入力部と前記カレントミラー回路との接続ノード、及び、前記第２の入力部と前記カレントミラー回路との接続ノードに、それぞれ接続される複数の電流源と、
   を具備し、
   前記第１の入力部に前記第１の入力信号が入力される前に、
   前記電流源によって、前記接続ノードが、充電又は放電される、
   ことを特徴とする半導体回路。
2. 第１の入力信号が入力される第１の入力部と、
   第２の入力信号が入力される第２の入力部と、
   前記第１及び第２の入力部に接続され、前記第１及び第２の入力信号に基づいて、出力信号を生成する出力生成回路と、
   前記出力信号を出力するための出力部と、
   前記第１の入力部と前記出力生成回路との接続ノード、及び、前記第２の入力部と前記出力生成回路との接続ノードに、それぞれ接続される複数の電流源と、
   を具備することを特徴とする半導体回路。
3. 前記第１の入力部に前記第１の入力信号が入力される前に、
   前記電流源によって、前記接続ノードが、充電又は放電される、
   ことを特徴とする請求項２に記載の半導体回路。
4. 前記第１及び第２の入力部は、差動回路を形成し、
   前記出力生成回路は、複数のカレントミラー回路から形成される、
   ことを特徴とする請求項１又は２に記載の半導体回路。
5. 前記第１の入力部は、前記第１の入力信号が入力されるゲートを有する第１の導電型の第１のトランジスタと、前記第１の入力信号が入力されるゲートを有する第２の導電型の第２のトランジスタとを含み、
   前記第２の入力部は、前記第２の入力信号が入力されるゲートを有する前記１の導電型の第３のトランジスタと、前記第２の入力信号が入力されるゲートを有する前記第２の導電型の第３のトランジスタとを含み、
   前記第１のトランジスタと前記第３のトランジスタとが第１の差動回路を形成し、
   前記第２のトランジスタと前記第４のトランジスタとが第２の差動回路を形成し、
   前記第１のトランジスタの電流経路は、前記第２の導電型のトランジスタから形成される第１のカレントミラー回路に接続され、
   前記第２のトランジスタの電流経路は、前記第１の導電型のトランジスタから形成される第２のカレントミラー回路に接続され、
   前記第３のトランジスタの電流経路は、前記第２の導電型のトランジスタから形成される第３のカレントミラー回路に接続され、
   前記第４のトランジスタの電流経路は、前記第１の導電型のトランジスタから形成される第４のカレントミラー回路に接続され、
   前記第２のカレントミラー回路の出力端子は、前記第３のカレントミラー回路の入力端子に接続され、
   前記第４のカレントミラー回路の出力端子は、前記第１のカレントミラー回路の入力端子に接続され、
   前記第１のカレントミラー回路の出力端子は、前記第１の導電型のトランジスタから形成される第５のカレントミラー回路の入力端子に接続され、
   前記出力部は、前記第３のカレントミラー回路の出力端子と前記第５のカレントミラー回路の出力端子との接続ノードに、接続される、
   ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体回路。
6. 前記第１のカレントミラー回路と前記第１のトランジスタとの接続ノードは、前記複数の電流源のうち第１の電流源によって、放電され、
   前記第２のカレントミラー回路と前記第２のトランジスタとの接続ノードは、前記複数の電流源のうち第２の電流源によって、充電され、
   前記第３のカレントミラー回路と前記第３のトランジスタとの接続ノードは、前記複数の電流源のうち第１の電流源によって、放電され、
   前記第４のカレントミラー回路と前記第４のトランジスタとの接続ノードは、前記複数の電流源のうち第２の電流源によって、充電される、
   ことを特徴とする請求項５に記載の半導体回路。

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