JP2015207151A - レギュレータ回路 - Google Patents

Abstract

【課題】本発明は、安定して出力電圧を出力可能なレギュレータ回路を提供することを目的とする。
【解決手段】レギュレータ回路１は、電圧出力回路７と、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３３と、ダイオード接続されたＰＭＯＳトランジスタ３５とを有する出力段３とを備える。電源電圧ＶＤＤが急峻に下降したときに、ＰＭＯＳトランジスタ３５のゲート−ソース間に閾値電圧以上の電圧が印加されず、ＰＭＯＳトランジスタ３５はオフ状態となる。これにより、出力端子５は、電源端子９に対してハイインピーダンス状態となり、それまで出力していたレギュレータ出力電圧ＶＲＥＧＯＵＴを保持して出力し続ける。特に、ＰＳＩ５通信やＤＳＩ通信する車載製品に好適である。
【選択図】図１

Description

本発明は、レギュレータ回路に関し、出力を定電圧に保持することが可能なレギュレータ回路に関する。

一般に、半導体集積回路は、出力される電圧・電流を常に一定に保つように制御するレギュレータ回路を備え、このレギュレータ回路の出力電圧が、アナログ回路やデジタル回路へ出力される。このレギュレータ回路としては種々の回路が提案されている（特許文献１、特許文献２）。

特開２０１１−１４１６５３号公報 特開２００６−３３１０５９号公報

しかしながら、従来のレギュレータ回路の場合、電源電圧の瞬間的な電圧低下（瞬低）等により、レギュレータ回路の電源となる電源電圧の急峻な降下が起こると、レギュレータ回路の出力電圧が不定となってしまい、レギュレータ回路の出力電圧を一定に保持することができなくなる。
特に、車載用センサは、電源電圧のラインで通信を行うＰＳＩ５（Ｐｅｒｉｐｈｅｒａｌ Ｓｅｎｓｏｒ Ｉｎｔｅｒｆａｃｅ ５）や、ＤＳＩ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）等のインタフェースを有し、電源電圧が降下しても安定してレギュレータ回路が出力電圧を出力することが要求される。

そこで、本発明の目的は、安定して出力電圧を出力可能なレギュレータ回路を提供することにある。

上記目的を達成するために、本発明の一態様によるレギュレータ回路は、第１の電圧と第２の電圧を出力する電圧出力回路と、前記第１の電圧が入力される第１のＭＯＳトランジスタ、前記第２の電圧が入力される第２のＭＯＳトランジスタ、及び、電源電圧が降下したときに、出力電圧を出力するノードを前記電源電圧に対してＨｉｇｈ−Ｚとなるように動作する電源電圧降下検出回路を有し、前記出力電圧を出力する出力段と、を備えることを特徴とする。

前記電源電圧降下検出回路は、ダイオード接続される第３のトランジスタを有していてもよい。

前記第３のトランジスタは、前記第１のＭＯＳトランジスタを介して前記電源電圧が印加されるソースと、前記ノードに接続されたゲート、ドレイン及びバルクとを有していてもよい。

前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであってもよく、前記ＰＭＯＳトランジスタは、前記第１の電圧が入力されるゲートと、前記電源電圧が印加されるソースと、前記第３のトランジスタのソースに接続されるドレインとを有していてもよい。

前記第１のＭＯＳトランジスタはＮ型のデプリッションＭＯＳトランジスタであってもよく、前記デプリッションＭＯＳトランジスタは、前記第１の電圧が入力されるゲートと、前記電源電圧が印加されるドレインと、前記第３のトランジスタのソースに接続されるソースとを有していてもよい。

前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであってもよく、前記第２の電圧が入力されるゲートと、接地電位が印加されるソースと、前記ノードに接続されるドレインと、を有していてもよく、前記電圧出力回路は、前記電源電圧が降下したときに、前記第１の電圧として接地電位を出力することで、前記ノードが前記接地電位に対してもＨｉｇｈ−Ｚとしてもよい。

前記電源電圧降下検出回路は、前記電源電圧が印加される側から前記出力電圧に対して順方向接続されたダイオードを有していてもよい。

本発明によれば、安定して出力電圧を出力することができる。

本発明の第１の実施形態によるレギュレータ回路１の概略構成を示す回路ブロック図である。 本発明の第１の実施形態によるレギュレータ回路１の概略構成を電圧出力回路７の具体的構成とともに示す回路図である。 本発明の第１の実施形態によるレギュレータ回路１の電圧出力回路７に設けられた第１の電圧生成回路７１の具体的構成を示す回路図である。 本発明の第１の実施形態によるレギュレータ回路１の関連技術に係るレギュレータ回路３０１の概略構成を示す回路ブロック図である。 本発明の第１の実施形態の変形例によるレギュレータ回路１０１の概略構成を示す回路ブロック図である。 本発明の第２の実施形態によるレギュレータ回路２０１の概略構成を示す回路ブロック図である。 本発明の第２の実施形態によるレギュレータ回路２０１の概略構成を電圧出力回路８の具体的構成とともに示す回路図である。

〔第１の実施形態〕
本発明の第１の実施形態によるレギュレータ回路について図１から図５を用いて説明する。
＜本実施形態の概要＞
図１は、本実施形態によるレギュレータ回路１の概略構成を示す回路ブロック図である。図１に示すように、レギュレータ回路１は、電圧出力回路７と、Ｐ型の金属酸化物半導体（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）トランジスタ３１とＮ型のＭＯＳ（ＮＭＯＳ）トランジスタ３３と、電源電圧降下検出回路としてのＰ型のＭＯＳ（ＰＭＯＳ）トランジスタ３５とを有する出力段３とを備える。電圧出力回路７は、ＰＭＯＳトランジスタ３１のゲートＧに出力ゲート電圧ＶＧ１（第１の電圧の一例）を出力し、ＮＭＯＳトランジスタ３３のゲートＧに出力ゲート電圧ＶＧ２（第２の電圧の一例）を出力する。また、電圧出力回路７は、レギュレータ出力電圧ＶＲＥＧＯＵＴがフィードバックして入力される。

ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタの一例）３１は、レギュレータ回路１に電源電圧ＶＤＤを印加する電源端子９に接続されたソースＳと、ＰＭＯＳトランジスタ３５のソースＳに接続されたドレインＤと、電圧出力回路７から出力された出力ゲート電圧ＶＧ１が入力されるゲートＧとを有している。ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタの一例）３３は、レギュレータ回路１に接地電位ＶＳＳを印加する接地端子１１に接続されたソースＳと、ＰＭＯＳトランジスタ３５のドレインＤに接続されたドレインＤと、電圧出力回路７から出力された出力ゲート電圧ＶＧ２が入力するゲートＧとを有している。ＰＭＯＳトランジスタ（第３のトランジスタの一例）３５は、ダイオード接続されており、レギュレータ出力電圧ＶＲＥＧＯＵＴが出力される出力端子５に接続されたゲートＧ及びドレインＤと、ＰＭＯＳトランジスタ３１のドレインＤと接続されたソースＳとを有している。ＰＭＯＳトランジスタ３５のゲートＧ、ドレインＤ及び出力端子５との接続点が出力ノードとなる。また、ＰＭＯＳトランジスタ３５のバルクＢも出力端子５に接続されている。つまり、ＰＭＯＳトランジスタ３５は、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３３との間で順方向接続のダイオードとして機能するとみることもできる。

＜通常動作時＞
ＰＭＯＳトランジスタ３５は、ダイオード接続の状態でオン状態にあるため、ＰＭＯＳトランジスタ３５のオン抵抗はほぼ０Ωとなる。このため、レギュレータ回路１に電源電圧ＶＤＤを印加する電源回路（不図示）が通常の動作を行っているときは、レギュレータ出力電圧ＶＲＥＧＯＵＴは、ＰＭＯＳトランジスタ３１のオン抵抗とＮＭＯＳトランジスタ３３のオン抵抗とで電源電圧ＶＤＤを抵抗分割した電圧値となる。ＰＭＯＳトランジスタ３１のオン抵抗のオン抵抗は出力ゲート電圧ＶＧ１の値に応じて決定され、ＮＭＯＳトランジスタ３３のオン抵抗は出力ゲート電圧ＶＧ２の値に応じて決定される。したがって、レギュレータ出力電圧ＶＲＥＧＯＵＴは、出力ゲート電圧ＶＧ１及び出力ゲート電圧ＶＧ２の値に応じて決定される。

＜電源電圧降下時＞
電源電圧ＶＤＤの瞬低などにより電圧値が急峻に下降したとき、ＰＭＯＳトランジスタ３５のソース電圧も低下する。このため、ＰＭＯＳトランジスタ３５のゲート−ソース間に閾値電圧Ｖｔｈ以上の電圧が印加されず、ＰＭＯＳトランジスタ３５はオフ状態となる。これにより、出力端子５は、電源端子９に対してハイインピーダンス状態（Ｈｉｇｈ−Ｚ）となり、それまで出力していたレギュレータ出力電圧ＶＲＥＧＯＵＴを保持して出力し続ける。

また、電源電圧ＶＤＤが急峻に下降したときに、電圧出力回路７の出力ゲート電圧ＶＧ２が接地端子１１に印加される接地電位ＶＳＳと同電位の電圧となるように電圧出力回路７が構成されていれば、ＮＭＯＳトランジスタ３３がオフ状態となり、接地端子１１に対しても出力端子５は電気的に切り離なされる。

以上のとおり、レギュレータ回路１は、電源電圧ＶＤＤの降下時に、レギュレータ出力電圧ＶＲＥＧＯＵＴが出力される出力端子５が少なくとも電源端子９に対してＨｉｇｈ−Ｚとなるように構成されている。これにより、出力端子５は、電源電圧ＶＤＤの降下に影響されずに電源電圧ＶＤＤの降下前に出力していたレギュレータ出力電圧ＶＲＥＧＯＵＴを保持することができる。

＜電圧出力回路７の具体的構成＞
次に、電圧出力回路７の具体的な構成について図２及び図３を用いて説明する。図２は、レギュレータ回路１の概略構成を電圧出力回路７の具体的構成とともに示す回路図である。

図２に示すように、本実施形態によるレギュレータ回路１に備えられた電圧出力回路７は、増幅器７３と、帰還素子７４と、第１の電圧生成回路７１と、第２の電圧生成回路７２と、を有する。増幅器７３の非反転入力端子（＋）には基準電圧ＶＲＥＦが入力され、反転入力端子（−）にはレギュレータ出力電圧ＶＲＥＧＯＵＴと出力ゲート電圧ＶＧ１が帰還素子７４を介して入力される。増幅器７３の出力は第２の電圧生成回路７２に入力される。電圧出力回路７は、レギュレータ出力電圧ＶＲＥＧＯＵＴと出力ゲート電圧ＶＧ１とが帰還素子７４を通して増幅器７３の反転入力端子（−）にフィードバックし、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値を安定化する構成を有している。しかしながら、電圧出力回路７に設けられるレギュレータ出力電圧ＶＲＥＧＯＵＴの帰還の構成等は、図２に示す本構成に限られない。

第２の電圧生成回路７２は、増幅器７３の出力に基づく出力ゲート電圧ＶＧ１をＰＭＯＳトランジスタ３１のゲートＧに出力する。これにより、レギュレータ回路１は、レギュレータ出力電圧ＶＲＥＧＯＵＴをフィードバック制御できる。
帰還素子７４は第２の電圧生成回路７２が出力する出力ゲート電圧ＶＧ１とレギュレータ出力電圧ＶＲＥＧＯＵＴの２つの信号を入力し、出力ゲート電圧ＶＧ１からレギュレータ出力電圧ＶＲＥＧＯＵＴを減算した信号(ＶＧ１−ＶＲＥＧＯＵＴ)に比例する信号を出力する。増幅器７３は帰還素子７４からの入力信号の電圧値と基準電圧ＶＲＥＦとに基づいて差動電圧を出力する。第２の電圧生成回路７２は増幅器７３から入力した信号に対して単調増加するような出力ゲート電圧ＶＧ１を生成する。
ここで、例えば、レギュレータ出力電圧ＶＲＥＧＯＵＴが増加すると、増幅器７３の差動入力のマイナス側の電圧（反転入力端子（−）に入力する電圧）が減衰するため、第２の電圧生成回路７２の出力が増加する。そのため、ＰＭＯＳトランジスタ３１のゲートＧに印加されるゲート電圧が上がりレギュレータ出力電圧ＶＲＥＧＯＵＴは減衰する。一方、レギュレータ出力電圧ＶＲＥＧＯＵＴが減衰すると、増幅器７３の差動入力のマイナス側の電圧が増加するため、第２の電圧生成回路７２の出力が減衰する。そのため、ＰＭＯＳトランジスタ３１のゲートＧに印加されるゲート電圧が下がりレギュレータ出力電圧ＶＲＥＧＯＵＴは増加する。このように、電圧出力回路７においてフィードバック制御が行われる。

第１の電圧生成回路７１は、電源電圧ＶＤＤと接地電位ＶＳＳとレギュレータ出力電圧ＶＲＥＧＯＵＴとに基づく出力ゲート電圧ＶＧ２をＮＭＯＳトランジスタ３３のゲートＧに出力する。

上述のとおり、ＰＭＯＳトランジスタ３１のソースＳは電源端子９に接続され、ドレインＤはＰＭＯＳトランジスタ３５のソースＳに接続され、ゲートＧは電圧出力回路７に接続されている。ＮＭＯＳトランジスタ３３のソースＳは接地端子１１に接続され、ドレインＤはＰＭＯＳトランジスタ３５のドレインＤに接続され、ゲートＧは電圧出力回路７に接続されている。ＰＭＯＳトランジスタ３５は、ダイオード接続されており、ゲートＧ及びドレインＤが出力端子５に接続され、ソースＳがＰＭＯＳトランジスタ３２のドレインＤに接続されている。また、ＰＭＯＳトランジスタ３５のバルクＢも出力端子５に接続されている。つまり、ＰＭＯＳトランジスタ３５はＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３３との間に順方向接続のダイオードとして機能するとみることができる。

ここで例えば、ＰＭＯＳトランジスタ３５のバルクＢを電源端子９に接続すると、出力端子５と電源端子９との間に、出力端子５から電源端子９に対して順方向の寄生ダイオードが存在してしまう。電源電圧ＶＤＤの瞬低などによって出力端子５に対して電源端子９の電位が低くなると、レギュレータ出力電圧ＶＲＥＧＯＵＴはこの寄生ダイオードを通じて放電してしまう。本実施形態によるレギュレータ回路１は、バルクＢを電源端子９でなく出力端子５に接続した構成を有しているため、レギュレータ出力電圧ＶＲＥＧＯＵＴは、電源電圧ＶＤＤの瞬低時に放電しない。ＰＭＯＳトランジスタ３１は、通常の電源端子９へのバルク接続されていても問題ない。また、ＮＭＯＳトランジスタ３３は、通常の接地端子１１へのバルク接続されていてもよい。

ＰＭＯＳトランジスタ３５は、ドレイン−ソース間の電圧がほぼ０Ｖの状態でも動作することが出来る為、ダイオードの順方向電圧降下（１Ｖ弱程度）を考えると、レギュレータ回路１は電源電圧ＶＤＤが低電圧であってもレギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値を一定値に保つことが出来るメリットがある。また、電源電圧ＶＤＤの瞬低時に出力端子５が接地端子１１に対してもＨｉｇｈ−Ｚの状態を保つためには、ＰＭＯＳトランジスタ３５だけでなく、ＮＭＯＳトランジスタ３３もオフ状態とする。つまり、電源電圧ＶＤＤの瞬低時に、出力ゲート電圧ＶＧ２が印加されるノードが接地電位ＶＳＳと等しい電位となるようにする。そこで、第１の電圧生成回路７１は、電源電圧ＶＤＤの電圧値が低下したときには、接地電位ＶＳＳと等しい電圧値の出力ゲート電圧ＶＧ２を出力するように構成されている。その具体的な回路構成例について図３を用いて説明する。

図３は、電圧出力回路７に設けられた第１の電圧生成回路７１の具体的構成を示す回路図である。第１の電圧生成回路７１は、電流ミラーの関係にあるＰＭＯＳトランジスタ７１１及びＰＭＯＳトランジスタ７１２と、ＮＭＯＳトランジスタ７１４と、抵抗素子７１３とを有する。ＰＭＯＳトランジスタ７１１は、ＰＭＯＳトランジスタ７１２のゲートＧに接続されたゲートＧと、抵抗素子７１３の一端子に接続されたドレインＤと、レギュレータ出力電圧ＶＲＥＧＯＵＴが入力するソースＳとを有している。ＰＭＯＳトランジスタ７１１のドレインＤと抵抗素子７１３の一端子との接続点がノードＮ１となる。ＰＭＯＳトランジスタ７１１のゲートＧとドレインＤとは接続されている。ＰＭＯＳトランジスタ７１２は、ＰＭＯＳトランジスタ７１１のゲートＧ及びドレインＤに接続されたゲートＧと、ＮＭＯＳトランジスタのドレインＤ及びゲートＧに接続されたドレインＤと、電源電圧ＶＤＤが印加されるソースＳとを有している。ＰＭＯＳトランジスタ７１２のドレインＤは、出力ゲート電圧ＶＧ２の出力ノードＮ２となる。ＮＭＯＳトランジスタ７１４は、出力ゲート電圧ＶＧ２が入力するゲートＧと、ＰＭＯＳ７１２のドレインＤに接続されたドレインＤと、接地端子１１に接続されたソースＳとを有している。ＮＭＯＳトランジスタ７１４のゲートＧ及びドレインＤは接続されている。抵抗素子７１３の他端子は接地端子１１に接続されている。

ＰＭＯＳトランジスタ７１１には、抵抗素子７１３の抵抗値とレギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値とによって決まるソース−ドレイン間電流が流れ、このソース−ドレイン間電流に応じてノードＮ１のノード電圧が決定される。一方、ＰＭＯＳトランジスタ７１２には、ノードＮ１のノード電圧と電源電圧ＶＤＤとよって決定されるソース−ドレイン間電流が流れる。出力ゲート電圧ＶＧ２の出力ノードＮ２は、ＮＭＯＳトランジスタ７１４に流れるソース−ドレイン間電流によって決まる。ＮＭＯＳトランジスタ７１４に流れるソース−ドレイン間電流は、ＰＭＯＳトランジスタ７１２に流れるソース−ドレイン間電流に等しいので、ＰＭＯＳトランジスタ７１２に流れるソース−ドレイン間電流により、出力ゲート電圧ＶＧ２の電圧値が決定される。

ＰＭＯＳトランジスタ７１１のゲートＧ及びドレインＤとが接続されている。これにより、第１の電圧生成回路７１は、直列接続されたＰＭＯＳトランジスタ７１１及び抵抗素子７１３に流れる電流（ＰＭＯＳトランジスタ７１１のソース−ドレイン間電流）を、直列接続されたＰＭＯＳトランジスタ７１２及びＮＭＯＳトランジスタ７１４に流れる電流にミラーするように構成されている。つまり、第１の電圧生成回路７１は、ＰＭＯＳトランジスタ７１２に流れる電流をＰＭＯＳトランジスタ７１１に流れる電流にミラーするように構成されていない。このため、ＰＭＯＳトランジスタ７１１のゲートＧ及びドレインＤの接続点であるノードＮ１の電圧値は、電源電圧ＶＤＤに依存せず、電源電圧ＶＤＤが下降しても変動しない。これにより、ＰＭＯＳトランジスタ７１１のソース−ドレイン間電流はほとんど変動しない。

一方、ＰＭＯＳトランジスタ７１２は、電源電圧ＶＤＤが下降するとソースＳの電位がゲートＧの電位よりも低くなりオフ状態になる。ＰＭＯＳトランジスタ７１２がオン状態からオフ状態に切り替わった直後では、ＮＭＯＳトランジスタ７１４のゲートＧには出力ゲート電圧ＶＧ２が印加され、ＮＭＯＳトランジスタ７１４はオン状態にある。このため、出力ノードＮ２は、ＮＭＯＳトランジスタ７１４を介して接地端子１１に接続される。その結果、出力ゲート電圧ＶＧ２は通常動作時の電圧値から接地電位ＶＳＳへと降下する。このように、第１の電圧生成回路７１は、簡単な回路構成により電源電圧ＶＤＤ下降時に出力ゲート電圧ＶＧ２として接地電位ＶＳＳを出力できる。

以上のとおり、本実施形態によるレギュレータ回路１は、出力段３にダイオード接続されたＰＭＯＳトランジスタ３５を含み、定常的に電源電圧ＶＤＤが降下した際に出力端子５を電源端子９に対してＨｉｇｈ−Ｚとしてレギュレータ出力電圧ＶＲＥＧＯＵＴを定電圧に保つことが出来る。また、レギュレータ回路１は、電源電圧ＶＤＤの瞬低等の急峻な電圧降下に対しても、レギュレータ出力電圧ＶＲＥＧＯＵＴを定電圧に保つことができる。特に、レギュレータ回路１は、電源電圧ＶＤＤの瞬低時に複雑な制御をせずに出力端子５を電源端子９に対してＨｉｇｈ−Ｚとすることができる。これにより、レギュレータ出力電圧ＶＲＥＧＯＵＴは、一定電圧が保持され、かつ、定常的な電源電圧ＶＤＤの降下に対しても定電圧が保持される。

＜本実施形態によるレギュレータ回路の効果＞
ここで、本実施形態によるレギュレータ回路１の効果について、本実施形態の関連技術のレギュレータ回路と比較しつつ説明する。図４は、関連技術のレギュレータ回路３０１の概略構成を示す回路ブロック図である。図４に示すように、レギュレータ回路３０１は、電圧出力回路３０７と、ＰＭＯＳトランジスタ３３１及びＮＭＯＳトランジスタ３３３を有する出力段３０３とを備えている。

ＰＭＯＳトランジスタ３３１は、レギュレータ回路３０１に電源電圧ＶＤＤを印加する電源端子３０９と接続されたソースＳと、ＮＭＯＳトランジスタ３３３のドレイン及び出力端子３０５に接続されたドレインＤと、電圧出力回路３０７から出力された出力ゲート電圧ＶＧ１０１が入力されるゲートＧとを有している。ＮＭＯＳトランジスタ３３３は、レギュレータ回路３０１に接地電位ＶＳＳを印加する接地端子３１１に接続されたソースＳと、ＰＭＯＳトランジスタ３３１のドレインＤ及び出力端子３０５と接続されたドレインＤと、電圧出力回路３０７から出力された出力ゲート電圧ＶＧ１０２が入力されるゲートＧとを有している。

電圧出力回路３０７は、電源端子３０９から印加される電源電圧ＶＤＤと、接地端子３１１から印加される接地電位ＶＳＳとで駆動される。電圧出力回路３０７は、出力ゲート電圧ＶＧ１０１をＰＭＯＳトランジスタ３３１のゲートＧに出力し、出力ゲート電圧ＶＧ１０２をＮＭＯＳトランジスタ３３３のゲートＧに出力する。ＰＭＯＳトランジスタ３３１及びＮＭＯＳトランジスタ３３３で構成される出力段３０３は、出力ゲート電圧ＶＧ１０１，ＶＧ１０２の電圧値に応じて、出力端子３０５からレギュレータ出力電圧ＶＲＥＧＯＵＴを出力する。

電圧出力回路３０７は、基準電圧ＶＲＥＦ（不図示）に基づいて、ＰＭＯＳトランジスタ３３１のゲートＧに出力する出力ゲート電圧ＶＧ１０１の電圧値と、ＮＭＯＳトランジスタ３３３のゲートＧに出力する出力ゲート電圧ＶＧ１０２の電圧値とを決定する。出力ゲート電圧ＶＧ１０１の電圧値によりレギュレータ回路３０１の動作時のＰＭＯＳトランジスタ３３１のオン抵抗が決定する。また、出力ゲート電圧ＶＧ１０２の電圧値によりレギュレータ回路３０１の動作時のＮＭＯＳトランジスタ３３のオン抵抗が決定する。レギュレータ回路３０１の動作時のＰＭＯＳトランジスタ３３１のオン抵抗とＮＭＯＳトランジスタ３３のオン抵抗との抵抗比に基づいて、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値が決定される。したがって、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値は、基準電圧ＶＲＥＦに基づいて決定される。電圧出力回路３０７には、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値を一定に保つために、レギュレータ出力電圧ＶＲＥＧＯＵＴがフィードバックされ、基準電圧ＶＲＥＦと比較されるようになっている。

レギュレータ回路３０１は、瞬低等の電源電圧ＶＤＤの急峻な電圧降下が起こると、ＰＭＯＳトランジスタ３３１のソースＳ及びＮＭＯＳトランジスタ３３３のソースＳとの間に印加される電圧の電圧値が変動するため、電圧出力回路３０７が出力する出力ゲート電圧ＶＧ１０１，１０２の電圧値が不定となる。そのため、ＰＭＯＳトランジスタ３３１及びＮＭＯＳトランジスタ３３３のそれぞれのゲート電圧が不定となる。その結果、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値が不定となってしまい、レギュレータ回路３０１は、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値を一定に保持することができない。

これに対して、本実施形態によるレギュレータ回路１は、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３３との間にダイオード接続状態のＰＭＯＳトランジスタ３５を有している。ＰＭＯＳトランジスタ３５は、電源電圧ＶＤＤの急峻な降下が起こるとＨｉｇｈ−Ｚとなって、出力端子５と電源端子９とを電気的に切断状態とする。これにより、ＰＭＯＳトランジスタ３５は、電源電圧ＶＤＤの急峻な降下の発生前後におけるレギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値の変動を防止する。また、電圧出力回路７にフィードバックされるレギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値が変動しないので、出力ゲート電圧ＶＧ１，ＶＧ２の電圧値も不定とならず、電源電圧ＶＤＤの降下の発生前後でほぼ同じ電圧値が維持される。この結果、レギュレータ回路１は、電源電圧ＶＤＤが元の電圧値に戻るのとほぼ同時に、電源電圧ＶＤＤの急峻な降下の発生前の状態に復帰できる。これにより、本実施形態によるレギュレータ回路１は、電源電圧ＶＤＤの降下の発生前及び発生後並びに電源電圧ＶＤＤの復帰後において、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値をほとんど変動させずに保持できる。

＜変形例＞
次に、本実施形態の変形例によるレギュレータ回路について図５を用いて説明する。図５は、本変形例によるレギュレータ回路１０１の概略構成を示すブロック図である。本変形例によるレギュレータ回路１０１は、ＰＭＯＳトランジスタ３５に代えて電源電圧降下検出回路としてのダイオード３６を備えている点に特徴を有している。本変形例によるレギュレータ回路１０１は、ダイオード３６を有している点を除いて、上記実施形態によるレギュレータ回路１と同一の構成を有しているため、同一の作用・機能を奏する構成要素には同一の符号を付してその説明を省略し、異なる点のみを簡述する。

図５に示すように、レギュレータ回路１０１は、ＰＭＯＳトランジスタ３１のドレインＤに接続されたアノードＡと、ＮＭＯＳトランジスタ３３のドレインＤに接続されたカソードＣとを備えたダイオード３６を有している。ダイオード３６のカソードＣは出力端子５にも接続されている。ダイオード３６は、電源端子９から出力端子５及び接地端子１１に向かって順方向となるように、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３３との間に接続されている。

電源電圧ＶＤＤの電圧値が低下すると、ダイオード３６のアノードＡの電圧はカソードＣの電圧よりも低くなる。これにより、出力端子５とＰＭＯＳトランジスタ３１とは電気的に切断され、出力端子５は、電源端子９に対してＨｉｇｈ−Ｚとなる。
このように、本変形例によるレギュレータ回路１０１は、電源電圧ＶＤＤの電圧値の降下時に、出力端子５を電源端子９に対してＨｉｇｈ−Ｚとすることができるので、上記実施形態によるレギュレータ回路１と同様の効果が得られる。

＜第２の実施形態＞
本発明の第２の実施形態によるレギュレータ回路について図６及び図７を用いて説明する。本実施形態によるレギュレータ回路２０１は、上記第１の実施形態によるレギュレータ回路１に備えられたＰＭＯＳトランジスタ３１に代えてデプリッション型のＭＯＳ（以下、「デプリッションＭＯＳ」と称する）トランジスタ３２を備えている点に特徴を有している。なお、上記第１の実施形態によるレギュレータ回路１と同一の作用・機能を奏する構成要素には同一の符号を付してその説明は省略する。

図６に示すように、本実施形態によるレギュレータ回路２０１は、電圧出力回路８と、デプリッションＭＯＳトランジスタ３２と、ＮＭＯＳ３３と、ＰＭＯＳ３５とを備えた出力段２０３とを有している。以下、本実施形態によるレギュレータ回路２０１について、上記第１の実施形態によるレギュレータ回路１と異なる構成を中心に説明する。

デプリッションＭＯＳトランジスタ３２は、負の閾値電圧を有している。本実施形態では、デプリッションＭＯＳトランジスタ３２はＮ型のデプリッションＭＯＳである。デプリッションＭＯＳトランジスタ３２は、電源端子９に接続されたドレインＤと、ＰＭＯＳトランジスタ３５のソースＳに接続されたソースＳと、出力ゲート電圧ＶＧ３が入力されるゲートＧとを有している。ＰＭＯＳトランジスタ３５は、ダイオード接続されているため、ソース−ドレイン間電圧は、ほぼ０Ｖである。このため、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値は、デプリッションＭＯＳトランジスタ３２のソース電圧とほぼ等しくなる。デプリッションＭＯＳトランジスタ３２の閾値電圧をＶｔｈ０とし、出力ゲート電圧ＶＧ３の電圧値をＶＧ３とし、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値をＶＲＥＧＯＵＴとすると、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値は、以下の式（１）により表すことができる。
ＶＲＥＧＯＵＴ＝ＶＧ３＋Ｖｔｈ０ ・・・（１）

ここで、閾値電圧Ｖｔｈ０は０Ｖよりも低い電圧である。このため、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値は、ディプリッションＭＯＳトランジスタ３２の閾値電圧Ｖｔｈ０分だけ出力ゲート電圧ＶＧ３の電圧値よりも低くなる。なお、閾値電圧Ｖｔｈ０は、ＭＯＳの閾値程度のばらつきをもつ。

レギュレータ回路２０１は、出力段２０３において、デプリッションＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３とで駆動される形態を有している。これにより、レギュレータ回路２０１は、レギュレータ回路１と比較して、電源電圧ＶＤＤの電圧値が低い値であっても、動作範囲を確保することができる。このため、レギュレータ回路２０１は、低電源電圧に対応した構成を有している。

次に、電圧出力回路８の具体的な構成について図７を用いて説明する。図７は、レギュレータ回路２０１の概略構成を電圧出力回路８の具体的構成とともに示す回路図である。図７に示すように、電圧出力回路８は、Ｎ型のデプリッションＭＯＳトランジスタ８１と、アンプ入力段８０と、抵抗分割用の抵抗素子８７及び抵抗素子８８とを有する。アンプ入力段８０は、電流ミラー関係にあるＰＭＯＳトランジスタ８２及びＰＭＯＳトランジスタ８３と、差動対を構成するＮＭＯＳトランジスタ８４及びＮＭＯＳトランジスタ８５と、テール電流源８６とを有する。デプリッションＭＯＳトランジスタ８１は、出力段２０３のデプリッションＭＯＳトランジスタ３２のゲートＧに接続されたゲートＧと、電源電圧ＶＤＤが供給されるドレインＤと、ＰＭＯＳトランジスタ８２，８３のソースＳに接続されたソースＳとを有している。デプリッションＭＯＳトランジスタ８１は、アンプ入力段８０を駆動する電源電圧ＶＤＤ０を生成するようになっている。

アンプ入力段８０は、デプリッションＭＯＳトランジスタ８１が生成する電源電圧ＶＤＤ０で駆動される。また、差動対の一方のＮＭＯＳトランジスタ８４は、電源電圧ＶＤＤ０が抵抗素子８７，８８によって抵抗分割された電圧が入力されるゲートＧと、ＰＭＯＳトランジスタ８２のドレインＤに接続されたドレインＤと、テール電流源８６の電流入力端子に接続されたソースＳとを有している。ＰＭＯＳトランジスタ８２のドレインＤとＮＭＯＳトランジスタ８４のドレインＤとの接続点が出力ノードＮ３となる。ＰＭＯＳトランジスタ８２のドレインＤは、デプレッションＭＯＳトランジスタ３２，８１のゲートＧに接続されている。差動対の他方のＮＭＯＳトランジスタ８５は、基準電圧ＶＲＥＦが入力されるゲートＧと、ＰＭＯＳトランジスタ８３のドレインＤに接続されたドレインＤと、テール電流源８６の電流入力端子に接続されたソースＳとを有している。ＮＭＯＳトランジスタ８４のソースＳとＮＭＯＳトランジスタ８５のソースＳとは接続されている。基準電圧ＶＲＥＦは基準電圧入力端子８９からＮＭＯＳトランジスタ８５のゲートＧに印加される。

電流ミラーを構成する一方のＰＭＯＳトランジスタ８２は、ＰＭＯＳトランジスタ８３のゲートＧに接続されたゲートＧと、デプレッションＭＯＳトランジスタ８１のソースＳに接続されたソースＳと、ＮＭＯＳトランジスタ８４のドレインＤに接続されたドレインＤとを有している。ＰＭＯＳトランジスタ８２のバルクＢには、電源電圧ＶＤＤ０が印加されるようになっている。ＰＭＯＳトランジスタ８２のドレインＤは、デプレッションＭＯＳトランジスタ３２，８１のゲートＧにも接続され、ＰＭＯＳトランジスタ８２のゲートＧはＰＭＯＳトランジスタ８３のドレインＤ及びＮＭＯＳトランジスタ８３のドレインＤにも接続されている。電流ミラーを構成する他方のＰＭＯＳトランジスタ８５は、ＰＭＯＳトランジスタ８２のゲートＧに接続されたゲートＧと、デプレッションＭＯＳトランジスタ８１のソースＳに接続されたソースＳと、ＮＭＯＳトランジスタ８５のドレインＤに接続されたドレインＤとを有している。ＰＭＯＳトランジスタ８３のバルクＢには、電源電圧ＶＤＤ０が印加されるようになっている。

テール電流源８６は、差動対を構成するＮＭＯＳトランジスタ８４，８５のソースＳと接地端子１１との間に設けられている。テール電流源８６は、アンプ入力段８０に流れる一定電流を接地端子１１に流すようになっている。抵抗素子８７の一端子はデプレッションＭＯＳトランジスタ８１のソースＳ及びＰＭＯＳトランジスタ８２，８３のソースＳに接続され、他端子はＮＭＯＳトランジスタ８４のゲートＧと抵抗素子８８の一端子に接続されている。抵抗素子８８の一端子はＮＭＯＳトランジスタ８４のゲートＧにも接続され、他端子はテール電流源８６の電流出力端子と接地端子１１とに接続されている。

電圧出力回路８は、アンプ入力段８０の出力ノードＮ３がデプリッションＭＯＳトランジスタ８１のゲートＧに接続される構成となっている。つまり、アンプ入力段８０は、電源電圧ＶＤＤ０を抵抗素子８７，８８により抵抗分割した電圧が基準電圧ＶＲＥＦと等しくなるように動作する。レギュレータ回路２０１は、レギュレータ出力電圧ＶＲＥＧＯＵＴと同じ電圧値の出力ゲート電圧ＶＧ３がデプレッションＭＯＳトランジスタ８１のゲートＧに印加されて電源電圧ＶＤＤ０にフィードバックする構成を有している。

本実施形態によるレギュレータ回路２０１は、アンプ入力段８０の電源となる電源電圧ＶＤＤ０を抵抗素子８７，８８により抵抗分割した電圧の電圧値が基準電圧ＶＲＥＦの電圧値と等しくなるように動作し、出力ゲート電圧ＶＧ３の電圧値が定まる。出力ゲート電圧ＶＧ３の電圧値をＶＧ３とし、電源電圧ＶＤＤ０の電圧値をＶＤＤ０とすると、デプリッションＭＯＳトランジスタ８１のゲート−ソース間には、「ＶＧ３−ＶＤＤ０」の電圧がかかり、出力ゲート電圧ＶＧ３の電圧値はデプリッションＭＯＳトランジスタ３２がオン状態となるように定まる。

デプリッションＭＯＳトランジスタ８１の閾値電圧をＶｔｈ１とすると、アンプ入力段８０を駆動する電源電圧ＶＤＤ０は、式（２）のように表すことでき、式（２）より出力ゲート電圧ＶＧ３は式（３）のように表すことができる。
ＶＤＤ０≒ＶＧ３＋Ｖｔｈ１ ・・・（２）
ＶＧ３≒ＶＤＤ０−Ｖｔｈ１ ・・・（３）

デプリッションＭＯＳトランジスタ８１とデプリッションＭＯＳトランジスタ３２は同一の半導体基板上に一連の製造過程において形成される。このため、デプリッションＭＯＳトランジスタ８１の閾値電圧Ｖｔｈ１とデプリッションＭＯＳトランジスタ３２の閾値電圧Ｖｔｈ０はほぼ等しくなる。このため、式（３）を式（１）に代入すると、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値は、以下の式（４）のように表すことができる。
ＶＲＥＧＯＵＴ＝ＶＧ３＋Ｖｔｈ０
≒（ＶＤＤ０−Ｖｔｈ１）＋Ｖｔｈ０
≒ＶＤＤ０ ・・・（４）
このように、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値は、アンプ入力段８０を駆動する電源電圧ＶＤＤ０に近い値となる。

本実施形態によるレギュレータ回路２０１は、低電源電圧であっても安定して駆動することが可能であり、かつ回路構成も簡易である。さらに、レギュレータ回路２０１は、ＰＭＯＳトランジスタ３５を有している。これにより、レギュレータ回路２０１は、電源電圧ＶＤＤの降下に対してレギュレータ出力電圧ＶＲＥＧＯＵＴのノードである出力端子５をＨｉｇｈ−Ｚとすることにより、レギュレータ出力電圧ＶＲＥＧＯＵＴの電圧値を電源電圧ＶＤＤの降下前の電圧値に保持することができる。

＜その他＞
本発明は、上記実施の形態に限らず、種々の変形が可能である。
上記実施形態によるレギュレータ回路１は図１に示す出力段３を有し、レギュレータ回路２０１は図６に示す出力段２０３を有している。すなわち、本実施形態によるレギュレータ回路は、ダイオード接続されたＰＭＯＳトランジスタがレギュレータ出力電圧を出力する出力端子と電源側のＰＭＯＳトランジスタとの間に挿入される構成を有しているが、本発明はこれに限定されない。例えば、本発明は、直列に２段接続されたＰＭＯＳトランジスタを電源端子側に備え、その２つのＰＭＯＳトランジスタの間にダイオード接続されるトランジスタが挿入される構成でも構わない。

１，１０１，２０１，３０１ レギュレータ回路
３，２０３，３０３ 出力段
５，３０５ 出力端子
７，８，３０７ 電圧出力回路
９，３０９ 電源端子
１１，３１１ 接地端子
３１，３５，８２，８３，３３１，７１１，７１２ ＰＭＯＳトランジスタ
３２，８１ デプリッションＭＯＳトランジスタ
３３，８４，８５，３３３，７１４ ＮＭＯＳトランジスタ
３６ ダイオード
７１ 第１の電圧生成回路
７２ 第２の電圧生成回路
７３ 増幅器
７４ 帰還素子
８０ アンプ入力段
８６ テール電流源
８７，８８，７１３ 抵抗素子
８９ 基準電圧入力端子

Claims (7)

1. 第１の電圧と第２の電圧を出力する電圧出力回路と、
   前記第１の電圧が入力される第１のＭＯＳトランジスタ、前記第２の電圧が入力される第２のＭＯＳトランジスタ、及び、電源電圧が降下したときに、出力電圧を出力するノードを前記電源電圧に対してＨｉｇｈ−Ｚとなるように動作する電源電圧降下検出回路を有し、前記出力電圧を出力する出力段と、
   を備えるレギュレータ回路。
2. 前記電源電圧降下検出回路は、ダイオード接続される第３のトランジスタを有する
   請求項１に記載のレギュレータ回路。
3. 前記第３のトランジスタは、
   前記第１のＭＯＳトランジスタを介して前記電源電圧が印加されるソースと、
   前記ノードに接続されたゲート、ドレイン及びバルクと
   を有する
   請求項２に記載のレギュレータ回路。
4. 前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
   前記ＰＭＯＳトランジスタは、
   前記第１の電圧が入力されるゲートと、
   前記電源電圧が印加されるソースと、
   前記第３のトランジスタのソースに接続されるドレインと
   を有する
   請求項２又は３に記載のレギュレータ回路。
5. 前記第１のＭＯＳトランジスタはＮ型のデプリッションＭＯＳトランジスタであり、
   前記デプリッションＭＯＳトランジスタは、
   前記第１の電圧が入力されるゲートと、
   前記電源電圧が印加されるドレインと、
   前記第３のトランジスタのソースに接続されるソースと
   を有する
   請求項２又は３に記載のレギュレータ回路。
6. 前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
   前記第２の電圧が入力されるゲートと、
   接地電位が印加されるソースと、
   前記ノードに接続されるドレインと、
   を有し、
   前記電圧出力回路は、前記電源電圧が降下したときに、前記第１の電圧として接地電位を出力することで、前記ノードが前記接地電位に対してもＨｉｇｈ−Ｚとする
   請求項１から５までのいずれか一項に記載のレギュレータ回路。
7. 前記電源電圧降下検出回路は、前記電源電圧が印加される側から前記出力電圧に対して順方向接続されたダイオードを有する
   請求項１に記載のレギュレータ回路。

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