JP2015509257A - パラレルメモリテストを実行するためのデバイスおよび方法 - Google Patents

パラレルメモリテストを実行するためのデバイスおよび方法 Download PDF

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Abstract

本発明は、各モジュールが行および列に配列されたメモリセルアレイを備えたN個のメモリモジュール(MEM0-MEMN-1)、ただしNは3以上と、各モジュールに結合され、メモリセル内にデータ(ID)を書き込むように構成された書込み回路(WCT)と、各モジュールに結合され、メモリセルから出力データ(OD0-ODN-1)を提供するように構成された読取り回路(RCT)と、通常の動作モードでは1個のメモリモジュール(MEM0-MEMN-1)を個々に選択して、パラレルモードではモジュールのうちの2つ以上を一括選択するように構成されたモジュール選択回路(MDEC)と、N個のモジュールに結合され、パラレルモードでは、N個のモジュールによって提供された出力データを比較するように構成された比較器回路(CMP)とを備えた半導体デバイス(DV1)に関する。

Description

本発明は、複数のメモリモジュールを備え、メモリモジュール内でデータの書込み及び読取りを行うパラレルテストを実行するように構成された半導体デバイスに関する。本発明は、さらに、そのようなパラレルテストを実行する方法に関する。
製造後、半導体デバイスは、通常、故障セルおよび故障モジュールを識別するために、メモリモジュール内のメモリセル内で、オール0、次いで、オール1、次いで、0と1とを交番させるなど、テストデータの書込み/読取り/消去のサイクルを含むテストプロセスを受ける。しかしながら、デバイスが複数のメモリモジュールを備えるとき、実行予定のサイクル数、モジュール数、およびモジュール内のメモリセル数によっては、次々と実行するモジュールのシリアルテストは非常に時間がかかる場合もある。したがって、テストプロセスをより短時間で行うために、いくつかのモジュールに対して同時に実行するパラレルテストが開発されている。
図1は、複数のメモリモジュールを備え、米国特許第5,982,684号の教示の方針に沿ってパラレルテストを実行するように構成された半導体デバイスDVを示す。このデバイスDVは合計でN個のメモリモジュールMEMiを備え、ここでiは0からN-1のモジュール参照符号で、したがって、MEM0、MEM1、MEM2...MEMN-1で表される。デバイスDVは、各モジュールに結合された書込み回路WCTおよび読取り回路RCTと、モジュール復号器MDECと、アドレスバスABと、データバスDBと、入力データメモリIDMと、出力データマルチプレクサODMと、第1の比較器CMP1と、第2の比較器CMP2とをさらに備える。
各メモリモジュールMEMiは、入力部においてアドレスバスABからアドレスADを受信して、データバスDBから入力データIDを受信して、モジュール復号器MDECから対応する選択信号SLiを受信する。モジュール復号器MDECは、入力部においてパラレル信号PSとモジュール信号MSとを受信して、出力部から選択信号SLi(この場合、SL0、SL1、SL2...SLN-1)を提供する。各メモリモジュールは、出力データODi(この場合、OD0、OD1、OD2、ODN-1)を第1の比較器CMP1に提供する。
比較器CMP1は、合計でN-1個の第1レベルの比較器CPi:i+1(この場合、CP0:1、CP1:2...CP2:N-1)と1個の第2レベルの比較器CPとを備える。各第1レベルの比較器は、入力部において2つの連続するメモリモジュールから出力データODiを受信して、出力部から比較信号を第2レベルの比較器CPに提供し、第2レベルの比較器CPは、次に、第1の等号信号EQ1を提供する。
入力データメモリIDMは、データバスDBに結合されて、入力データIDを受信および記憶して、出力部から入力データIDを第2の比較器CMP2に提供する。出力データマルチプレクサODMは、N個のメモリモジュールに結合されて、出力部から出力データODiをメモリモジュールのうちの1つから比較器CMP2に転送する。比較器CMP2は、これにより、メモリIDMから入力データIDを受信して、マルチプレクサODMから出力データODiを受信して、出力部から第2の等号信号EQ2を提供する。
パラレルテストモードの間、パラレル信号PSを1(論理ハイバリュー(logic high value)に設定することによって、パラレル書込みが実行される。モジュール復号器MDECは、選択信号SL0...SLNN-1によって、すべてのN個のモジュールMEM0...MEMN-1を選択する。データバスDB上に存在する入力データIDは、すべてのモジュールの同じアドレスADに書き込まれ、入力データメモリIDM内にも記憶される。次いで、信号PSを1に設定することによって、または、パラレル読取りが書込みの直後に実行される場合、信号PSを1に維持することによって、パラレル読取りが実行される。各モジュールのアドレスADによって示された、メモリセル内に記憶されたデータが読み取られて、出力データODiとして第1の比較器CMP1に提供される。比較器CMP1は、すべてのモジュールからの出力データを比較して、データが同じ場合、第1の等号信号EQ1を1に設定する。
その一方で、出力データマルチプレクサODMは、メモリモジュールMEMiのうちの1つによって提供された出力データODiを受信して、出力データODiを第2の比較器CMP2に転送する。比較器CMP2は、マルチプレクサODMによって提供された出力データを入力データメモリIDMによって提供された入力データIDと比較して、入力データIDと出力データODiとが同じ場合、第2の等号信号EQ2を1に設定する。これにより、等号信号EQ1、EQ2は、すべてのメモリモジュールが同じデータを有するかどうか、および出力データが正確かどうかを示すように構成される。
しかしながら、そのようなプロセスでは、入力データメモリIDMのサイズによっては、一度に検証することができるのは限定された量のテストデータだけである。加えて、入力データメモリIDM、出力データマルチプレクサODM、および第2の比較器CMP2など、ある種の要素は、パラレルテスト段階に関してだけ必要とされ、通常の動作に関しては不要である。
したがって、より少ない制約を伴うパラレルテストを実行するように構成された半導体デバイスを提供することが所望される場合がある。
本発明の実施形態は、各モジュールが行および列に配置されたメモリセルアレイを備えた、N個のメモリモジュール、ただしNは3以上と、各モジュールに結合され、メモリセル内にデータを書き込むように構成された書込み回路と、各モジュールに結合され、メモリセルから出力データを提供するように構成された読取り回路と、通常の動作モードでは1個のメモリモジュールを個々に選択して、パラレルモードではモジュールのうちの2つ以上を一括選択するように構成されたモジュール選択回路と、N個のモジュールに結合され、パラレルモードでは、N個のモジュールによって提供された出力データを比較するように構成された比較器回路とを備えた半導体デバイスに関する。N個のメモリモジュールは、基準モジュールとして指定された1個のモジュールと、補助モジュールとして指定されたN-1個のモジュールとを備え、比較器回路は、各補助モジュールによって提供された出力データを基準モジュールによって提供された出力データと比較するように構成され、半導体デバイスは、出力データを基準モジュールからデータ検証手段に提供するように構成される。
一実施形態によれば、デバイスは、基準モジュールによって提供された出力データに関する巡回冗長検査を実行して、結果をデータ検証手段に提供するように構成された回路をさらに備える。
一実施形態によれば、検証手段は、モジュール選択回路と、比較器回路と、基準モジュールとに結合された内蔵セルフテスト回路である。
一実施形態によれば、比較器回路は、モジュール選択信号の状態に応じて、補助モジュールによって提供された出力データと基準モジュールによって提供された出力データとの比較を有効および無効にするための手段をさらに備える。
一実施形態によれば、メモリモジュールのうちの少なくとも2つはメモリセルの行数が異なり、行数が最大のメモリモジュールが基準アレイとして指定される。
一実施形態によれば、モジュール選択回路は、入力部においてパラレル信号とアドレス信号とを受信して、出力部からN個のモジュール選択信号をモジュールごとに1個提供して、パラレル信号が高い論理状態に設定されているにもかかわらず、1つまたは複数の選択信号を非選択状態にするように構成される。
本発明の実施形態は、また、N個のメモリモジュール、ただしNは3以上、に対してパラレルテストを実行する方法であって、各メモリモジュール内でアドレスに入力データを書き込むステップと、出力データを取得するために、モジュールのアドレスにおけるデータを読み取るステップと、モジュールからの出力データが同一かどうかを判定するステップとを含む方法に関する。この方法は、モジュールのうちの1つを基準モジュールとして指定するステップと、N-1個の他のモジュールを補助モジュールとして指定して、テストされている補助モジュールの各々からの出力データを基準モジュールからの出力データと比較するステップと、出力データを基準モジュールからデータ検証手段に提供するステップとをさらに含む。
一実施形態によれば、この方法は、最大のメモリモジュールを決定するステップと、その最大のメモリモジュールを基準モジュールとして指定するステップとを含む。
一実施形態によれば、この方法は、パラレル動作の間、N個のメモリモジュールのうちの少なくとも2つのサブセットに共通しているテスト空間に属するアドレスに従って、モジュールのサブセットを選択するステップをさらに含む。
次に、添付の図面に限定されないが、添付の図面に関して、本発明の実施形態が説明される。
先に説明された、パラレルテストを実行するように構成された従来の半導体デバイスを示す図である。 本発明のある実施形態による、パラレルテストを実行するように構成された半導体デバイスを示す図である。 本発明の別の実施形態による、パラレルテストを実行するように構成された半導体デバイスの一部を示す図である。 メモリモジュールのシステムアドレスマッピングを示す図である。 メモリモジュールの物理アドレスマッピングを示す図である。 本発明の一実施形態によるモジュール選択プロセスの流れ図である。 本発明の一実施形態による出力データ比較器の図である。
本発明の実施形態は、複数のメモリモジュールを備え、メモリモジュールのパラレルテストを実行するように構成された半導体デバイスであって、1個のメモリモジュールが基準モジュールとして指定され、他のメモリモジュールが補助モジュールとして指定された、半導体デバイスに関する。
図2は、本発明の一実施形態による半導体デバイスDV1を示す。このデバイスDV1は、Nが少なくとも3に等しく、iがモジュール参照番号0からN-1であり、したがって、MEM0、MEM1、MEM2...MEMN-1である、合計でN個のメモリモジュールMEMiを備える。各メモリモジュールは、行および列に配列されたメモリセルアレイを備える。モジュールMEM0は基準モジュールとして指定され、N-1個の他のモジュールMEM1...MEMN-1は補助モジュールとして指定される。半導体デバイスDV1は、各モジュールに結合された書込み回路WCTおよび読取り回路RCTと、モジュール復号器MDECと、アドレスバスABと、データバスDBと、出力データ比較器回路CMPとをさらに備える。
各メモリモジュールMEMiは、入力部においてアドレスバスABからアドレスADを受信して、データバスDBから入力データIDを受信して、モジュール復号器MDECから対応する選択信号SLi(SL0、SL1、SL2...SLN-1)を受信する。モジュール復号器MDECは、入力部においてパラレル信号PSとモジュール信号MSとを受信して、それに応じて、出力部から選択信号SLiを提供する。各メモリモジュールMEMiは、半導体デバイスの通常の動作のために、出力データODi(この場合、OD0、OD1、OD2...ODN-1)を比較器CMPとデータバスDB(図2に示されないバスに対する出力データの接続)とに提供する。
比較器CMPは、合計でN-1個の第1レベルの比較器CP0:1、CP0:2...CP0:N-1と、1個の第2レベルの比較器CPとを備える。第1レベルの比較器CP0:1、CP0:2...CP0:N-1は、各々、1つの入力部において基準メモリモジュールMEM0から出力データOD0を受信して、別の入力部において補助メモリモジュールMEM1、MEM2...MEMN-1から出力データOD1、OD2...ODN-1を受信する。比較器CP0:1、CP0:2...CP0:N-1は、各々、出力部から比較信号CS1、CS2...CSN-1を第2レベルの比較器CPに提供する。次に、比較器CPは出力部から等号信号EQを提供する。
半導体デバイスDV1は、自動試験装置ATEにさらに結合される。この装置ATEは、プローブカードおよびテスタなど、デバイスの外部にあってよく、または内蔵セルフテスト回路「BIST」であってもよい。一実施形態では、装置ATEは、入力部において、基準メモリモジュールMEM0によって提供された出力データOD0と比較器CMPによって提供された等号信号EQとを受信して、出力部からモジュール信号MSと、パラレル信号PSと、アドレスADと、テスト入力データIDとをモジュール復号器MDECと、アドレスバスABと、データバスDBと、書込みおよび読取り回路WCT、RCTとに提供する。
それを介してモジュール復号器MDECと、アドレスバスABと、データバスDBと、書込み/読取り回路WCT、RCTとが自動試験装置ATEに結合され、通常の動作の間にこれらの要素をさらに制御する制御回路を提供することも可能である。
パラレルテストモードの間、パラレル信号PSを1(論理ハイバリュー)に設定することによってパラレル書込みが実行される。モジュール復号器MDECは、選択信号SL0...SLN-1によって、すべてのN個のモジュールMEM0...MEMN-1を選択する。データバスDB上で入力データIDはすべてのモジュールの同じアドレスに書き込まれる。次いで、パラレル信号を1に設定すること(または、維持すること)によって、パラレル読取りが実行される。各モジュールのアドレスADによって示されたメモリセル内に記憶されたデータが読み取られて、出力データODiとして比較器CMPに提供される。
比較器CMPは、補助モジュールの各々からの出力データを基準モジュールからの出力データと比較する。すべての補助モジュールからの出力データOD1...ODN-1が基準モジュールからの出力データOD0に等しい場合、等号信号EQは1に設定される。その一方で、基準モジュールMEM0からの出力データOD0は、出力データの正確さを検証する自動試験装置ATEに提供される。
図3は、本発明の別の実施形態による、パラレルテストを実行することが可能な半導体デバイスDV2の一部を示す。デマルチプレクサDMXが基準モジュールMEM0の出力と装置ATEとの間で出力データOD0の経路内に提供されるという点でだけ、デバイスDV2は図1に示されたデバイスDV1とは異なる。デマルチプレクサDMXは、自動試験装置ATEによって、または制御回路によって提供された巡回冗長計算イネーブル信号(cyclical redundancy calculation enable signal)CRSによって制御される。信号CRSは、出力データOD0を巡回冗長回路CRCに導くか、または直接的に自動試験装置ATEに導く。巡回冗長回路CRCは、巡回冗長結果CRRを自動装置ATEに送信する前に、誤り検査を実行する。この実施形態は、時間的制約により、デバイスの単一ポート上のデータOD0のストリングのシリアル出力が所望されないときに好ましい。
異なるサイズのメモリモジュールのパラレルテスト
通常、複数のメモリモジュールのパラレルテストは同じサイズのモジュールに限定されている。それでもなお、半導体デバイスは、たとえば、半導体基板上の集積回路の大型メモリのレイアウトを最適化するために、異なるサイズのモジュールを備えうる。
図4A、図4Bは、それぞれ、不等サイズの3個のメモリモジュールMEM0'、MEM1'、MEM2'のシステムアドレスSAマッピング、および物理アドレスPAマッピングを示す。最大メモリモジュール、この場合、モジュールMEM0'は基準モジュールとして指定される。他のメモリモジュールMEM1'、MEM2'は補助モジュールとして指定される。本質的にではなく、好ましくは、これらのメモリモジュールは、モジュールMEM0'が、モジュールMEM2'よりも大きなモジュールMEM1'よりも大きいように、大きい順に参照される。
図4Aのシステム図に示されるように、メモリモジュールMEM0'、MEM1'、MEM2'は、デバイスによって、システム開始アドレスSSAとシステム終了アドレスSEAとを含む、連続メモリ空間として認知される。各モジュールMEM0'、MEM1'、MEM2'は、それぞれ、システム終了アドレスSE0、SE1、SE2を有する。
図4Bの物理図に示されるように、メモリモジュールMEM0'、MEM1'、MEM2'は物理的に非連続的であり、互いと物理的に分離されてよい。各モジュールMEM0'、MEM1'、MEM2'は、それぞれ、物理終了アドレスPE0、PE1、PE2と、同じ物理開始アドレスPSAとを有する。さらに、物理的モジュールのテスト空間TS0、TS01、TS012が画定される。テスト空間TS012はすべてのメモリモジュールMEM0'、MEM1'、MEM2'に共通する物理アドレスを含み、テスト空間TS01は、メモリモジュールMEM0'、MEM1'に共通の物理アドレスを含み、テスト空間TS0は、メモリモジュールMEM0'にとって一意の物理アドレスを含む。モジュールMEM0'は基準モジュールとして指定されたため、すなわち、最大数の行を有するため、テスト空間TS0の書込みおよび読取りはモジュールMEM0'に関して個々に行われる。
以下で、説明を簡単にするために、メモリアドレスは10進形式で与えられるが、メモリ空間をアドレス指定するための任意の知られている形式を使用することが可能である。数値例として、半導体デバイスは合計で2000個のメモリセルを備え、モジュールMEM0'は1000個のメモリセルを備え、モジュールMEM1'は750個のメモリセルを備え、およびモジュールMEM2'は250個のメモリセルを備えることが仮定される。000から1999の、合計で2000個のアドレスがメモリモジュールに割り振られる。メモリモジュールMEM0'はシステム開始アドレスSSA=000からアドレスSE0=999までのシステムアドレス範囲を有し、モジュールMEM1'はアドレス1000からアドレスSE1=1749までのシステムアドレス範囲を有し、モジュールMEM2'はアドレス1750からアドレスSEA=SE2=1999までのシステムアドレス範囲を有する。
メモリモジュールMEM0'は物理開始アドレスPSA=000からアドレスPE0=999までの物理アドレス範囲を有し、モジュールMEM1'はアドレスPSA=000からアドレスPE1=749までの物理アドレス範囲を有し、モジュールMEM2'はアドレスPSA=000からアドレスPE2=249までの物理アドレス範囲を有する。テスト空間TS012は、(すべてのメモリモジュールに共通の)アドレスPSA=000からPE2=249までの物理アドレスを含み、テスト空間TS01は(メモリモジュールMEM0'、MEM1'だけに共通の)250からPE1=749までのアドレスを含み、テスト空間TS0は、(メモリモジュールMEM0'に一意の)750からPEA=PE0=999までのアドレスを含む。
図5は、図4Aおよび図4Bに関して上記で提供された数値を用いた、一実施形態による、不等サイズのメモリモジュールに関するメモリモジュール選択プロセスの流れ図である。モジュールMEM0'は基準モジュールとして指定されたため、パラレルテストのためにその物理アドレス空間のアドレス指定が使用される。
選択プロセスは、ステップS0からS13を含む。ステップS0で、書込み、読取り、または消去のために選択されることになるメモリセルに対応するシステムアドレスSAがアドレスバスAB上でモジュール復号器MDECに送信される。次いで、プロセスはステップS1、S4、S9に同時に進む。
ステップS1で、モジュール復号器は、アドレスSAがシステム終了アドレスSE0以下、したがって、SA≦SE0[SA≦999]であるかどうかを判定する。応答が「はい」である場合、プロセスはステップS2に進み、ここで、モジュールMEM0'選択信号SL0'は1(論理ハイ)に設定される。ステップS1での応答が「いいえ」である場合、プロセスはステップS3に進み、ここで、選択信号SL0'は0(論理ロー)に設定される。
ステップS4で、モジュール復号器は、システムアドレスSAがシステム終了アドレスSE0を超え、かつシステム終了アドレスSE1以下、したがって、SE0<SA≦SE1[999<SA≦1749]であるかどうかを判定する。応答が「はい」である場合、プロセスはステップS5に進み、ここで、モジュールMEM1'選択信号SL1'は1に設定される。ステップS4での応答が「いいえ」である場合、プロセスはステップS6に進む。ステップS6で、物理アドレスPAが判定され、物理アドレスが物理終了アドレスPE1以下、したがって、PA≦PE1[PA≦749]であるかどうかが判定される。応答が「いいえ」である場合、プロセスはステップS7に進み、ここで、選択信号SL1'は0に設定される。そうでない場合、ステップS6での応答が「はい」である場合、プロセスはステップS8に進み、ここで、パラレル信号PSが1(すなわち、活性化)に設定されるかどうかが判定される。応答が「はい」である場合、プロセスはステップS5に進み、ここで、モジュールMEM1'選択信号SL1'は1に設定される。そうでない場合、ステップS6での応答が「いいえ」である場合、プロセスはステップS7に進み、選択信号SL1は0に設定される。
同様に、ステップS9で、モジュール復号器は、システムアドレスSAがシステム終了アドレスSE1を超え、かつシステム終了アドレスSE2以下、したがって、SE1<SA≦SE2[1749<SA≦1999]であるかどうかを判定する。応答が「はい」である場合、プロセスはステップS10に進み、ここで、モジュールMEM2'選択信号SL2は1に設定される。ステップS9での応答が「いいえ」である場合、プロセスはステップS11に進む。ステップS11で、物理アドレスPAが判定され、物理アドレスが物理終了アドレスPE2以下、したがって、PA≦PE2[PA≦249]であるかどうかが判定される。応答が「いいえ」である場合、プロセスはステップS12に進み、ここで、選択信号SL2'は0に設定される。そうでない場合、ステップS11での応答が「はい」である場合、プロセスはステップS13に進み、ここで、パラレル信号PSが1に設定されるかどうかが判定される。応答が「はい」である場合、プロセスはステップS10に進み、ここで、選択信号SL2'は1に設定される。そうでない場合、ステップS13での応答が「いいえ」である場合、プロセスはステップS12に進み、モジュールMEM2'選択信号SL2'は0に設定される。
要約すれば、システムアドレスSAが任意のメモリモジュールMEM0'、MEM1'、MEM2'に関して指定されたシステム範囲内に含まれる場合、パラレル信号PSの状態にかかわらず、対応する選択信号は1に設定される。しかしながら、システムアドレスSAが補助モジュールMEM1'、MEM2'に関して指定されたシステム範囲内に含まれない場合、物理アドレスPAが判定される。システムアドレスSAも物理アドレスPAも指定されたシステム/物理範囲内に含まれない場合、パラレル信号の状態にかかわらず、選択信号は0に設定される。
しかしながら、物理アドレスPAが補助メモリモジュールMEM1'、MEM2'に関して指定された物理範囲内に含まれ、かつパラレル信号が1に設定される場合、選択信号は1に設定されて、基準モジュールMEM0'とともにパラレル動作用のモジュールを選択する。他方で、物理アドレスは補助メモリモジュールMEM1'、MEM2'に関して指定された範囲内に含まれるが、パラレル信号PSが0に設定される場合、選択信号は0に設定される。
数値例
例1:システムアドレスSA=700、パラレル信号PS=0。信号SL0'は1に設定され、信号SL1'、SL2'は0に設定される。
例2:システムアドレスSA=500、パラレル信号PS=1。信号SL0'、SL1'は1に設定されて、信号SL2'は0に設定される。
例3:システムアドレスSA=200、パラレル信号PS=1。信号SL0'、SL1'、SL2'は1に設定される。
図6は、一実施形態による比較器回路CMP'を示す。比較器回路CMP'は、図2に示されたような、同等サイズのメモリモジュールを備えるか、または図4Bに示されたような、不等サイズのメモリモジュールを備えた半導体デバイスとともに使用するのに適している。比較器CMP'は、入力部において各メモリモジュールから出力データOD0...ODN-1を受信して、モジュール復号器MDECから選択信号SL1...SLN-1を受信して、出力部から不等号信号NQを提供する。
比較器CMP'は、合計でN-1個の第1レベルの「排他的」すなわち「XOR」論理ゲートXG1、XG2...XGN-1と、合計でN-1個のAND論理ゲートAG1、AG2...AGN-1と、1個のORゲートOGとを備える。各XORゲートXG1...XGN-1は、それぞれ、1つの入力部において基準メモリモジュールから出力データOD0を受信して、1つの入力部において1個の補助メモリモジュールからそれぞれ出力データOD1...ODN-1を受信して、出力部からそれぞれの比較信号CS1...CSN1を提供する。各AND論理ゲートAG1...AGN1は、1つの入力部においてその対応するXORゲートから比較信号CS1...CSN-1を受信して、1つの入力部において対応する選択信号SL1...SLN-1を受信して、出力部から、それぞれ、有効にされた比較信号ECSi(ECS1、ECS2...ECSN-1)を提供する。最終的に、ORゲートOGは、入力部においてANDゲートAG1...AGN-1の各々から有効にされた比較信号ECS1...ECSN-1をそれぞれ受信して、出力部から不等号信号NQを提供する。
動作中、補助モジュールからの出力データが基準モジュールからの出力データと整合しない場合、XORゲートXGiによって提供された比較信号CSiは1に設定される。両方の出力データが異なり、パラレル読取りに関して補助モジュールが選択される場合、ANDゲートAGiの出力は、したがって、1に設定されることになる。しかしながら、出力データが同じ(論理0)である場合、有効にされた比較信号ECSiは論理0に設定され、したがって、他のモジュールからの出力データの評価に何の影響も及ぼさない。さらに、データが同じではなく(論理1)、さらに選択信号が論理0に設定されている場合、有効にされた比較信号ECSiはやはり0に設定され、他のモジュールからの出力データの評価にやはり何の影響も及ぼさない。たとえば、異なるサイズのメモリモジュールのパラレルテストの場合、またはモジュールのうちの1つが破損している場合、比較器CMP'によって提供される不等結果に影響を及ぼさないように、その選択信号は0に設定される。
不等メモリモジュールサイズのパラレルテストモードの間、パラレル信号PSを論理1(論理ハイバリュー)に設定することによって、パラレル書込みが実行される。テスト入力データIDがデータバスDB上で適用されて、すべてのモジュールに提示されるが、モジュール復号器MDECによって選択されたモジュール内にだけ書き込まれる。これにより、モジュールMEM0'の物理空間に基づいて、物理開始アドレスPSA=000から始まって、メモリ空間のアドレス指定が開始する。モジュール復号器MDECは、選択信号SL0'、SL1'、SL2'によってモジュールMEM0'、MEM1'、MEM2'を選択する。データバスDB上の入力データIDがすべてのモジュールの同じアドレスADに書き込まれる。アドレスが増えるにつれて、データは、物理終了アドレスPE2に達するまで、テスト空間TS012内に書き込まれ、達した時点で、モジュール復号器は選択信号SL2'を0に設定して、モジュールMEM2'を非選択状態にする。プロセスは続き、データをテスト空間TS01に書き込み、物理終了アドレスPE1に達すると、選択信号SL1'を0に設定する。最終的に、テスト空間TS0は個々に書き込まれる。
次いで、パラレル信号を1に設定すること(または、維持すること)によって、パラレル読取りが実行される。前のように、その物理範囲がもはや含まれなくなると、モジュール復号器MDECが選択信号SLiを0に設定することで、モジュールMEM0'の物理空間のアドレスは周期的に繰り返す。各モジュールのアドレスADによって示されたメモリセル内に記憶されたデータが読み取られて、出力データODiとして比較器CMP'に提供される。モジュール復号器によって選択信号を0に設定することは、比較回路CMP'による出力データの比較にも影響を及ぼす。ANDゲートはその出力を0に設定して、すなわち、不等号信号NQの間違った結果を防ぐために、データ比較に対する不等メモリサイズの何らの影響を防ぐ。
モジュール復号器MDECと、アドレスバスABと、データバスDBと、書込み回路WCTと、読取り回路RCTとを使用して、メモリモジュール内のメモリセルの書込み、読取り、および消去の通常のメモリ動作を実行することが可能であることを当業者は理解されよう。通常の動作の間、比較回路CMPおよびパラレル信号PSを無効にすることが可能であり、またはそれらの値を無視させることが可能である。
さらに、図5に関して記載されたようなモジュール選択プロセスおよび/または図6に示された比較回路CMP'は、同等サイズのメモリモジュールを用いて実施可能である。たとえば、メモリモジュールのサブセットだけに関してパラレステストを実行することが所望される場合があり、この場合、対応する選択信号は、必要に応じて、1に設定され、出力部においてモジュールおよび比較を有効にする。
本発明による半導体デバイスをテストする方法は、様々な実装変種が可能であることを当業者はさらに理解されよう。たとえば、上記のようなテスト方法は、半導体ウエハが個々のチップにダイシングされる(単体化される)前に実行可能であるか、またはダイシングの後で各個々のチップに関して実行可能である。
他の物理的実装を想定することも可能である。たとえば、メモリモジュールを、別個の半導体チップ上など、別個のサポート上に配置されることが可能である。
さらに、図5に示された以外のモジュール復号の他の方法を実現することが可能であることを当業者は理解されよう。たとえば、同時ステップS1、S4、S9の代わりに、プロセスは、まず、選択信号SL0が1に設定されるべきかどうかを判定し、次いで、パラレル信号PSの状態に応じて、信号SL1、SL2が1に設定されるべきかどうかを判定することができる。あるいは、モジュール選択プロセスは、まず、パラレル信号の状態を判定し、次いで、物理アドレスおよびシステムアドレスに応じて、どのモジュールが選択されるべきかを判定することができる。たとえば、モジュールMEM1'からの出力データを比較せずに、モジュールMEM0'およびMEM2'からの出力データを比較するために、N個の利用可能なモジュールから2つ以上の非連続システムメモリモジュールを個々に選択することを実現することも可能である。
メモリモジュールを非選択状態にするのではなく、その出力をマスキング、フィルタリングし、または、そうでない場合は、無視することが可能である。モジュール復号器は、選択信号SLiとともに、アドレスADをメモリモジュールのすべてにさらに提供することが可能であり、その場合、メモリモジュールはアドレスバスにリンクされない。
最終的に、用いられる論理と論理ゲートとに応じて、たとえば、「等」号の代わりに「不等」など、信号および値を反転させることが可能である。
本発明による半導体デバイスを、モバイル電話、音楽プレイヤなど、携帯式のデバイス内、ならびに、複数のメモリモジュールを有することが可能な何らかの他のデバイス内に統合することが可能である。
AB アドレスバス
ATE 自動試験装置
CMP 出力データ比較器回路
CP 比較器
DB データバス
DMX デマルチプレクサ
DV1 半導体デバイス
DV2 半導体デバイス
MEM メモリモジュール
MDEC モジュール復号器
RCT 読取り回路
WCT 書込み回路

Claims (9)

  1. - 各モジュールが行および列に配列されたメモリセルアレイを備えたN個のメモリモジュール(MEM0-MEMN-1、MEM0'-MEM2')、ただしNは3以上と、
    - 前記各モジュールに結合され、前記メモリセル内にデータ(ID)を書き込むように構成された書込み回路(WCT)と、
    - 前記各モジュールに結合され、前記メモリセルから出力データ(OD0-ODN-1)を提供するように構成された読取り回路(RCT)と
    - 通常の動作モードでは1個のメモリモジュール(MEM0-MEMN-1、MEM0'-MEM2')を個々に選択して、パラレルモードでは前記モジュールの2つ以上を一括選択するように構成されたモジュール選択回路(MDEC)と、
    - 前記N個のモジュールに結合され、前記パラレルモードでは、前記N個のモジュールのうちの少なくとも2つによって提供された前記出力データを比較するように構成された比較器回路(CMP、CMP')と
    を備え、
    - 前記N個のメモリモジュールが、基準モジュールとして指定された1個のモジュール(MEM0、MEM0')と、補助モジュールとして指定されたN-1個のモジュール(MEM1-MEMN-1、MEM1'、MEM2)とを備え、
    - 前記比較器回路(CMP、CMP')が、各補助モジュールによって提供された前記出力データ(OD1-ODN-1)を前記基準モジュールによって提供された前記出力データ(OD0)と比較するように構成され、
    - 前記出力データ(OD0)を前記基準モジュール(MEM0、MEM0')からデータ検証手段(ATE)に提供するように構成される
    ことを特徴とする、半導体デバイス(DV1、DV2)。
  2. 前記基準モジュール(MEM0、MEM0')によって提供された前記出力データ(OD0)に関する巡回冗長検査を実行して、検査結果(CRR)を前記データ検証手段(ATE)に提供するように構成された回路(CRC)をさらに備える、請求項1に記載のデバイス。
  3. 前記検証手段(ATE)が、前記モジュール選択回路(MDEC)と、前記比較器回路(CMP、CMP')と、前記基準モジュール(MEM0、MEM0')とに結合された内蔵セルフテスト回路である、請求項1または2のいずれか一項に記載のデバイス。
  4. 前記比較器回路(CMP')が、モジュール選択信号(SL1-SLN-1、SL1'、SL2')の状態に応じて、補助モジュール(MEM1-MEMN-1、MEM1'、MEM2')によって提供された出力データ(OD1-ODN-1)と前記基準モジュール(MEM0、MEM0')によって提供された前記出力データ(OD0)との比較を有効および無効にするための手段(AG1-AGN-1)をさらに備える、請求項1から3のいずれか一項に記載のデバイス。
  5. 前記メモリモジュール(MEM0'、MEM1'、MEM2')のうちの少なくとも2つはメモリセルの行数が異なり、行数が最大の前記メモリモジュール(MEM0')が基準アレイとして指定される、請求項1から4のいずれか一項に記載のデバイス。
  6. 前記モジュール選択回路(MDEC)が、
    - 入力部においてパラレル信号(PS)とモジュール信号(MS)とを受信して、
    - 出力部からN個のモジュール選択信号(SL0-SLN-1、SL0'-SL2')をモジュールごとに1個提供して、
    - 前記パラレル信号の状態にかかわらず、1つまたは複数の選択信号を非選択状態にするように構成された、請求項5に記載のデバイス。
  7. N個のメモリモジュール(MEM0-MEMN-1、MEM0'-MEM2')、ただしNは3以上、に対してパラレルテストを実行する方法であって、
    - 前記メモリモジュールの各々内でアドレス(AD)に入力データ(ID)を書き込むステップと、
    - 出力データ(OD0-ODN-1)を取得するために、前記モジュールの前記アドレスにおける前記データを読み取るステップと、
    - 前記モジュールからの前記出力データが同一(EQ、NQ)かどうかを判定するステップと
    を含み、
    - 前記モジュールのうちの1つを基準モジュール(MEM0、MEM0')として指定して、N-1個の他のモジュール(MEM1-MEMN-1、MEM1'、MEM2')を補助モジュールとして指定するステップと、
    - テストされている前記補助モジュールの各々からの前記出力データ(OD1-ODN-1)を前記基準モジュールからの前記出力データ(OD0)と比較するステップと、
    - 前記出力データを前記基準モジュールからデータ検証手段(ATE)に提供するステップと
    をさらに含むことを特徴とする、方法。
  8. - 最大のメモリモジュール(MEM0')を決定するステップと、
    - 前記最大のメモリモジュールを前記基準モジュールとして指定するステップと
    を含む、請求項7に記載の方法。
  9. パラレル動作の間、前記N個のメモリモジュールのうち少なくとも2つのメモリモジュールのサブセット(MEM0'、MEM1')に共通しているテスト空間(TS012、TS01)に属しているアドレスに従って、前記少なくとも2つのモジュールの前記サブセットを選択するステップをさらに含む、請求項8に記載の方法。
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