JP2016019075A

JP2016019075A - アナログスイッチ回路およびセレクタ回路

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Publication number: JP2016019075A
Application number: JP2014139492A
Authority: JP
Inventors: 征幸佐藤; Masayuki Sato
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2014-07-07
Filing date: 2014-07-07
Publication date: 2016-02-01
Anticipated expiration: 2034-07-07
Also published as: JP6363891B2

Abstract

【課題】セレクタ回路に適用したとき切り替えノイズの発生を抑制できるようにする。【解決手段】アナログスイッチ回路をＯＮ状態からＯＦＦ状態に切り替えるときは、その切り替えの後に、ＰＭＯＳトランジスタＭＰ１のバックゲートをソースへの接続から高電位電源電圧への接続に切り替え、ＮＭＯＳトランジスタＭＮ１のバックゲートをソースへの接続から低電位電源電圧への接続に切り替える。アナログスイッチ回路をＯＦＦ状態からＯＮ状態に切り替えるときは、その切り替えの前に、ＰＭＯＳトランジスタＭＰ１のバックゲートを高電位電源電圧への接続からソースへの接続に切り替え、ＮＭＯＳトランジスタＭＮ１のバックゲートを低電位電源電圧への接続からソースへの接続に切り替える。【選択図】図１

Description

本発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入出力端子間に並列接続して構成するアナログスイッチ回路およびそのアナログスイッチ回路を複数使用したセレクタ回路に関する。

アナログスイッチ回路の基本回路は、ドレイン同士とソース同士を共通接続することで並列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成される。そして、互いに逆相の制御電圧をＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートに入力することで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをＯＮ状態とＯＦＦ状態のいずれかに切り替えることができる。

アナログスイッチ回路は、その入力電圧と出力電圧が接地電圧ＧＮＤと高電位電源電圧ＶＤＤとの間のいずれの電位であっても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが補完的に動作することで、入力端子と出力端子の間をＯＮ状態とＯＦＦ状態のいずれかに維持することが出来る。

一般的に、ＭＯＳトランジスタは、閾値電圧の変動を避けるために、そのバックゲートをソースと接続することで基板バイアスを零にして使用するが、この接続形態では、ＭＯＳトランジスタがＯＦＦ状態のとき、バックゲートとドレイン間にＰＮダイオードが存在する。

このため、バックゲートをソースに接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるアナログスイッチ回路の入力端子と出力端子の間には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによって双方向のダイオードが接続される状態となり、入力端子と出力端子の間にダイオードが動作できる電圧差が生じると、ＯＦＦ状態を維持することができない。

そこで、図６に示すように、ＮＭＯＳトランジスタＭＮ１のバッゲートを接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ１のバックゲートを高電位の電源電圧ＶＤＤに接続することが行われる。図６において、１は入力端子、２は出力端子、３は制御端子、ＩＮＶ１０はインバータである。

しかし、図６の回路によれば、トランジスタＭＰ１，ＭＮ１は、ソースとバックゲートの電圧が異なるので、基板バイアス効果により空乏層の幅が広がり、トランジスタＭＰ１，ＭＮ１の閾値電圧が上昇し、ＯＮ抵抗の上昇に加えて、入力信号の変動と閾値電圧の変動が連動することで、入力端子１と出力端子２の間を通過する信号の歪が悪化する問題が生じる。

これを回避するため、図７に示すように、トランジスタＭＰ１のバックゲート電圧を切り替えるためのＰＭＯＳトランジスタＭＰ２，ＭＰ３を接続するとともに、トランジスタＭＮ１のバックゲート電圧を切り替えるためのＮＭＯＳトランジスタＭＮ２，ＭＮ３を接続する構成がある（特許文献１）。

この図７に示す回路では、制御端子３に入力する制御電圧Ｖａを“Ｌ”にしトランジスタＭＰ１，ＭＮ１をＯＮ状態にして、アナログスイッチ回路の入力端子１と出力端子２の間をＯＮ状態にするときは、トランジスタＭＰ２，ＭＮ２をＯＮ状態に、トランジスタＭＰ３，ＭＮ３をＯＦＦ状態にさせる。これにより、トランジスタＭＰ１，ＭＮ１のバックゲートがソースに接続されることで、それらの閾値電圧の変動が防止される。

一方、制御端子１に入力する制御電圧Ｖａを“Ｈ”にしトランジスタＭＰ１，ＭＮ１をＯＦＦ状態にして、アナログスイッチ回路の入力端子１と出力端子２の間をＯＦＦ状態にするときは、トランジスタＭＰ３、ＭＮ３をＯＮ状態に、トランジスタＭＰ２，ＭＮ２をＯＦＦ状態にさせる。これにより、トランジスタＭＰ１のバックゲートが高電位電源電圧ＶＤＤに接続されるとともに、トランジスタＭＮ１のバックゲートが接地電圧ＧＮＤに接続されることで、確実なＯＦＦ状態を実現することができる。

この結果、アナログスイッチ回路のＯＮ状態では、ＯＮ抵抗を低くでき、入力端子１と出力端子２の間を通過する信号の歪を小さくでき、出力精度を高くすることができる。また、ＯＦＦ状態では、入力端子１と出力端子２の間にダイオードが動作できる電圧差が生じても、完全なＯＦＦ状態を実現できる。

特開平６−１６９２４７号公報

ところで、図８に示すように、２個のアナログスイッチ回路ＳＷ１，ＳＷ２を使用してセレクタ回路を構成した場合、アナログスイッチ回路ＳＷ１がＯＮ状態からＯＦＦ状態へ遷移する際に生じる電荷移動に伴うチャージインジェクション電流（チャネル放電電流）Ｉchannel- と、アナログスイッチ回路ＳＷ２がＯＦＦ状態からＯＮ状態へ遷移する際に生じる電荷移動に伴うチャージインジェクション電流（チャネル充電電流）Ｉchannel+ に差分があると、その差分電流ΔＩchannel（＝channel- ＋Ｉchannel+ ）が負荷抵抗ＲＬおよび負荷容量ＣＬに流入することで、そこに電圧が生じて切り替えノイズが発生する。図８において、ＩＮ１、ＩＮ２は入力端子、ＯＵＴは出力端子である。

アナログスイッチ回路ＳＷ１，ＳＷ２のＯＮ状態時にそのチャネルに蓄積される電荷量Ｑは、
Ｑ＝Ｌ・Ｗ・Ｃｏｘ［Ｖｇｓ−Ｖｔｈ］・・・（１）
で表すことができる。Ｌはチャネル長、Ｗはチャネル幅、Ｃｏｘはゲート酸化膜容量、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。

ところで、トランジスタＭＰ１，ＭＮ１のバックゲート電圧がゲート電圧に依存せず、図６に示したように、固定されている場合は、閾値電圧Ｖｔｈは変動しない。このため、各トランジスタＭＰ１，ＭＮ１のチャネルに充電／放電する式（１）の電荷量Ｑの変動は、ゲート・ソース間電圧Ｖｇｓにのみ比例する。よって、チャージインジェクション電流はＩchannel- ＝Ｉchannel+となって、差分電流ΔＩchannel＝０となり、セレクタ出力端子ＯＵＴの電圧に変動は生じない。

一方、図７に示すように、トランジスタＭＰ１，ＭＮ１のバックゲート電圧がゲート電圧に応じて同時に制御される場合は、閾値電圧Ｖｔｈがゲート・ソース間電圧Ｖｇｓの変動に対して非線形に変動する。このため、各トランジスタＭＰ１，ＭＮ１に充電／放電する式（１）の電荷量Ｑの変動は、ゲート・ソース間電圧Ｖｇｓに比例しない。よって、Ｉchnnel- ≠Ｉchannel+となって差分電流ΔＩchannel＝０とならず、負荷抵抗ＲＬおよび負荷容量ＣＬに流入して電圧に変換され、切り替えノイズが発生する問題があった。

本発明の目的は、セレクタ回路に適用したときに切り替えノイズの発生を抑制できるようにしたアナログスイッチ回路およびセレクタ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のアナログスイッチ回路は、入力端子と出力端子の間に並列接続され同時にＯＮ状態又はＯＦＦ状態に制御される第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを備えたアナログスイッチ回路において、前記第１のＰＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から高電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが高電位電源電圧への接続からソースへの接続に切り替えられ、前記第１のＮＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から低電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが低電位電源電圧への接続からソースへの接続に切り替えられる、ことを特徴とする。

請求項２にかかる発明のアナログスイッチ回路は、入力端子と出力端子の間に並列接続され同時にＯＮ状態又はＯＦＦ状態に制御される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタがＯＮ状態になった後に前記第１のＰＭＯＳトランジスタのバックゲートを前記第１のＰＭＯＳトランジスタのソースに接続する第２のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタがＯＦＦ状態になる前に前記第１のＰＭＯＳトランジスタのバックゲートを高電位電源電圧に接続する第３のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタがＯＮ状態になった後に前記第１のＮＭＯＳトランジスタのバックゲートを前記第１のＮＭＯＳトランジスタのソースに接続する第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタがＯＦＦ状態になる前に前記第１のＮＭＯＳトランジスタのバックゲートを低電位電源電圧に接続する第３のＮＭＯＳトランジスタと、を備えることを特徴とする。

請求項３にかかる発明は、請求項２に記載のアナログスイッチ回路において、入力する制御電圧により前記第１乃至第３のＰＭＯＳトランジスタと前記第１乃至第３のＮＭＯＳトランジスタのＯＮ状態／ＯＦＦ状態を制御するタイミング制御回路を備え、該タイミング制御回路は、入力する制御電圧が低電位から高電位に変化するとき、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御し、前記制御電圧が前記高電位から低電位に変化するとき、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＮ状態に制御させる、ことを特徴とする。

請求項４にかかる発明は、請求項３に記載のアナログスイッチ回路において、前記タイミング制御回路は、前記制御電圧が入力し第１の閾値電圧を有する第１のインバータと、前記制御電圧が入力し前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のインバータと、前記第１のインバータの出力が入力する第３のインバータと、前記第２のインバータの出力が入力する第４のインバータとを備え、前記第１のインバータの出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、前記第３のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、前記第２のインバータの出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、前記第４のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、ことを特徴とする。

請求項５にかかる発明は、請求項３に記載のアナログスイッチ回路において、前記タイミング制御回路は、前記制御電圧が低電位から高電位に変化するとき出力電圧を高電圧から低電圧に変化させる第３の閾値電圧と前記制御電圧が高電位から低電位に変化するときに出力電圧を低電圧から高電圧に変化させる前記第３の閾値電圧よりも高い第５の閾値電圧とを有するヒステリシス型の第５のインバータと、前記制御電圧が入力し前記第３の閾値電圧より高く前記第５の閾値電圧より低い第４の閾値電圧を有する第６のインバータと、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理和回路と、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理積回路と、前記論理積回路の出力が入力する第７のインバータと、前記論理和回路の出力が入力する第８のインバータとを備え、前記論理積回路の出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、前記第７のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、前記論理和回路の出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、前記第８のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、ことを特徴とする。

請求項６にかかる発明のセレクタ回路は、請求項１、２、３、４又は５のいずれか１つに記載のアナログスイッチ回路をｎ個（ｎは３以上の整数）使用したセレクタ回路であって、前記ｎ個のアナログスイッチ回路の内のｎ−１個のアナログスイッチ回路を、ｎ−１個のセレクタ入力端子と１個のセレクタ出力端子の間に接続するとともに、残り１個のアナログスイッチ回路の入力端子と出力端子を前記セレクタ出力端子に共通接続し、且つ前記残り１個のアナログスイッチ回路のサイズを前記ｎ−１個のアナログスイッチ回路のサイズの１／２に設定したことを特徴とする。

本発明のアナログスイッチ回路によれば、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのゲート電圧が変動するタイミングでは、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのバックゲートがソースに接続されるので、閾値電圧の変動がない。このため、例えば２個以上のアナログスイッチ回路によりセレクタ回路を構成して、１個のアナログスイッチ回路をＯＮ状態にするとき同時に別の１個のアナログスイッチ回路をＯＦＦ状態にする切り替えタイミングにおいて、１個のアナログスイッチ回路がＯＮ状態からＯＦＦ状態に遷移するときに発生するチャージインジェクション電流と、別の１個のアナログスイッチ回路がＯＦＦ状態からＯＮ状態に遷移するときに発生するチャージインジェクション電流の差分を零にすることができる。したがって、セレクタ回路の負荷側に切り替えノイズが発生することはない。また、アナログスイッチ回路自体では、第１のＰＭＯＳトランジスタや第１のＮＭＯＳトランジスタのサイズを増大させることなくＯＮ抵抗を小さくして出力精度を高くできると共に、確実なＯＦＦ状態を実現できる。

本発明の実施例１のアナログスイッチ回路の回路図である。図１のアナログスイッチ回路のタイミング制御回路の動作波形図である。本発明の実施例２のアナログスイッチ回路のタイミング制御回路の回路図である。図３のタイミング制御部の動作波形図である。本発明のアナログスイッチ回路を使用した実施例３のセレクタ回路の回路図である。従来のアナログスイッチ回路の回路図である。従来の別の例のアナログスイッチ回路の回路図である。従来のアナログスイッチ回路を使用したセレクタ回路の回路図である。

＜実施例１＞
図１に本発明の実施例１のアナログスイッチ回路の回路を示す。図７で説明した要素と同じ要素には同じ符号をつけた。１０はタイミング制御回路であり、入力端子１に接続されたインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ１の出力に接続されたＩＮＶ３と、インバータＩＮＶ２の出力に接続されたインバータＩＮＶ４とを備える。インバータＩＮＶ１の出力は端子Ａ−に、インバータＩＮＶ２の出力は端子Ｂ−に、インバータＩＮＶ３の出力は端子Ａ＋に、インバータＩＮＶ４の出力は端子Ｂ＋に、それぞれ接続されている。そして、インバータＩＮＶ１の閾値電圧はＶｔｈ１、インバータＩＮＶ２の閾値電圧はＶｔｈ２であり、Ｖｔｈ１＜Ｖｔｈ２の関係にある。インバータＩＮＶ３，ＩＮＶ４の閾値電圧はＶｔｈ１，Ｖｔｈ２のいずれでもよく、別の値であってもよい。

２０はアナログスイッチ本体回路であり、ＰＭＯＳトランジスタＭＰ１のバックゲートとソースとの間にはＰＭＯＳトランジスタＭＰ２が、ＰＭＯＳトランジスタＭＰ１のバックゲートと高電位電源電圧ＶＤＤとの間にはＰＭＯＳトランジスタＭＰ３が、それぞれ接続されている。また、ＮＭＯＳトランジスタＭＮ１のバックゲートとソースとの間にはＮＭＯＳトランジスタＭＮ２が、ＮＭＯＳトランジスタＭＮ１のバックゲートと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭＮ３が、それぞれ接続されている。

そして、タイミング制御回路１０の端子Ａ＋はトランジスタＭＰ１のゲートに、端子Ａ−はトランジスタＭＮ１のゲートに、それぞれ接続されている。また、端子Ｂ＋はトランジスタＭＰ２とＭＮ３のゲートに、端子Ｂ−はトランジスタＭＮ２とＭＰ３のゲートに、それぞれ接続されている。

さて、本実施例では、図２に示すような立上りと立下りに傾斜特性をもつ制御電圧Ｖａを制御端子３に入力させる。これにより、時刻ｔ１以前では、その電圧Ｖａが閾値電圧Ｖｔｈ１未満であるので、インバータＩＮＶ１，ＩＮＶ２の出力、つまり端子Ａ−，Ｂ−は“Ｈ”となっている。また、インバータＩＮＶ３，ＩＮＶ４の出力、つまり端子Ａ＋，Ｂ＋は“Ｌ”となっている。このため、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２がＯＮ状態となり、トランジスタＭＰ３，ＭＮ３がＯＦＦ状態となり、アナログスイッチ本体回路２０はＯＮ状態となる。

このとき、トランジスタＭＰ１のバックゲートはＯＮ状態のトランジスタＭＰ２によりソースに接続され、トランジスタＭＮ１のバックゲートはＯＮ状態のトランジスタＭＮ２によりソースに接続される。このため、アナログスイッチ本体回路２０のＯＮ状態では、ＯＮ抵抗が低くなって入力端子１と出力端子２の間を通過する信号の歪を小さくでき、出力精度を高くすることができる。

時刻ｔ１では、制御電圧Ｖａが閾値電圧Ｖｔｈ１に到達するので、インバータＩＮＶ１の出力が“Ｈ”から“Ｌ”に反転して、端子Ａ＋が“Ｈ”に、端子Ａ−が“Ｌ”に変化する。このため、トランジスタＭＰ１，ＭＮ１がＯＮ状態からＯＦＦ状態に切り替わり、アナログスイッチ本体回路２０はＯＦＦ状態となる。このとき、端子Ｂ＋は“Ｌ”の状態を、端子Ｂ−は“Ｈ”の状態を継続する。よって、このとき、トランジスタＭＰ１，ＭＮ１は、ゲート電圧が変化したにも拘わらず、ソース電圧はバックゲート電圧と同じであり、その閾値電圧が変化することはない。

時刻ｔ２では、制御電圧Ｖａが閾値電圧Ｖｔｈ２に到達するので、インバータＩＮＶ２の出力が“Ｈ”から“Ｌ”に反転して、端子Ｂ＋が“Ｈ”に、端子Ｂ−が“Ｌ”になる。このため、トランジスタＭＰ２，ＭＮ２がＯＦＦ状態になり、トランジスタＭＰ３，ＭＮ３がＯＮ状態になる。これにより、トランジスタＭＰ１のバックゲートはＯＮ状態のトランジスタＭＰ３により高電位電源電圧ＶＤＤに接続され、トランジスタＭＮ１のバックゲートはＯＮ状態のトランジスタＭＮ３により接地電圧ＧＮＤに接続される。この結果、トランジスタＭＰ１，ＭＮ１は完全なＯＦＦ状態に保持される。

時刻ｔ３では、制御電圧Ｖａが閾値電圧Ｖｔｈ２未満に低下するので、インバータＩＮＶ２の出力が“Ｌ”から“Ｈ”に反転し、端子Ｂ＋が“Ｌ”に、端子Ｂ−が“Ｈ”になる。このため、トランジスタＭＰ２，ＭＮ２がＯＮ状態になり、トランジスタＭＰ３，ＭＮ３がＯＦＦ状態になる。これにより、トランジスタＭＰ１のバックゲートはＯＮ状態のトランジスタＭＰ２によりソースに接続され、トランジスタＭＮ１のバックゲートはＯＮ状態のトランジスタＭＮ２によりソースに接続される。

時刻ｔ４では、制御電圧Ｖａが閾値電圧Ｖｔｈ１未満に低下するので、インバータＩＮＶ１の出力が“Ｌ”から“Ｈ”に反転し、端子Ａ＋が“Ｌ”に、端子Ａ−が“Ｈ”になる。このため、トランジスタＭＰ１，ＭＮ１がＯＦＦ状態からＯＮ状態に切り替わり、アナログスイッチ本体回路２０はＯＮ状態となる。このとき、端子Ｂ＋は“Ｈ”の状態を、端子Ｂ−は“Ｌ”の状態を継続する。よって、このとき、トランジスタＭＰ１，ＭＮ１は、そのゲート電圧が変化したにも拘わらず、ソース電圧はバックゲート電圧と同じであり、その閾値電圧が変化することはない。

以上の結果、アナログスイッチ本体回路２０がＯＮ状態からＯＦＦ状態に切り替わり、あるいはＯＦＦ状態からＯＮ状態に切り替わるときに、トランジスタＭＰ１，ＭＮ１の閾値電圧は変化しないので、各トランジスタＭＰ１，ＭＮ１に充電／放電するの電荷量Ｑの変動は、ゲート電圧のみに依存する。したがって、本実施例のアナログスイッチ回路を図８で説明したセレクタ回路に適用して、アナログスイッチ回路ＳＷ１をＯＮ状態からＯＦＦ状態に切り替えると同時にアナログスイッチ回路ＳＷ２をＯＦＦ状態からＯＮ状態に切り替えるとき、チャージインジェクション電流はＩchannel- ＝Ｉchannel+となって、差分電流ΔＩchannel＝０となり、セレクタ出力端子ＯＵＴに切り替えノイズは発生しない。

このように、実施例１のアナログスイッチ回路では、これを２個用いてセレクタ回路を構成するとき、切り替えノイズが負荷側に発生することを抑制することができる。

＜実施例２＞
図３に実施例２のタイミング制御回路１０Ａを示す。このタイミング制御回路１０Ａは、インバータＩＮＶ５〜ＩＮＶ８、論理和回路ＯＲ１、論理積回路ＡＮＤ１から構成されている。インバータＩＮＶ５はヒステリシス型であり、出力が“Ｈ”から“Ｌ”に変化するときの閾値電圧がＶｔｈ５、出力が“Ｌ”から“Ｈ”に変化するときの閾値電圧がＶｔｈ３である。また、インバータＩＮＶ６の閾値電圧はＶｔｈ４である。各閾値電圧は、Ｖｔｈ３＜Ｖｔｈ４＜Ｖｔｈ５の関係にある。なお、インバータＩＮＶ７，ＩＮＶ８の閾値電圧は、Ｖｔｈ３，Ｖｔｈ４，Ｖｔｈ５のいずれでもよく、別の値であってもよい。

本実施例でも、図２で説明したのと同様に、立上りと立下りに傾斜特性をもつ制御電圧Ｖａを制御端子３に入力することで、図４に示すように、図２で説明したのと同様の電圧が端子Ａ＋，Ａ−，Ｂ＋，Ｂ−に生成する。

ヒステリシス型のインバータＩＮＶ５の出力のノードＰ１には、制御電圧Ｖａが閾値電圧Ｖｔｈ５を超えると“Ｌ”となり、その後に閾値電圧Ｖｔｈ３を下回ると“Ｈ”となる電圧が発生する。また、インバータＩＮＶ６の出力のノードＰ２には、制御電圧Ｖａが閾値電圧Ｖｔｈ４を超えると“Ｌ”となり、閾値電圧Ｖｔｈ４を下回ると“Ｈ”となる電圧が発生する。よって、このノードＰ１，Ｐ２の電圧を論理和回路ＯＲ１、論理積回路ＡＮＤ１で処理した信号が出力する端子Ａ−、Ｂ-の電圧、それらをインバータＩＮＶ７，ＩＮＶ８で反転した信号が出力する端子Ａ＋，Ｂ＋の電圧は、図２で説明したのと同じ電圧となる。

よって、本実施例のタイミング制御回路１０Ａをタイミング制御回路１０に代えて使用するアナログスイッチ回路でも、実施例１のアナログスイッチ回路と同様に、これを２個用いてセレクタ回路を構成する際に、切り替えノイズが負荷側に発生することを抑制することができる。

＜実施例３＞
図５に実施例１のアナログスイッチ回路を使用したセレクタ回路を示す。このセレクタ回路は、前記実施例１で説明したアナログスイッチ回路をｎ個（ｎは３以上の整数）のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１のそれぞれとして使用するものである。１〜ｎ−１番目のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１は、ｎ−１個のセレクタ入力端子ＩＮ１〜ＩＮｎ-１と１個のセレクタ出力端子ＯＵＴの間に接続し、ｎ番目のアナログスイッチ回路ＳＷｎはその両端（入力端子１と出力端子２）をセレクタ出力端子ＯＵＴに接続している。ｎ番目のアナログスイッチ回路ＳＷｎは、他のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１よりも、そのトランジスタＭＰ１，ＭＮ１のサイズ比（Ｗ／Ｌ）が１／２に設定されている。

図５のセレクタ回路は、アナログスイッチ回路ＳＷ１〜ＳＷｎの内の必ずいずれか１つがＯＮ状態となるように切り替えられる。このとき、切り替えノイズが負荷側に発生することを抑制することができる。

ｎ番目のアナログスイッチ回路ＳＷｎは、その他のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１のすべてがＯＦＦ状態となるときに、ＯＦＦ状態からＯＮ状態となるよう切り替えられる。また、スイッチＳＷ１〜ＳＷｎ-１のすべてがＯＦＦ状態にある状態からいずれか１個がＯＮ状態になるときに、ＯＮ状態からＯＦＦ状態となるように切り替えられる。

このｎ番目のアナログスイッチ回路ＳＷｎは、そのサイズが前記したように他のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１に対して１／２である。よって、ＯＮ状態からＯＦＦ状態への切り替え時は、片方の端子からチャージインジェクション電流Ｉchannel-／２が流出するので、両方の端子に流出するチャージインジェクション電流はＩchannel-となる。また、ＯＦＦ状態からＯＮ状態への切り替え時は、片方の端子からチャージインジェクション電流Ｉchannel+／２が流入するので、両方の端子から流入するチャージインジェクション電流はＩchannel+となる。

よって、アナログスイッチ回路ＳＷ１〜ＳＷｎ-１の内のＯＮ状態にあった唯一の１個がＯＦＦ状態に切り替わるときに、アナログスイッチ回路ＳＷｎがＯＦＦ状態からＯＮ状態に切り替わることで、チャージインジェクション電流Ｉchannel-とＩchannel+がキャンセルされ、切り替えノイズの発生が防止される。また、アナログスイッチ回路ＳＷ１〜ＳＷｎ-１のすべてがＯＦＦ状態にある状態からその内の１個がＯＮ状態に切り替わるときに、アナログスイッチ回路ＳＷｎがＯＮ状態からＯＦＦ状態に切り替わることで、同様に切り替えノイズの発生が防止される。

本発明のアナログスイッチ回路は、セレクタ回路や抵抗ラダー形式の電子ボリウム等を含むオーディオ製品に好適である。

１：入力端子、２：出力端子、３：制御端子
１０：タイミング制御回路、２０，２０Ａ：アナログスイッチ本体回路

Claims

入力端子と出力端子の間に並列接続され同時にＯＮ状態又はＯＦＦ状態に制御される第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを備えたアナログスイッチ回路において、
前記第１のＰＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から高電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが高電位電源電圧への接続からソースへの接続に切り替えられ、
前記第１のＮＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から低電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが低電位電源電圧への接続からソースへの接続に切り替えられる、
ことを特徴とするアナログスイッチ回路。
入力端子と出力端子の間に並列接続され同時にＯＮ状態又はＯＦＦ状態に制御される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタがＯＮ状態になった後に前記第１のＰＭＯＳトランジスタのバックゲートを前記第１のＰＭＯＳトランジスタのソースに接続する第２のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタがＯＦＦ状態になる前に前記第１のＰＭＯＳトランジスタのバックゲートを高電位電源電圧に接続する第３のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタがＯＮ状態になった後に前記第１のＮＭＯＳトランジスタのバックゲートを前記第１のＮＭＯＳトランジスタのソースに接続する第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタがＯＦＦ状態になる前に前記第１のＮＭＯＳトランジスタのバックゲートを低電位電源電圧に接続する第３のＮＭＯＳトランジスタと、を備えることを特徴とするアナログスイッチ回路。
請求項２に記載のアナログスイッチ回路において、
入力する制御電圧により前記第１乃至第３のＰＭＯＳトランジスタと前記第１乃至第３のＮＭＯＳトランジスタのＯＮ状態／ＯＦＦ状態を制御するタイミング制御回路を備え、
該タイミング制御回路は、
入力する制御電圧が低電位から高電位に変化するとき、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御し、
前記制御電圧が前記高電位から低電位に変化するとき、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＮ状態に制御させる、
ことを特徴とするアナログスイッチ回路。
請求項３に記載のアナログスイッチ回路において、
前記タイミング制御回路は、前記制御電圧が入力し第１の閾値電圧を有する第１のインバータと、前記制御電圧が入力し前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のインバータと、前記第１のインバータの出力が入力する第３のインバータと、前記第２のインバータの出力が入力する第４のインバータとを備え、
前記第１のインバータの出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、
前記第３のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、
前記第２のインバータの出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、
前記第４のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、
ことを特徴とするアナログスイッチ回路。
請求項３に記載のアナログスイッチ回路において、
前記タイミング制御回路は、前記制御電圧が低電位から高電位に変化するとき出力電圧を高電圧から低電圧に変化させる第３の閾値電圧と前記制御電圧が高電位から低電位に変化するときに出力電圧を低電圧から高電圧に変化させる前記第３の閾値電圧よりも高い第５の閾値電圧とを有するヒステリシス型の第５のインバータと、前記制御電圧が入力し前記第３の閾値電圧より高く前記第５の閾値電圧より低い第４の閾値電圧を有する第６のインバータと、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理和回路と、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理積回路と、前記論理積回路の出力が入力する第７のインバータと、前記論理和回路の出力が入力する第８のインバータとを備え、
前記論理積回路の出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、
前記第７のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、
前記論理和回路の出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、
前記第８のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、
ことを特徴とするアナログスイッチ回路。
請求項１、２、３、４又は５のいずれか１つに記載のアナログスイッチ回路をｎ個（ｎは３以上の整数）使用したセレクタ回路であって、
前記ｎ個のアナログスイッチ回路の内のｎ−１個のアナログスイッチ回路を、ｎ−１個のセレクタ入力端子と１個のセレクタ出力端子の間に接続するとともに、残り１個のアナログスイッチ回路の入力端子と出力端子を前記セレクタ出力端子に共通接続し、且つ前記残り１個のアナログスイッチ回路のサイズを前記ｎ−１個のアナログスイッチ回路のサイズの１／２に設定したことを特徴とするセレクタ回路。