JP2016100600A - 電子パッケージ用の電気インターコネクト - Google Patents

Abstract

【課題】一部の形態例は、電子パッケージ用の電気インターコネクトに関する。
【解決手段】当該電気インターコネクトは、片面にトレンチが形成された誘電体層と、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する信号導体とを含む。当該電気インターコネクトは更に、前記誘電体層の反対面に取り付けられた導電性の基準層を含む。該導電性の基準層は、電流が前記信号導体を通り抜けるときに前記信号導体に電磁結合される。
【選択図】図１

Description

ここに記載される実施形態は、概して電子（エレクトロニクス）パッケージに関し、より具体的には電子パッケージ用の電気インターコネクトに関する。

モバイル製品（例えば、携帯電話、スマートフォン、タブレットコンピュータなど）は絶えず、ますますコンパクトでポータブルであるように設計されている。故に、モバイル製品に含まれる電子デバイスのフォームファクタ、ｚ高さ及び重量を低減することが極めて重要である。

物がますます小さくされるときに生じる懸念の１つは、信号インテグリティの問題である。例として、チャネルインピーダンスの不連続性及びクロストークは、高速なパッケージ及びＰＣＢの設計において絶えず対処されている共通の課題である。

一部の電子デバイスにおいて、信号クロストークは、複数の高速パラレルバスを含む従来システムにおいて発生する共通の課題である。信号クロストークの問題は、高速パラレルバス設計のスケーリング（例えば、周波数、電力、シリコン面積、パッケージレイヤ数、及びチャネル長）を制限することにより、設計に悪影響を有し得る。

信号インテグリティの問題を軽減しようとする従来ソリューションは、典型的に、何らかの形態の設計トレードオフを要する。通常、それらの設計トレードオフの１つ以上が、いっそう小さいフォームファクタの高速パッケージ・ＰＣＢ、並びにいっそうコンパクトな高速パッケージ・ＰＣＢを実現する制約となる。

第１の例として、高速パッケージ・ＰＣＢは、当該高速パッケージ・ＰＣＢのレイヤ数及び／又はｚ高さを増加させ得る。信号インテグリティ問題（例えば、ブレイクアウト／密集ルーティング（breakout/congested routing）領域、又はルーティングオーバーボイド／スプリットプレーン（routing-over-void/split-plane）領域に起因する）を緩和するために、信号配線（ルーティング）層及び接地層の数が増加され得る。

第２の例として、高速パッケージ・ＰＣＢは、配線密度を低下させ得る（すなわち、配線ピッチにおいて増大し得る）。高速パッケージ・ＰＣＢのレイアウトは、（ｉ）クロストークを抑制すべく、また、（ｉｉ）ルーティングオーバーボイド／スプリットプレーン領域を回避するように他の配線層への移行を有するべく、互いに少なくとも２倍の間隔を有するインターコネクト（相互接続）を維持することによって、信号インテグリティ問題を抑制するよう最適化され得る。

第３の例として、高速パッケージ・ＰＣＢは、電力消費の増加を要し得る。この電力消費の増加は典型的に、クロストーク及び反射を軽減するためにアクティブクロストークキャンセル及びアクティブターミネーションが適用される回路パターンとの組み合わせである。

故に、設計トレードオフを最小化しながらチャネルインピーダンス不連続及びクロストークの問題に対処し得るインターコネクト構造が望まれる。設計トレードオフを最小化しながらチャネルインピーダンス不連続及びクロストークの問題に対処することは、いっそう小さいフォームファクタの、及びいっそうコンパクトなパッケージ・ＰＣＢ設計を可能にし得る。いっそう小さいフォームファクタ及びいっそうコンパクトなパッケージ・ＰＣＢ設計は、（数ある電子製品の中で、特に）モバイル空間のウェアラブル、タブレット、スマートフォン、及びウルトラブックにおいて特に重要となり得る。

電子パッケージ用の電気インターコネクト例を示す図である。 電子パッケージ用の他の電気インターコネクト例を示す図である。 図１及び／又は２の電気インターコネクト例を含む電子パッケージ例を示す図である。 更なる誘電体層及びはんだバンプが電気インターコネクトに追加されている図２の電気インターコネクトを示す図である。 図１、２及び／又は４の電気インターコネクト例を含む他の電子パッケージ例を示す図である。 電気インターコネクトを製造する方法例を示すフロー図である。 誘電体層の片面にトレンチ及び導電材料が形成されている図６の方法の一部を示す図である。 パターニングされたマスクが導電材料上に形成されている図６の方法の他の一部を示す図である。 誘電体層の上記片面より上まで延在する信号導体でトレンチが充填されている図６の方法の他の一部を示す図である。 信号導体を形成するように誘電体層の上記片面からパターニングされたマスク及び導電材料が除去されている図６の方法の他の一部を示す図である。 信号導体の第１の部分と信号導体の第２の部分との間に如何なる実質的なミスアライメントも有さずに製造された電気インターコネクトを示す図である。 信号導体の第１の部分と信号導体の第２の部分との間にミスアライメントを有して製造された電気インターコネクトを示す図である。 電子パッケージの他の電気インターコネクト例を示す図である。 図１３の電気インターコネクト例を含む電子パッケージ例を示す図である。 ２つのシリコンデバイスを相互連結する高速オン・パッケージ・インターコネクト（ＯＰＩ）バスを含む電子デバイス例の上面図である。 図１５に示した電子デバイスの側面図である。 電気インターコネクトを製造する他の方法例を示すフロー図である。 ここに記載される電気インターコネクト及び／又は電子パッケージを含む電子機器のブロック図である。

以下の記載及び図面は、特定の実施形態を、当業者がそれらを実施することができるように十分に説明するものである。他の実施形態は、構造的、論理的、電気的、プロセス上の、及びその他の変形を組み込み得る。一部の実施形態の一部及び特徴が、他の実施形態のものに含められたり代用されたりしてもよい。請求項に記載される実施形態は、その請求項の全ての利用可能な均等物を包含し得る。

本願にて使用される例えば“水平”などの方向付けの用語は、ウエハ又は基板の向きにかかわらず、ウエハ又は基板の慣例の面又は表面に平行な面に対して規定されている。用語“鉛直”は、上述のように規定される水平に対して垂直な方向を意味する。例えば、“上”、“側面”（“側壁”にあるように）、“上側”、“下側”、“上方”及び“下方”などの用語は、電気インターコネクト又は電子パッケージの向きにかかわらず、ウエハ又は基板の頂面にある慣例の面又は表面に平行な面に対して規定されている。

ここに記載される電気インターコネクト及び方法は、（配線密度及び／又はレイヤ数における対応する設計トレードオフなしで）リターンパス（戻り経路）への結合を増大させてインピーダンス不整合を低減し得る。また、ここに記載される電気インターコネクト及び方法は、電子パッケージの特定の領域に選択的あるいは一様に適用され得る。

ここに記載される電気インターコネクト及び方法は、ルーティングオーバーボイド／スプリットプレーンの結果としての及び／又はブレイクアウト／密集領域において縮小する配線幅の結果としてのチャネルインピーダンス不整合を最小化し得る。一部の他の形態において、この電気インターコネクト及び方法は更に、あるいは代わりに、配線間の間隔が縮小されるとき（例えば、複数の配線が密集領域に位置付けられるとき）に目標のインピーダンスを維持しながらクロストークを最小化し得る。

図１及び２は、電子パッケージ（図１及び２には示さず）の電気インターコネクト例１０を示している。図３は、図１及び／又は２の電気インターコネクト例１０を含む電子パッケージ例３０Ａを示している。

図１及び２に示すように、電気インターコネクト例１０は、誘電体層１１の片面１３に形成されたトレンチ１２を含む誘電体層１１を含んでいる。信号導体１４が、トレンチ１２を充填して、誘電体層１１の片面１３より上まで延在している。誘電体層１１の反対側の面１６に、導電性の基準（リファレンス）層１５が取り付けられている。導電性の基準層１５は、電流が信号導体１４を通り抜けるときに、信号導体１４に電磁的に結合される。

電気インターコネクト例１０は、最小限のチャネルインピーダンス不整合で（例えば、５０Ωの目標インピーダンスで）、より密な電子パッケージ／ＰＣＢ配線ピッチを可能にし、それにより、フォームファクタの縮小の可能性を提供し得る。電気インターコネクト例１０はまた、挿入損失を最小化しながら反射及びクロストークを抑制することにより、電気性能を向上させ得る。

信号導体１４は、トレンチ１２を充填している第１の部分１７Ａと、トレンチより上にある第２の部分１７Ｂとを含み得る。第１の部分１７Ａは、（図１及び２に示すように）第２の部分１７Ｂと一体であってもよいし、第２の部分１７Ｂと係合された別個の要素（ピース）であってもよい。

図１は、信号導体１４の第１の部分１７Ａが信号導体１４の第２の部分１７Ｂと同じ幅を有し得ることを示している。図２は、信号導体１４の第１の部分１７Ａが信号導体１４の第２の部分１７Ｂとは異なる幅を有し得ることを示している。図２に示すように、信号導体１４の第２の部分１７Ｂは、誘電体層１１の片面１３と係合してもよい。

図１及び２は、信号導体１４の第１の部分１７Ａが信号導体１４の第２の部分１７Ｂとは異なる厚さを有し得ることを示している。なお、信号導体１４の第１の部分１７Ａが信号導体１４の第２の部分１７Ｂと同じ厚さを有し得る電気インターコネクト１０の形態も企図される。

図４に示す電気インターコネクト１０の形態例において、誘電体層１１は第１の誘電体層１１であり、電気インターコネクト１０は更に、第１の誘電体層１１の片面１３に取り付けられた第２の誘電体層１８を含んでいる。第２の誘電体層１８は、信号導体１４を露出させる開口１９を含んでいる。

第２の誘電体層１８の開口１９内で、信号導体１４にはんだバンプ２０が電気的に接続されている。図５は、図１、２及び／又は４の電気インターコネクト例１０を含む電子パッケージ例３０Ｂを示している。

ここに記載される電気インターコネクト１０は、コンパクトなパッケージ及びＰＣＢのレイアウトを設計するときに更なる柔軟性を可能にし得る。また、電気インターコネクト１０は、より高度なルーティングオーバーボイド／スプリットプレーン領域を可能にし得る。

一部の形態において、電気インターコネクト１０は、局所的に密集した領域における信号導体１４間のクロストークを軽減するように局所密集領域で使用され得る。電気インターコネクト１０はまた、インピーダンス不整合を生じさせ得る信号導体１４内でのインピーダンス変化を克服する可能性がある（すなわち、信号導体１４の第１の部分１７Ａがインピーダンスを元に戻すように作用し得る）。

図６は、電気インターコネクト１０を製造する方法例［６００］を示すフロー図である。方法［６００］は、誘電体層１１の片面１３にトレンチ１２を形成すること［６１０］（図７参照）を含み、誘電体層の反対側の面１６は導電性の基準層１５を含む。

方法［６００］は更に、誘電体層１１の片面１３のトレンチ１２を、誘電体層１１の片面１３より上まで延在する信号導体１４で充填すること［６２０］（図９参照）を含む。信号導体１４は、電流が信号導体１４を通り抜けるときに、導電性の基準層１５に電磁結合される。

方法［６００］の一部の形態において、誘電体層１１の片面１３のトレンチ１２を信号導体１４で充填すること［６２０］は、（ｉ）誘電体層１１の片面１３上及び誘電体層１１のトレンチ１２内に導電材料６１を形成すること（図７参照）と、（ｉｉ）パターニングされたマスク６２を導電材料６１上に形成することとを含み得る。

パターニングされたマスク６２は、誘電体層１１の片面１３上にある導電材料６１の上にあるが、誘電体層１１のトレンチ１２の中にはない（図８参照）。一例として、導電材料６１は、（現在知られているか将来発見されるかの数ある技術の中で、特に無電解めっきによって、誘電体層１１の片面１３上及び誘電体層１１のトレンチ１２内に形成され得る。

さらに、誘電体層１１の片面１３のトレンチ１２を信号導体１４で充填すること［６２０］は、信号導体１４を形成するように、誘電体層１１の片面１３から、パターニングされたマスク６２及び導電材料６１を除去することを含み得る（図１０参照）。

一例として、信号導体１４を形成するように、（現在知られているか将来発見されるかの数ある技術の中で、特に）電解めっきによって、導電材料６３がトレンチ１２内に形成され得る。方法［６００］の一部の形態において、複数の信号導体１４のうちの１つは、該信号導体１４が誘電体層１１の片面１３と係合するように、電解めっきによって形成され得る。なお、図１０の左側の信号導体１４はこれを行っているが、右側の信号導体１４はそうではない。

あらゆるインターコネクト１０が、電気インターコネクト１０の製造中に製造バラつきを被る。図１１は、信号導体１４の第１の部分１７Ａと信号導体１４の第２の部分１７Ｂとの間に如何なる実質的なミスアライメントも有さずに製造された電気インターコネクト１０を示している。対照的に、図１２は、信号導体１４の第１の部分１７Ａと信号導体１４の第２の部分１７Ｂとの間にミスアライメントを有して製造された電気インターコネクト１０を示している。

ここに記載される電気インターコネクト１０は、信号導体１４のミスアライメントの影響を受けにくいものとなり得る（すなわち、最小限のクロストーク増大及び／又は最小限のインピーダンス変化）。信号導体１４の第１の部分１７Ａの信号導体１４の第２の部分１７Ｂに対するミスアライメントにかかわらず、電気インターコネクト１０はなおも、従来のインターコネクトと比較して良好な電気性能を保持し得る。

図１３は、電子パッケージ９０（電子パッケージ例９０は図１４に示される）の他の電気インターコネクト例７０を示している。電気インターコネクト７０は、片面７２と反対面７３とを含む誘電体層７１を含んでいる。反対面７３はトレンチ７５を含んでいる。

電気インターコネクト７０は更に、誘電体層７１の片面７２上の信号導体７６と、誘電体層７１の反対面７３に取り付けられた導電性の基準層７７とを含んでいる。導電性の基準層７７は、誘電体層７１の反対面７３と係合するとともに、トレンチ７５を充たす突出部７８を含んでいる。信号導体７６は、電流が信号導体７６を通り抜けるときに導電性の基準層７７に電磁的に結合される。

ここに記載される電気インターコネクト７０は、高速シングルエンドインターコネクト（例えば、オン・パッケージ・インターコネクト（ＯＰＩ）バス）のクロストーク分離（アイソレーション）を可能にし得る。突出部７８は、いっそう短くていっそう効果的なリターンパスを信号導体７６に対して提供し得る。これらのいっそう短くていっそう効果的なリターンパスは、従来設計と比較して遠端（ファーエンド）クロストーク（ＦＥＸＴ）を低減し得る。

また、突出部７８は、従来のインターコネクトと比較して、デバイスレシーバにおける電気的オーバーシュート・アンダーシュート性能及び全体的なアイ開口を向上させ得る。電気インターコネクト７０はまた、パッケージレイヤ数の削減（例えば、ストリップラインに対してマイクロストリップ配線設計を用いて）を可能にすることができ、また、ルーティングの柔軟性を許容するチャネル長の延長を可能にし得る。

図１３に示すように、信号導体７６は第１の信号導体８０Ａとすることができ、電気インターコネクト７０は更に、誘電体層７１の片面７２上に第２の信号導体８０Ｂを含み得る。第２の信号導体８０Ｂは、電流が第２の信号導体８０Ｂを通り抜けるときに導電性の基準層７７に電磁的に結合される。

図１３に示すインターコネクト７０の形態例において、導電性の基準層７７の突出部７８は、第１の信号導体８０Ａ及び第２の信号導体８０Ｂから等距離に位置している。なお、第１の信号導体８０Ａ及び第２の信号導体８０Ｂに対する突出部７８のその他の配置も企図される。

インターコネクト７０の一部の形態において、誘電体層７１の反対面７３は、複数のトレンチ８１Ａ、８１Ｂ、８１Ｃ、８１Ｄを含み、インターコネクト７０は更に、誘電体層７１の片面７２上に複数の信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅを含む。導電性の基準層７７は、トレンチを充たす複数の突出部７８を含み、電流が信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅを通り抜けるときに、信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅの各々が突出部７８のうちの少なくとも１つに電磁的に結合される。

図１３に示すインターコネクト７０の形態例において、突出部７８のうちの少なくとも一部は、２つの異なる信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅから等距離に位置している。なお、信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅの各々に対する突出部７８のその他の配置も企図される。

図１４は、図１３に示した電気インターコネクト例７０を含む電子パッケージ例９０を示している。図１４に示すように、電気インターコネクト例７０は更に、第１の誘電体層７１の片面７２に取り付けられた第２の誘電体層８４を含み得る。第２の誘電体層８４は、信号導体７６を露出させる開口８５を含んでいる。第２の誘電体層８４の開口８５内で、信号導体７６にはんだバンプ８６が電気的に接続されている。

ここに記載されるインターコネクト１０、７０は、多様な用途で使用され得る。一例として、インターコネクト１０、７０は、マルチチップパッケージ（ＭＣＰ）の形態をした同じパッケージ基板上の２つ以上のシリコンデバイスを相互連結する高速オン・パッケージ・インターコネクト（ＯＰＩ）バスで使用され得る。

図１５は、２つのシリコンデバイスを相互連結する高速オン・パッケージ・インターコネクト（ＯＰＩ）バスを含む電子デバイス例１００の上面図である。図１６は、図１５に示した電子デバイス１００の側面図である。なお、導電性の基準層７７の突出部７８はまた、マザーボード階層（図示せず）におけるルーティングに関しても利用され得る（例えば、高速ＤＤＲメモリバスなど）。

図１７は、電気インターコネクト７０を製造する他の方法例［１７００］を示すフロー図である。方法例［１７００］は、誘電体層７１の片面７２上に信号導体７６を形成すること［１７１０］と、誘電体層７１の反対面７３にトレンチ７５を形成すること［１７２０］とを含む。方法［１７００］は更に、誘電体層７１の反対面７３上に導電性の基準層７７を形成すること［１７３０］を含む。

導電性の基準層７７は、トレンチ７５を充填する突出部７８を含む。突出部７８は、電流が信号導体７６を通り抜けるときに信号導体７６に電磁結合される。

方法［１７００］の一部の形態において、誘電体層７１の反対面７３上及びトレンチ７５内に導電性の基準層７７を形成すること［１７３０］は、誘電体層７１の反対面７３上及びトレンチ７５内に導電性の基準層７７を電気めっきすることを含む。なお、誘電体層７１の反対面７３上及びトレンチ７５内に導電性の基準層７７を形成することには、現在知られているか将来発見されるかのその他の技術が使用されてもよい。

方法［１７００］は更に、誘電体層７１の片面７２上に複数の信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅを形成することと、誘電体層７１の反対面７３に複数のトレンチ８１Ａ、８１Ｂ、８１Ｃ、８１Ｄを形成することとを含み得る。導電性の基準層７７は、複数のトレンチを充たす複数の突出部７８を含む。電流がそれぞれの信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅを通り抜けるときに、突出部７８の各々が、対応する信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅに電磁的に結合される。

方法［１７００］の一部の形態において、誘電体層７１の反対面７３に複数のトレンチ８１Ａ、８１Ｂ、８１Ｃ、８１Ｄを形成することは、突出部７８のうちの少なくとも一部が２つの異なる信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅから等距離に位置するように、誘電体層７１の反対面に複数のトレンチ８１Ａ、８１Ｂ、８１Ｃ、８１Ｄを形成することを含む。なお、対応する信号導体８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｅに対する突出部７８のその他の配置も企図される。

図１８は、ここに記載された、少なくとも１つの、電気インターコネクト１０、７０、電子パッケージ３０Ａ、３０Ｂ、９０、１００、及び／又は方法［６００］、［１７００］を組み込んでいる電子機器１８００のブロック図である。電子機器１８００は、電気インターコネクト１０、７０、電子パッケージ３０Ａ、３０Ｂ、９０、１００、及び／又は方法［６００］、［１７００］の形態が使用され得る電子機器の単なる一例である。

電子機器１８００の例は、以下に限られないが、パーソナルコンピュータ、タブレットコンピュータ、携帯電話、ゲーム装置、ＭＰ３若しくはその他のデジタル音楽プレーヤなどを含む。この例において、電子機器１８００は、電子機器１８００の様々なコンポーネントを結合するシステムバス１８０２を含んだデータ処理システムを有している。システムバス１８０２は、電子機器１８００の様々なコンポーネント間の通信リンクを提供し、単一のバスとして、複数のバスの組み合わせとして、あるいはその他の好適な手法で実装され得る。

ここに記載されたような電気インターコネクト１０、７０、電子パッケージ３０Ａ、３０Ｂ、９０、１００、及び／又は方法［６００］、［１７００］の何れかを含む電子アセンブリ１８１０が、システムバス１８０２に結合され得る。電子アセンブリ１８１０は、何らかの回路、又は複数の回路の組み合わせを含み得る。一実施形態において、電子アセンブリ１８１０は、如何なるタイプともし得るプロセッサ１８１２を含む。ここで使用されるとき、“プロセッサ”は、以下に限られないが、例えばマイクロプロセッサ、マイクロコントローラ、複数命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、グラフィックスプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、マルチコアプロセッサ、又はその他の種類のプロセッサ若しくは処理回路などの、如何なる種類の計算回路をも意味する。

電子アセンブリ１８１０に含められ得るその他の種類の回路は、例えば携帯電話、タブレットコンピュータ、ラップトップコンピュータ、送受信兼用（２ウェイ）無線機、及び類似の電子システムなどの無線装置で使用される１つ以上の回路（例えば、通信回路１８１４など）などの、カスタム回路、特定用途向け集積回路（ＡＳＩＣ）、又はこれらに類するものである。ＩＣはその他の種類の機能を実行してもよい。

電子機器１８００はまた、外部メモリ１８２０を含むことができ、そして、外部メモリ１８２０は、具体的な用途に適した１つ以上の記憶素子、例えば、ランダムアクセスメモリ（ＲＡＭ）の形態のメインメモリ１８２２、１つ以上のハードドライブ１８２４、及び／又はリムーバブルメディア（取り外し可能媒体）１８２６を取り扱う１つ以上のドライブを含み得る。リムーバブルメディアは、例えば、コンパクトディスク（ＣＤ）、フラッシュメモリカード、デジタルビデオディスク（ＤＶＤ）、及びこれらに類するものなどである。

電子機器１８００はまた、表示装置１８１６、１つ以上のスピーカ１８１８、並びにキーボード及び／又はコントローラ１８３０を含み得る。コントローラは、マウス、トラックボール、タッチスクリーン、音声認識装置、又は、システムユーザが電子機器１８０に情報を入力すること及び電子機器１８００から情報を受け取ることを可能にするその他の装置を含み得る。

ここに開示された方法及び装置をより十分に例示するため、実施形態の非限定的な一覧をここに提示する。

例１は、電子パッケージ用の電気インターコネクトを含む。当該電気インターコネクトは、片面にトレンチが形成された誘電体層と、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する信号導体とを含む。当該電気インターコネクトは更に、前記誘電体層の反対面に取り付けられた導電性の基準層を含む。該導電性の基準層は、電流が前記信号導体を通り抜けるときに前記信号導体に電磁結合される。

例２は、前記信号導体が、前記トレンチを充填する第１の部分と、前記トレンチより上にある第２の部分とを含む、請求項１の電気インターコネクトを含む。

例３は、前記信号導体の前記第１の部分が前記信号導体の前記第２の部分と一体である、例１乃至２の何れか一の電気インターコネクトを含む。

例４は、前記信号導体の前記第１の部分が前記信号導体の前記第２の部分とは異なる幅を有する、例１乃至３の何れか一の電気インターコネクトを含む。

例５は、前記信号導体の前記第２の部分が前記誘電体層の前記片面と係合している、例１乃至４の何れか一の電気インターコネクトを含む。

例６は、前記信号導体の前記第１の部分が前記信号導体の前記第２の部分とは異なる厚さを有する、例１乃至５の何れか一の電気インターコネクトを含む。

例７は、当該電気インターコネクトが更に、複数の更なる信号導体を有し、前記更なる信号導体の各々が、前記誘電体層の別のトレンチを充填し且つ前記誘電体層の前記片面より上まで延在し、前記複数の更なる信号導体が各々、電流が前記複数の更なる信号導体を通り抜けるときに前記導電性の基準層に電磁結合される、例１乃至６の何れか一の電気インターコネクトを含む。

例８は、前記誘電体層は第１の誘電体層であり、当該電気インターコネクトが更に、前記第１の誘電体層の前記片面に取り付けられた第２の誘電体層であり、前記信号導体を露出させる開口を含む第２の誘電体層と、前記第２の誘電体層の前記開口内で前記信号導体に電気接続されたはんだバンプとを有する、例１乃至７の何れか一の電気インターコネクトを含む。

例９は、電子パッケージ用の電気インターコネクトを製造する方法を含む。当該方法は、誘電体層の片面にトレンチを形成し、前記誘電体層の反対面は導電性の基準層を含み、且つ前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填し、該信号導体は、電流が該信号導体を通り抜けるときに前記導電性の基準層に電磁結合されることになることを含む。

例１０は、前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填することが、前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に導電材料を形成し、且つパターニングされたマスクを前記導電材料上に形成し、該パターニングされたマスクは前記誘電体層の前記片面上にあるが前記誘電体層の前記トレンチ内にはないことを含む、例９の方法を含む。

例１１は、前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填することが更に、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に導電材料を追加し、且つ前記信号導体を形成するように、前記誘電体層の前記片面から前記パターニングされたマスク及び前記導電材料を除去することを含む、例９乃至１０の何れか一の方法を含む。

例１２は、前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に前記導電材料を形成することが、前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に前記導電材料を無電解めっきすることを含む、例９乃至１１の何れか一の方法を含む。

例１３は、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を追加することが、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を電解めっきすることを含む、例９乃至１２の何れか一の方法を含む。

例１４は、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を電解めっきすることが、前記信号導体が前記誘電体層の前記片面と係合するように前記誘電体層の前記片面上に前記導電材料を電解めっきすることを含む、例９乃至１３の何れか一の方法を含む。

例１５は、電子パッケージ用の電気インターコネクトを含む。当該電気インターコネクトは、片面と反対面とを含む誘電体層であり、前記反対面はトレンチを含む、誘電体層と、前記誘電体層の前記片面上の信号導体とを含む。当該電気インターコネクトは更に、前記誘電体層の前記反対面上に取り付けられた導電性の基準層を含む。該導電性の基準層は、前記誘電体層の前記反対面と係合し、且つ前記トレンチを充填する突出部を含み、電流が前記信号導体を通り抜けるときに前記信号導体が前記導電性の基準層に電磁結合される。

例１６は、前記信号導体は第１の信号導体であり、当該電気インターコネクトが更に、前記誘電体層の前記片面上の第２の信号導体を有し、該第２の信号導体が、電流が該第２の信号導体を通り抜けるときに前記導電性の基準層に電磁結合される、例１５の電気インターコネクトを含む。

例１７は、前記導電性の基準層の前記突出部が、前記第１の信号導体及び前記第２の信号導体から等距離に位置する、例１５乃至１６の何れか一の電気インターコネクトを含む。

例１８は、前記誘電体層の前記反対面が複数のトレンチを含み、当該電気インターコネクトが更に、前記誘電体層の前記片面上に複数の更なる信号導体を有し、前記導電性の基準層が、前記トレンチを充填する複数の突出部を含み、前記信号導体が各々、電流が該信号導体を通り抜けるときに前記突出部のうちの少なくとも１つに電磁結合される、例１５乃至１７の何れか一の電気インターコネクトを含む。

例１９は、前記突出部のうちの少なくとも一部が２つの異なる信号導体から等距離に位置する、例１５乃至１８の何れか一の電気インターコネクトを含む。

例２０は、前記誘電体層は第１の誘電体層であり、当該電気インターコネクトが更に、前記第１の誘電体層の前記片面に取り付けられた第２の誘電体層であり、前記信号導体を露出させる開口を含む第２の誘電体層と、前記第２の誘電体層の前記開口内で前記信号導体に電気接続されたはんだバンプとを含む、例１５乃至１９の何れか一の電気インターコネクトを含む。

例２１は、電子パッケージ用の電気インターコネクトを製造する方法を含む。当該方法は、誘電体層の片面上に信号導体を形成し、前記誘電体層の反対面にトレンチを形成し、且つ前記誘電体層の前記反対面上に導電性の基準層を形成し、該導電性の基準層は、前記トレンチを充填する突出部を含み、該突出部は、電流が前記信号導体を通り抜けるときに前記信号導体に電磁結合されることになることを含む。

例２２は、前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を形成することが、前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を電解めっきすることを含む、例２１の方法を含む。

例２３は、当該方法が更に、前記誘電体層の前記片面上に複数の信号導体を形成し、且つ前記誘電体層の前記反対面に複数のトレンチを形成することを含み、前記導電性の基準層が、前記複数のトレンチを充填する複数の突出部を含み、該複数の突出部が各々、電流がそれぞれの信号導体を通り抜けるときに対応する信号導体に電磁結合されることになる、例２１乃至２２の何れか一の方法を含む。

例２４は、前記誘電体層の前記反対面に前記複数のトレンチを形成することが、前記突出部のうちの少なくとも一部が２つの異なる信号導体から等距離に位置するように、前記誘電体層の前記反対面に前記複数のトレンチを形成することを含む、例２１乃至２３の何れか一の方法を含む。

この概説は、当該事項の非限定的な例を提供することを意図している。排他的あるいは網羅的な説明を提供することは意図していない。この詳細な説明は、方法についての更なる情報を提供するために含められる。

以上の詳細な説明は、詳細な説明の一部を形成するものである添付図面の参照を含んでいる。図面は、例示により、本発明が実施され得る具体的な実施形態を示している。これらの実施形態も、ここでは“例”として参照される。このような例は、図示あるいは説明されたものに加えての要素を含むことができる。しかしながら、本発明者はまた、図示あるいは説明されたもののみが設けられる例も企図している。さらに、本発明者はまた、特定の例（又はその１つ以上の態様）に関して、又は図示あるいは説明されたその他の例（又はそれらの１つ以上の態様）に関しての何れにおいても、図示あるいは説明された要素（又はそれらの１つ以上の態様）の組み合わせ又は並べ替えを用いる例も企図している。

この文書において、用語“ａ”又は“ａｎ”は、特許文献で一般的なように、“少なくとも１つ”若しくは“１つ以上の”というその他の例又は使用と関係なく、１つではなく、１つ以上を含むように使用されている。この文書において、用語“ｏｒ（又は）”は、別のことが指し示されない限り、非排他的なｏｒを意味し、故に、“Ａ又はＢ”は、“ＢではなくＡ”、“ＡではなくＢ”、及び“Ａ及びＢ”を含む。この文書において、用語“含む（ｉｎｃｌｕｄｉｎｇ）”及び“それにおいて（ｉｎ ｗｈｉｃｈ）”は、それぞれ“有する（ｃｏｍｐｒｉｓｉｎｇ）”及び“そこでは（ｗｈｅｒｅｉｎ）”のプレイン・イングリッシュでの同義語として使用されている。また、以下の請求項において、用語“含む（ｉｎｃｌｕｄｉｎｇ）”及び“有する（ｃｏｍｐｒｉｓｉｎｇ）”は、非限定的（オープンエンド）であり、すなわち、請求項内でそれらの用語の後に列挙されるものに加えての要素を含むシステム、デバイス、品目、組成、定式又はプロセスもなおも、その請求項の範囲に入ると見なされる。また、以下の請求項において、用語“第１の”、“第２の”及び“第３の”などは、単にラベルとして使用されており、それらのものに数的要件を課すことを意図したものではない。

以上の説明は、限定的ではなく、例示的であることを意図している。例えば、上述の例（又はそれらの１つ以上の態様）は、互いに組み合わせて使用されてもよい。さらに、ここに記載される方法の順序は、電気インターコネクト又は電気インターコネクトを含むパッケージの製造を可能にする如何なる順序ともし得る。以上の説明を検討した例えば当業者によって、その他の実施形態も使用され得る。

要約書は、読者が技術的開示の本質を素早く確かめることを可能にするために提供されている。それは、請求項の範囲又は意味を解釈あるいは限定するためには使用されないという理解の下で提出されている。

また、以上の詳細な説明においては、開示を効率化するために、様々な特徴が一緒に集められていることがある。これは、請求項にない開示された特徴が何れかの請求項に本質的であると意図しているとして解釈されるべきでない。むしろ、発明事項は、特定の開示された実施形態の全ての特徴よりも少ないものの中にあり得る。故に、以下の請求項は、各請求項がそれ自身の別個の実施形態の上に立つものとして、ここにて詳細な説明に組み込まれ、また、そのような実施形態は、様々な組み合わせ又は並べ替えにて互いに組み合わされ得る。本発明の範囲は、添付の請求項を参照して、それら請求項が権利を与えられる全ての均等範囲とともに決定されるべきである。

Claims (24)

1. 誘電体層であり、当該誘電体層の片面に形成されたトレンチを含む誘電体層と、
   前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する信号導体と、
   前記誘電体層の反対面に取り付けられた導電性の基準層であり、電流が前記信号導体を通り抜けるときに前記信号導体に電磁結合される導電性の基準層と、
   を有する電子パッケージ用の電気インターコネクト。
2. 前記信号導体は、前記トレンチを充填する第１の部分と、前記トレンチより上にある第２の部分とを含む、請求項１に記載の電気インターコネクト。
3. 前記信号導体の前記第１の部分は、前記信号導体の前記第２の部分と一体である、請求項２に記載の電気インターコネクト。
4. 前記信号導体の前記第１の部分は、前記信号導体の前記第２の部分とは異なる幅を有する、請求項２又は３に記載の電気インターコネクト。
5. 前記信号導体の前記第２の部分は、前記誘電体層の前記片面と係合している、請求項２乃至４の何れかに記載の電気インターコネクト。
6. 前記信号導体の前記第１の部分は、前記信号導体の前記第２の部分とは異なる厚さを有する、請求項２乃至５の何れかに記載の電気インターコネクト。
7. 当該電気インターコネクトは更に、複数の更なる信号導体を有し、前記更なる信号導体の各々は、前記誘電体層の別のトレンチを充填し且つ前記誘電体層の前記片面より上まで延在し、前記複数の更なる信号導体は各々、電流が前記複数の更なる信号導体を通り抜けるときに前記導電性の基準層に電磁結合される、請求項１乃至５の何れかに記載の電気インターコネクト。
8. 前記誘電体層は第１の誘電体層であり、当該電気インターコネクトは更に、
   前記第１の誘電体層の前記片面に取り付けられた第２の誘電体層であり、前記信号導体を露出させる開口を含む第２の誘電体層と、
   前記第２の誘電体層の前記開口内で前記信号導体に電気接続されたはんだバンプと
   を有する、請求項１乃至７の何れかに記載の電気インターコネクト。
9. 誘電体層の片面にトレンチを形成し、前記誘電体層の反対面は導電性の基準層を含み、且つ
   前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填し、該信号導体は、電流が該信号導体を通り抜けるときに前記導電性の基準層に電磁結合されることになる、
   ことを有する方法。
10. 前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填することは、
    前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に導電材料を形成し、且つ
    パターニングされたマスクを前記導電材料上に形成し、該パターニングされたマスクは前記誘電体層の前記片面上にあるが前記誘電体層の前記トレンチ内にはない、
    ことを有する、請求項９に記載の方法。
11. 前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填することは更に、
    前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に導電材料を追加し、且つ
    前記信号導体を形成するように、前記誘電体層の前記片面から前記パターニングされたマスク及び前記導電材料を除去する、
    ことを有する、請求項１０に記載の方法。
12. 前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に前記導電材料を形成することは、前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に前記導電材料を無電解めっきすることを含む、請求項１０又は１１に記載の方法。
13. 前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を追加することは、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を電解めっきすることを含む、請求項１１又は１２に記載の方法。
14. 前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を電解めっきすることは、前記信号導体が前記誘電体層の前記片面と係合するように前記誘電体層の前記片面上に前記導電材料を電解めっきすることを含む、請求項１３に記載の方法。
15. 片面と反対面とを含む誘電体層であり、前記反対面はトレンチを含む、誘電体層と、
    前記誘電体層の前記片面上の信号導体と、
    前記誘電体層の前記反対面上に取り付けられた導電性の基準層であり、当該導電性の基準層は、前記誘電体層の前記反対面と係合し、且つ前記トレンチを充填する突出部を含み、電流が前記信号導体を通り抜けるときに前記信号導体が当該導電性の基準層に電磁結合される、導電性の基準層と、
    を有する電子パッケージ用の電気インターコネクト。
16. 前記信号導体は第１の信号導体であり、当該電気インターコネクトは更に、前記誘電体層の前記片面上の第２の信号導体を有し、該第２の信号導体は、電流が該第２の信号導体を通り抜けるときに前記導電性の基準層に電磁結合される、請求項１５に記載の電気インターコネクト。
17. 前記導電性の基準層の前記突出部は、前記第１の信号導体及び前記第２の信号導体から等距離に位置する、請求項１６に記載の電気インターコネクト。
18. 前記誘電体層の前記反対面は複数のトレンチを含み、当該電気インターコネクトは更に、前記誘電体層の前記片面上に複数の更なる信号導体を有し、前記導電性の基準層は、前記トレンチを充填する複数の突出部を含み、前記信号導体は各々、電流が該信号導体を通り抜けるときに前記突出部のうちの少なくとも１つに電磁結合される、請求項１５乃至１７の何れかに記載の電気インターコネクト。
19. 前記突出部のうちの少なくとも一部は、２つの異なる信号導体から等距離に位置する、請求項１５乃至１８の何れかに記載の電気インターコネクト。
20. 前記誘電体層は第１の誘電体層であり、当該電気インターコネクトは更に、
    前記第１の誘電体層の前記片面に取り付けられた第２の誘電体層であり、前記信号導体を露出させる開口を含む第２の誘電体層と、
    前記第２の誘電体層の前記開口内で前記信号導体に電気接続されたはんだバンプと
    を有する、請求項１５乃至１９の何れかに記載の電気インターコネクト。
21. 誘電体層の片面上に信号導体を形成し、
    前記誘電体層の反対面にトレンチを形成し、且つ
    前記誘電体層の前記反対面上に導電性の基準層を形成し、該導電性の基準層は、前記トレンチを充填する突出部を含み、該突出部は、電流が前記信号導体を通り抜けるときに前記信号導体に電磁結合されることになる、
    ことを有する方法。
22. 前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を形成することは、前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を電解めっきすることを含む、請求項２１に記載の方法。
23. 当該方法は更に、
    前記誘電体層の前記片面上に複数の信号導体を形成し、且つ
    前記誘電体層の前記反対面に複数のトレンチを形成する
    ことを有し、
    前記導電性の基準層は、前記複数のトレンチを充填する複数の突出部を含み、該複数の突出部は各々、電流がそれぞれの信号導体を通り抜けるときに対応する信号導体に電磁結合されることになる、
    請求項２１又は２２に記載の方法。
24. 前記誘電体層の前記反対面に前記複数のトレンチを形成することは、前記突出部のうちの少なくとも一部が２つの異なる信号導体から等距離に位置するように、前記誘電体層の前記反対面に前記複数のトレンチを形成することを含む、請求項２３に記載の方法。

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