JP2016139631A - 電流制御用半導体素子およびそれを用いた電流制御装置 - Google Patents

電流制御用半導体素子およびそれを用いた電流制御装置 Download PDF

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Abstract

【課題】センス比の駆動電流依存性を低減し、センスＭＯＳＦＥＴによる電流検出の精度を向上できる電流制御用半導体素子、およびそれを用いた電流制御装置を提供することにある。
【解決手段】同一半導体チップ上に、電流を駆動するメインＭＯＳＦＥＴと、メインＭＯＳＦＥＴに並列に接続し、メインＭＯＳＦＥＴの電流を検出するためのセンスＭＯＳＦＥＴを有する。メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴは絶縁膜が埋めこまれたトレンチ溝で囲われて形成される。メインＭＯＳＦＥＴを囲うトレンチ溝の幅は、センスＭＯＳＦＥＴを囲うトレンチ溝の幅に比べて小さくなるように形成される。
【選択図】図１

Description

本発明は、例えば、駆動電流を出力するＡＳＩＣ（application specific integrated circuit）などの出力電流を高い精度で検出するのに適した電流制御用半導体素子、およびそれを用いたＥＣＵ（Engine Control Unit）などの電流制御装置に関する。
モータ、ソレノイドなどの電動アクチュエーターの制御を高精度化するためには、高精度な駆動電流の制御が必要となる。このため、電動アクチュエーターの駆動電流値を精度よく検出することが求められる。
高精度に電流を検出する方法の１つに、高精度なシャント抵抗を用いて、シャント抵抗通電時の端子電圧を測定する方法がある。しかしながら、この方法は、シャント抵抗を導入することによるコスト増大やシャント抵抗の発熱、損失の課題がある。
この課題を解決する方法として、駆動電流を出力するメインＭＯＳＦＥＴに、電流検出を行うセンスＭＯＳＦＥＴを並列に接続する方法がある（例えば、特許文献１参照）。メインＭＯＳＦＥＴに対して、センスＭＯＳＦＥＴのゲート幅を例えば１／１００とすることで、センスＭＯＳＦＥＴに流れる電流を、メインＭＯＳＦＥＴに流れる電流に対して１／１００とすることができるので、シャント抵抗を用いる方法に比べて、コスト増大と発熱、損失の問題を解決できる。
一方、センスＭＯＳＦＥＴによる電流検出は、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの電流比（センス比；分子をセンスＭＯＳＦＥＴの電流値、分母をメインＭＯＳＦＥＴの電流値とする）の精度に依存する。
ここで、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴは、電流駆動時に発熱して温度が増大する。一般的な電流センス回路において、メインＭＯＳＦＥＴのソース、ゲート、ドレインの各端子の電圧はセンスＭＯＳＦＥＴの各端子の電圧と同一に設定され、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴを構成する単位ＭＯＳＦＥＴは同一構造とする。このため、素子単位面積あたりの電力は同一となるが、メインＭＯＳＦＥＴの方がセンスＭＯＳＦＥＴに比べてサイズが大きいために、発熱量に対する素子周辺領域からの放熱量の割合が小さくなる。この結果、メインＭＯＳＦＥＴの温度はセンスＭＯＦＥＴの温度に比べて大きくなる。ここで、ＭＯＳＦＥＴの電流量は温度増大と共に減少するため、メインＭＯＳＦＥＴの電流減少割合は、センスＭＯＦＥＴの電流減少割合に比べて大きくなる。これにより、センス比は駆動電流の増大、すなわち電力の増大と共に増大して、電流検出の精度が低下するという課題が生じる。
この課題を解決するため、図７に示すようにメインＭＯＳＦＥＴ４１を形成するマルチフィンガーＭＯＳＦＥＴの一部をセンスＭＯＳＦＥＴ４２として使用し、マルチフィンガーＭＯＳＦＥＴの中心から、最も遠いチャネルまでの距離をＬとすると、マルチフィンガーＭＯＳＦＥＴの中心からＬ／（√３）の位置に最も近いチャネルを、センスＭＯＳＦＥＴ４２のチャネルとして使用する方法がある（特許文献２参照）。ここで、メインＭＯＳＦＥＴ４１内の電力密度が均一の場合、温度分布は２次関数で近似でき中心部が最も温度が高くなる。チャネル電流を温度の１次式で近似すると、チャネル電流の分布は、
Ｉ（ｘ）=αＸ2 + β …（１）
で表される。これから、メインＭＯＳＦＥＴ４１のチャネル電流の平均値Ｉａｖｅは、
Ｉａｖｅ＝（１／Ｌ）∫Ｉ（ｘ）ｄｘ＝（α/３）Ｌ2＋β …（２）
となり、Ｘ＝Ｌ／（√３）に位置するセンスＭＯＳＦＥＴ４２のチャネルの電流と等しくなる。これにより、メインＭＯＳＦＥＴ４１の駆動電流の変化に対して、センス比の変化を抑えることができる。
特開２００６―２０３４１５号公報 特開２０１２―９７６３号公報 特開２０１４―４４９７５号公報
しかしながら、メインＭＯＳＦＥＴを構成するマルチフィンガーＭＯＳＦＥＴの一部をセンスＭＯＳＦＥＴとして使用する方法は、適用にあたって以下の課題を有する。
第１はセンスＭＯＳＦＥＴがメインＭＯＳＦＥＴの中に配置されるために、センスＭＯＳＦＥＴのソース端子又はドレイン端子の引出しの配線レイアウトによって、メインＭＯＳＦＥＴの端子引き出しの配線レイアウトが制約を受ける点である。一般にメインＭＯＳＦＥＴは大電流を駆動するため、配線抵抗の影響が小さくなるように、また局所的な温度上昇が生じないように規則的な配線レイアウトとする必要があるが、センスＭＯＳＦＥＴの端子引出し配線があるために、その部分の配線レイアウトは、規則性が崩れてしまう。この結果、センスＭＯＳＦＥＴに隣接するメインＭＯＳＦＥＴの配線層の電流密度が大きくなって、寄生抵抗が大きくなるといった問題が生じる。
第２に、メインＭＯＳＦＥＴを構成するマルチフィンガーＭＯＳＦＥＴにおいて、ソース又はドレインのいずれか一方が、基板を介して電気的に接続されているＭＯＳＦＥＴ構造となっている場合に、電流検出回路の構成が制約を受ける点である。例えば、文献３の図２に示す、ハイサイド側に設けた電流検出回路は、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴのドレインは互いに電気的に分離されている必要があるが、互いのドレインが半導体基板を介して電気的に接続されている場合は、この構成を実現できない。一方、ローサイド側に設けた電流検出回路は、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴのソースは互いに電気的に分離されている必要があるが、互いのソースが半導体基板を介して電気的に接続されている場合は、この構成を実現できない。このように、マルチフィンガーＭＯＳＦＥＴの一部をセンスＭＯＳＥＦＴとして使用する方法は回路構成に制約を受ける。
第３に、ゲート長方向にメインＭＯＳＦＥＴを分割して、一部をセンスＭＯＳＦＥＴに使用した場合、分割の境界領域はＭＯＳＦＥＴとして動作しないために、分割しない場合と比べて、レイアウト面積が大きくなるという問題がある。この問題はセンス比を大きくとるために、センスＭＯＳのゲート幅がメインＭＯＳＦＥＴを構成するマルチフィンガーＭＯＳＦＥＴのゲート幅より小さくなる場合に発生する。これにより、メインＭＯＳＦＥＴのレイアウト面積が増大して、チップコストが増大する。
本発明は、上記３つの問題を生じることなく、また、メインＭＯＳＦＥＴの駆動電流の変化に対する、センス比の変化を抑制できる、電流制御用半導体素子、およびそれを用いた電流制御装置を提供することにある。
電流制御用の半導体素子は、同一半導体基板上に、電流を駆動するメインＭＯＳＦＥＴと、前記メインＭＯＳＦＥＴに並列に接続し、前記メインＭＯＳＦＥＴの電流検出を行うためのセンスＭＯＳＦＥＴを有し、前記メインＭＯＳＦＥＴは第１のトレンチ溝で囲われて形成され、前記センスＭＯＳＦＥＴは第２のトレンチ溝で囲われて形成され、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱伝導係数は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱伝導係数に比べて大きいことを特徴とする。
本発明によれば、メインＭＯＳＦＥＴを囲うトレンチ溝の幅ｔmと熱伝導率λmから導出される熱伝導係数（λm／ｔm）を、センスＭＯＳＦＥＴを囲うトレンチ溝の幅ｔsと熱伝導率λsから導出される熱伝導係数（λs／ｔs）に比べて大きくする。これにより、センスＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量をメインＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量を小さくできる。この結果、メインＭＯＳＦＥＴの温度とセンスＭＯＳＦＥＴの温度の差を小さくでき、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化を抑えることができる。
（a）本発明の実施の形態１にかかる電流制御用半導体素子に用いるメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの平面レイアウト図である。（b）図１（a）Ａ−Ａ’で示す領域における縦断面図である。 (a) 本発明の実施の形態１にかかる電流制御用半導体素子に用いるメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの平面レイアウト図である。(b) 図２（a）Ｂ−Ｂ‘で示す基板領域における、温度分布を示す図である。 本発明の実施の形態２にかかる電流制御用半導体素子に用いるメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの断面図である。 本発明の実施の形態３にかかる電流制御用半導体素子に用いるメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの平面レイアウト図である。 本発明の実施の形態４にかかる電流制御用半導体素子に用いるメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの平面レイアウト図である。 本発明の実施の形態１にかかる電流制御用半導体素子を制御するマイクロコントローラを有する電流制御装置の回路図である。 従来の電流制御用半導体素子に用いるメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの平面レイアウト図である。
（１）上記目的を達成するために、本発明は、同一半導体基板上に、電流を駆動するメインＭＯＳＦＥＴと、前記メインＭＯＳＦＥＴに並列に接続し、前記メインＭＯＳＦＥＴの電流検出を行うためのセンスＭＯＳＦＥＴを有し、前記メインＭＯＳＦＥＴは第１のトレンチ溝で囲われて形成され、前記センスＭＯＳＦＥＴは第２のトレンチ溝で囲われて形成され、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱伝導係数は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱伝導係数に比べて大きくなるようにする。これにより、前記第１のトレンチ溝の単位長あたりの放熱量を前記第２のトレンチ溝の単位長あたりの放熱量に比べて大きくする。
（２）上記（１）において、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱伝導率は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱伝導率に比べて大きくなるようにしたものである。これにより、前記第１のトレンチ溝の単位長あたりの放熱量を前記第２のトレンチ溝の単位長あたりの放熱量に比べて大きくする。
（３）上記（１）あるいは（２）において、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱抵抗と、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱抵抗は、前記第１、２のトレンチ溝が囲う素子領域の面積に反比例するにようにする。素子領域の電力密度が等しい場合、各ＭＯＳＦＥＴ全体の発熱量は素子面積に比例するが、トレンチ溝の熱抵抗を素子面積に反比例するようにすることで、トレンチ溝からの放熱量を素子面積に比例させて、単位素子面積あたりの発熱量と放熱量の差を前記メインＭＯＳＦＥＴと前記センスＭＯＳＦＥＴで同一にさせる。
（４）上記（１）〜（３）において、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の幅は、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の幅に比べて大きくするようにしたものである。これにより、前記第１のトレンチ溝の単位長あたりの放熱量を前記第２のトレンチ溝の単位長あたりの放熱量に比べて大きくする。
（５）上記（４）において、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の幅ｔmは、前記メインＭＯＳＦＴの長さＬm、幅Ｗmに対して、
ｔm＝α×２×（Ｌm＋Ｗm）／（Ｌm×Ｗm）
となるように形成され、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の幅ｔsは前記センスＭＯＳＦＥＴの長さＬs、幅Ｗsに対して、
ｔs＝α×２×（Ｌs＋Ｗs）／（Ｌs×Ｗs）
となるように形成される。これにより、前記第１のトレンチ溝と前記第２のトレンチ溝の中に埋め込まれた膜の熱伝導率が同一の場合に、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱抵抗と、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱抵抗は、前記第１、２のトレンチ溝が囲う素子領域の面積に反比例するにようにする。
（６）上記（２）〜（５）において、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝は、単数あるいは複数のトレンチ溝で形成されていて、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝は、複数のトレンチ溝で形成されていて、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の本数は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の本数に比べて少なくなるようにしたものである。
（７）上記（１）〜（６）において、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴはいずれも複数のチャネルが等間隔で一列に配列されたマルチフィンガーＭＯＳＦＥＴ構造を有して、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴのチャネル間隔は互いに等しくなるように形成したものである。
（８）上記（４）〜（６）において、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴは前記第１のトレンチ溝を介して隣接して配置されるように形成したものである。
（９）上記（１）〜（８）において、電流制御用半導体素子は、駆動電流を出力するＡＳＩＣに搭載されることが好ましい。
（１０）また、上記目的を達成するために、本発明は、電流制御用半導体素子と、該電流制御用半導体素子を制御するマイクロコントローラとを有する電流制御装置であって、前記電流制御半導体素子は、同一半導体基板上に、電流を駆動するメインＭＯＳＦＥＴと、前記メインＭＯＳＦＥＴに並列に接続し、前記メインＭＯＳＦＥＴの電流検出を行うためのセンスＭＯＳＦＥＴを有し、前記メインＭＯＳＦＥＴは第１のトレンチ溝で囲われて形成され、前記センスＭＯＳＦＥＴは第２のトレンチ溝で囲われて形成され、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱抵抗は、前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱抵抗に比べて大きくなるようにしたものである。
かかる構成により、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴの温度差を低減することができ、メインＭＯＳＦＥＴの駆動電流の変化に対する、センス比の変化を抑えることができる。この結果、センスＭＯＳＦＥＴによる電流検出の精度を向上できる。
本発明によれば、メインＭＯＳＦＥＴを囲うトレンチ溝の幅ｔmと熱伝導率λmから導出される熱伝導係数（λm／ｔm）を、センスＭＯＳＦＥＴを囲うトレンチ溝の幅ｔsと熱伝導率λsから導出される熱伝導係数（λs／ｔs）に比べて大きくする。これにより、センスＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量をメインＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量を小さくできる。この結果、メインＭＯＳＦＥＴの温度とセンスＭＯＳＦＥＴの温度の差を小さくでき、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化を抑えることができる。
また、本発明によれば、メインＭＯＳＦＥＴを囲うトレンチ溝の熱伝導率λmは、センスＭＯＳＦＥＴを囲うトレンチ溝の熱伝導率λsに比べて大きくする。これによって、センスＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量をメインＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量より小さくできる。その結果、メインＭＯＳＦＥＴの平均温度とセンスＭＯＳＦＥＴの平均温度の差を小さくでき、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化を抑えることができる。
また、本発明によれば、メインＭＯＳＦＥＴを囲うトレンチ溝の溝幅ｔmは、センスＭＯＳＦＥＴを囲うトレンチ溝の溝幅ｔsに比べて大きくする。これによって、同様に、センスＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量をメインＭＯＳＦＥＴのトレンチ溝からの単位長あたりの放熱量より小さくできる。その結果、メインＭＯＳＦＥＴの平均温度とセンスＭＯＳＦＥＴの平均温度の差を小さくでき、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化を抑えることができる。
また、本発明によれば、メインＭＯＳＦＥＴを囲うトレンチ溝の熱抵抗ＲthmとセンスＭＯＳＦＥＴを囲うトレンチ溝の熱抵抗Ｒthsを各トレンチ溝が囲む半導体素子領域の面積に反比例させるように形成する。これによって、トレンチ溝からの放熱量を半導体素子領域の面積に比例させることができる。その結果、半導体素子領域の単位面積あたりの発熱量と放熱量との差をメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴで同一とすることができ、ＭＯＳＦＥＴの温度差をさらに小さくすることができる。このため、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化をさらに抑えることができる。
また、本発明によれば、センスＭＯＳＦＥＴとメインＭＯＳＥＦＴを同一のチャネル間隔を持つマルチフィンガーＭＯＳＦＥＴ構造として、各々をトレンチ溝で囲うことで、メインＭＯＳＦＥＴの配線レイアウトは制約を受けることなく、規則的なパタン配列が可能となる。
また、本発明によれば、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴを各々トレンチ溝で囲うことで、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴは互いに絶縁分離される。このため、マルチフィンガーＭＯＳＦＥＴにおいて、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴのソース間もしくはドレイン間が基板を介して電気的に接続されるという制約を無くすことができる。
また、本発明によれば、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴは各々トレンチ溝で囲われるので、センスＭＯＳＦＥＴのサイズがメインＭＯＳＦＥＴのサイズに影響を与えることが無い。つまり、センス比が小さい場合に、ゲート長方向にメインＭＯＳＦＥＴを分割して、メインＭＯＳＦＥＴのレイアウト面積効率が低下するという問題を無くすことができる。


以下、本発明の実施の形態について図面を参照して説明する。本実施例ではＮＭＯＳＦＥＴを用いた場合を説明しているが、ＰＭＯＳＦＥＴであってもよい。また、本実施例ではＳＯＩ基板上にＭＯＳＦＥＴを形成しているが、Ｓｉ基板を用いてもよい。
（実施の形態１）
本発明の第１の実施形態を図１、図２に基づいて説明する。図１（a）は本実施形態による電流制御用半導体素子に用いるメインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２の平面レイアウト図である。また、図１（b）は図１（ａ）のＡ−Ａ‘で示す領域における縦断面図を示す。
メインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２はいずれも複数のチャネルが等間隔で一列に配列されたマルチフィンガーＭＯＳＦＥＴ構造を有し、ＭＯＳＦＥＴはドレイン１９、２３とゲート３、９間の電界強度を緩和したＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳ）構造となっている。メインＭＯＳＦＥＴ１は絶縁膜３が埋め込まれたトレンチ溝１３で囲われていて、センスＭＯＳＦＥＴ２は絶縁膜４が埋め込まれたトレンチ溝１４で囲われている。絶縁膜３と絶縁膜４はＳｉＯ2膜で構成されていて、トレンチ溝１３の幅ｔmは、トレンチ溝１４の幅ｔsに比べて小さい。ここで、トレンチ溝の熱伝導係数は、ＳｉＯ2膜の熱伝導率λとトレンチ溝の幅ｔを用いて、λ／ｔと表される。これから、トレンチ溝１３の熱伝導係数（λ／ｔm）は、トレンチ溝１４の熱伝導係数（λ／ｔs）に比べて大きくなる。このことは、トレンチ溝の単位長あたりの放熱量は、トレンチ溝１３の方がトレンチ溝１４より大きくなることを示している。
次に、メインＭＯＳＦＥＴ１の電流駆動時における、メインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２の接合温度について、図２を用いて説明する。図２（a）は図１（a）と同一で平面レイアウト図で、図２（ｂ）はＢ−Ｂ‘で示す領域における温度を示す。メインＭＯＳＦＥＴの中心部での温度をＴmmax、端部での温度をＴmmin、平均温度をＴmaveとし、センスＭＯＳＦＥＴの中心部での温度をＴsmax、端部での温度をＴsmin、平均温度をＴsaveとする。
メインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２は半導体素子領域で均一の電力密度で動作している場合、前述したように、トレンチ溝１３、１４で囲われたＳｉデバイス領域内の温度は、中心部で最大値Ｔmaxとなり、端部で最小値Ｔminとなる２次関数で近似できる。端部で最小となるのは、トレンチ溝からの放熱が原因であるが、トレンチ溝からの放熱量はトレンチ溝の熱伝導係数λ／ｔにトレンチ溝の断面積（２×（Ｌ＋Ｗ）×ｔSi）を掛けた値に比例する。つまり、トレンチ溝の周辺長の２×（Ｌ＋Ｗ）に比例する。ここで、半導体素子領域の長さはＬ、幅はＷ、深さはｔSiと表される。一方、発熱量はＳｉデバイス領域の面積（Ｌ×Ｗ）に比例するため、熱伝導係数λ／ｔがトレンチ溝１３と１４で同一の場合は、発熱量と放熱量の差で決まる平均温度ＴaveはＳｉデバイス領域面積の大きいメインＭＯＳＦＥＴ１で高くなる。本発明では、トレンチ溝１３の熱伝導係数をトレンチ溝１４に比べて大きくすることにより、センスＭＯＳＦＥＴ２のトレンチ溝１４からの放熱量を相対的に低減させて、センスＭＯＳＦＥＴ２の温度ＴsaveをメインＭＯＳＦＥＴ１の温度Ｔmaveに近づけることができる。この結果、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化を抑えることができる。
また、トレンチ溝１３、１４の幅を、それぞれ
ｔm=α×２×（Ｌm＋Ｗm）／（Ｌm×Ｗm）
ｔs=α×２×（Ｌs＋Ｗs）／（Ｌs×Ｗs）
となるようにそれぞれ形成することにより、先に述べたトレンチ溝からの放熱量を半導体素子領域の面積（Ｌ×Ｗ）に比例させることができる。発熱量も半導体素子領域の面積(Ｌ×Ｗ)に比例するため、発熱量と放熱量の差分で決まる平均温度ＴaveをメインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２で同一にすることができる。この結果、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化をさらに抑えることができる。
なお、本実施例では絶縁膜３と絶縁膜４はＳｉＯ2膜としたが同一材料である必要はなく、トレンチ溝１３の熱伝導率λmがトレンチ溝１４の熱伝導率λsより大きくなるよう異なる材料で形成してもよい。この結果、トレンチ溝１３の幅ｔmとトレンチ溝１４の幅ｔsが同一の場合でも、トレンチ溝１３の熱伝導係数（λm／ｔm）は、トレンチ溝１４の熱伝導係数（λs／ｔs）と比べて大きくでき、同様な効果が得られる。

（実施の形態２）
本発明の第２の実施形態を図３に基づいて説明する。図３は本発明の半導体素子の断面図を示し、メインＭＯＳＦＥＴ１はトレンチ溝１３で囲われ、センスＭＯＳＦＥＴ２はトレンチ溝１４で囲われている。トレンチ溝１３はＳｉＯ2膜３が埋め込まれて形成されて、トレンチ溝１４は一部にＳｉＯ2膜４が埋め込まれて、一部に空隙２８が設けられている。
トレンチ溝１４の空隙２８の熱伝導率はＳｉＯ2膜に比べて小さいため、トレンチ溝１３の熱伝導率λmはトレンチ溝１４の熱伝導率λsに比べて大きくなる。この結果、トレンチ溝１３の熱伝導係数λm／ｔmは、トレンチ溝１４の熱伝導係数λs／ｔsに比べて大きくなる。このことは、トレンチ溝の単位長あたりの放熱量が、トレンチ溝１３の方がトレンチ溝１４より大きくなることを示している。これにより、センスＭＯＳＦＥＴ２のトレンチ溝１４からの放熱量を相対的に減少させて、センスＭＯＳＦＥＴ２の温度ＴsaveをメインＭＯＳＦＥＴ１の温度Ｔmaveに近づけることができる。
さらに、トレンチ溝１３の熱伝導係数λm／ｔmが
λm／ｔm＝β×Ｌm×Ｗm／｛２×（Ｌm＋Ｗm）｝
となるようにトレンチ溝１３は形成され、トレンチ溝１４の熱伝導係数λs／ｔsが、
λs／ｔs＝β×Ｌs×Ｗs／｛２×（Ｌs＋Ｗs）｝
となるようにトレンチ溝１４は形成される。トレンチ溝の熱抵抗Ｒthは熱伝導係数の逆数をトレンチ溝の断面積｛２×（Ｌ＋Ｗ）×ｔSi｝で割り導出されるので、トレンチ溝１３の熱抵抗Ｒthmと、トレンチ溝１４の熱抵抗Ｒthsは、それぞれ、
Ｒthm＝１／（β×Ｌm×Ｗm×ｔSi）
Ｒths＝１／（β×Ｌs×Ｗs×ｔSi）
となる。従って、トレンチ溝１３、１４の熱抵抗は半導体素子領域の面積（Ｌ×Ｗ）に反比例する。この結果、トレンチ溝からの放熱量は半導体素子領域の面積（Ｌ×Ｗ）に比例する。一方、メインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２の発熱量は、面積あたりの電力を同一とした場合、半導体素子領域の面積（Ｌ×Ｗ）に比例するため、発熱量と放熱量の差分で決まる平均温度ＴaveをメインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２で同一にすることができる。この結果、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化を抑えることができる。

（実施の形態３）
本発明の第３の実施形態を図４に基づいて説明する。図４は本発明の半導体素子の平面図を示し、メインＭＯＳＦＥＴ１は１本のトレンチ溝１３で囲われ、センスＭＯＳＦＥＴ２は２本のトレンチ溝１４aと１４ｂで囲われている。トレンチ溝にはいずれもＳｉＯ2膜が埋め込まれている。トレンチ溝１３の溝幅はトレンチ溝１４ａ、１４ｂの幅ｔsa、ｔsaの合計値よりも小さく形成され、トレンチ溝１３の実施の形態１と同様に、トレンチ溝１４からの単位長あたりの放熱量をトレンチ溝１３に比べて抑えることができる。この結果、電流駆動時のセンスＭＯＳＦＥＴ２の温度ＴsaveをメインＭＯＳＦＥＴ１の温度Ｔmaveに近づけることができる。
なお、トレンチ溝の本数はこの限りではなく、トレンチ溝１３を構成する全てのトレンチ溝の幅の合計値がトレンチ溝１４を構成する全てのトレンチ溝の幅の合計値よりも小さくなれば、上記目的を満たすことができる。
また、実施の形態１、２で述べたように、トレンチ溝１３とトレンチ溝１４ａ、１４ｂには、同一の絶縁膜で埋める必要は無く、トレンチ溝１３の熱伝導係数が、トレンチ溝１４ａ、１４ｂの熱伝導係数に対して大きくなるように、異なる材料で形成してもよい。

（実施の形態４）
本発明の第４の実施形態を図５に基づいて説明する。図５は本発明の半導体素子の平面図を示し、メインＭＯＳＦＥＴ１はトレンチ溝１３で囲われ、センスＭＯＳＦＥＴ２はトレンチ溝１４で囲われる。メインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２はトレンチ溝１４を介して互いに接している。トレンチ溝を一部共有化することで、レイアウト面積を削減できると共に、センスＭＯＳＦＥＴの温度ＴsaveをメインＭＯＳＦＥＴからの放熱によって相対的に高めることができる。この結果、電流駆動時のセンスＭＯＳＦＥＴ２の温度ＴsaveをメインＭＯＳＦＥＴ１の温度Ｔmaveに近づけることができ、メインＭＯＳＦＥＴの駆動電流の変化に対するセンス比の変化を抑えることができる。

（実施の形態５）
本発明の第５の実施形態を図６に基づいて説明する。図６は本発明の半導体素子を制御するマイクロコントローラを有する電流制御装置の回路構成を示す。この回路は、電磁負荷３６として例えばリニアソレノイドを用いた場合のリニアソレノイドドライバに用いられる。ハイサイドのメインＮＭＯＳＦＥＴ３１と、ハイサイドの電流検出回路２９と、ローサイドのメインＮＭＯＳＦＥＴ３３と、ローサイドの電流検出回路３０と、抵抗素子３５と、ハイサイドプリドライバ３９と、ローサイドのプリドライバ４０とを備えている。
ハイサイド側の電流検出回路２９はセンスＮＭＯＳＦＥＴ３２を備え、そのゲートはメインＭＯＳＦＥＴ３１のゲートと、そのソースはメインＭＯＳＦＥＴ３１のソースとそれぞれ電気的に接続されている。一方、センスＮＭＯＳＦＥＴ３２のドレインとメインＭＯＳＦＥＴ３１のドレインはオペアンプにより仮想短絡状態になっている。このため、センスＮＭＯＳＦＥＴ３２に流れる電流ＩsHは、メインＮＭＯＳＦＥＴ３１に流れる電流ＩmHにセンス比を掛けた値となる。メインＮＭＯＳＦＥＴ３１の温度Ｔmaveは電流量ＩsHに比例して増大するが、本発明の構成により、センスＮＭＯＳＦＥＴ３２のトレンチ溝からの放熱性を抑えて、メインＮＭＯＳＦＥＴ３１とセンスＮＭＯＳＦＥＴ３２の温度差を低減することにより、メインＭＯＳＦＥＴ３１の駆動電流の変化に対するセンス比の変化を抑えることができる。
同様に、ローサイド側の電流検出回路３０はセンスＮＭＯＳＦＥＴ３４を備え、そのゲートはメインＭＯＳＦＥＴ３３のゲートと、そのソレインはメインＭＯＳＦＥＴ３３のドレインとそれぞれ電気的に接続されている。一方、センスＮＭＯＳＦＥＴ３４のソースとメインＭＯＳＦＥＴ３３のソースはオペアンプにより仮想短絡状態になっている。このため、センスＮＭＯＳＦＥＴ３４に流れる電流ＩsLは、メインＮＭＯＳＦＥＴ３３に流れる電流ＩmLにセンス比を掛けた値となる。メインＮＭＯＳＦＥＴ３３の温度Ｔmaveは電流量ＩsLに比例して増大するが、本実施形態の構成により、センスＮＭＯＳＦＥＴ３４のトレンチ溝からの放熱性を抑えて、メインＮＭＯＳＦＥＴ３３とセンスＮＭＯＳＦＥＴ３４の温度差を低減することにより、メインＭＯＳＦＥＴ３３の駆動電流の変化に対するセンス比の変化を抑えることができる。この結果、電流制御装置は高精度な電流制御が可能となり、ソレノイドを電流制御するＡＴＣＵ（Automatic Transimisson Control Unit）、ＥＣＵ(Enginge Control Unit)などに好適である。
1 メインＭＯＳＦＥＴ
2 センスＭＯＳＦＥＴ
3 第１絶縁膜
4 第２絶縁膜
5 メインＭＯＳＦＥＴソース
6 メインＭＯＳＦＥＴゲート
7 メインＭＯＳＦＥＴドレイン
8 ソースＭＯＳＦＥＴソース
9 ソースＭＯＳＦＥＴゲート
10 ソースＭＯＳＦＥＴドレイン
11 ＳＯＩ層
12 半導体基板
13 メインＭＯＳＦＥＴを囲うトレンチ溝
14 センスＭＯＳＦＥＴを囲うトレンチ溝
15 ＳＴＩトレンチ
16 メインＭＯＳＦＥＴ P-body層
17 メインＭＯＳＦＥＴ P-body接続 P+層
18 メインＭＯＳＦＥＴ ソースN+層
19 メインＭＯＳＦＥＴ ドレインN+層
20 センスＭＯＳＦＥＴ P-body層
21 センスＭＯＳＦＥＴ P-body接続 P+層
22 センスＭＯＳＦＥＴ ソースN+層
23 センスＭＯＳＦＥＴ ドレインN+層
24 コンタクト
25 配線第1層
26 配線接続層
27 配線第２層
28 空隙
29 ハイサイド電流検出回路
30 ローサイド電流検出回路
31 ハイサイドメインＮＭＯＳＦＥＴ
32 ハイサイドセンスＮＭＯＳＦＥＴ
33 ローサイドメインＮＭＯＳＦＥＴ
34 ローサイドセンスＮＭＯＳＦＥＴ
35 抵抗素子
36 電磁負荷
37 昇圧回路
38 電源
39 ハイサイドプリドライバ
40 ローサイドプリドライバ
41 メインＭＯＳＦＥＴ
42 センスＭＯＳＦＥＴ
43 ゲート引き出し配線第1層
44 センスＭＯＳＦＥＴドレイン引出し配線第２層
45 メインＭＯＳＦＥＴドレイン引出し配線第３層
46 ＭＯＳＦＥＴ共通ソース引出し配線第３層

Claims (10)

  1. 同一半導体基板上に、電流を駆動するメインＭＯＳＦＥＴと、前記メインＭＯＳＦＥＴに並列に接続し、前記メインＭＯＳＦＥＴの電流検出を行うセンスＭＯＳＦＥＴを有し、
    前記メインＭＯＳＦＥＴは第１のトレンチ溝で囲われて形成され、
    前記センスＭＯＳＦＥＴは第２のトレンチ溝で囲われて形成され、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱伝導係数は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱伝導係数に比べて大きいことを特徴とする電流制御用の半導体素子。
  2. 請求項１において、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱伝導率は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱伝導率に比べて大きいことを特徴とする電流制御用の半導体素子。
  3. 請求項１または２において、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の幅は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の幅に比べて小さいことを特徴とする電流制御用の半導体素子。
  4. 請求項２または３において、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱抵抗と前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱抵抗は、前記第１、第２のトレンチ溝が囲う半導体素子領域の各々の面積に反比例することを特徴とする電流制御用の半導体素子。
  5. 請求項４において、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の幅ｔmは、前記第１のトレンチ溝が囲う半導体素子領域の長さＬm、幅Ｗmに対して、
    ｔm＝α×２×（Ｌm＋Ｗm）／（Ｌm×Ｗm）
    の関係にあり、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の幅ｔsは、前記第２のトレンチ溝が囲う半導体素子領域の長さＬs、幅Ｗsに対して、
    ｔs＝α×２×（Ｌs＋Ｗs）／（Ｌs×Ｗs）
    の関係となるように、形成されていることを特徴とする電流制御用の半導体素子。
  6. 請求項２ないし５のいずれかにおいて、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝は、単数あるいは複数のトレンチ溝で形成されていて、
    前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝は、複数のトレンチ溝で形成されていて、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の本数は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の本数に比べて少ないことを特徴とする電流制御用の半導体素子。
  7. 請求項１ないし６のいずれかにおいて、
    前記メインＭＯＳＦＥＴは、複数のチャネルが等間隔で一列に配列された構造を有し、
    前記センスＭＯＳＦＥＴは、複数のチャネルが等間隔で一列に配列された構造を有し、
    前記メインＭＯＳＦＥＴのチャネル間の間隔は、前記センスＭＯＳＦＥＴのチャネル間の間隔と等しいことを特徴とする電流制御用の半導体素子。
  8. 請求項１ないし７のいずれかにおいて、
    前記メインＭＯＳＦＥＴと前記センスＭＯＳＦＥＴは前記第１のトレンチ溝、又は前記第２のトレンチ溝を介して隣接して配置されていることを特徴とする電流制御用の半導体素子。
  9. 請求項１ないし８のいずれかにおいて、電流制御用の半導体素子が、駆動電流を出力するＡＳＩＣ（application specific integrated circuit）に搭載されていることを特徴とする電流制御用の半導体素子。
  10. 電流制御半導体素子と、前記電流制御用半導体素子を制御するマイクロコントローラとを有する電流制御装置であって、
    前記電流制御半導体素子は、同一半導体基板上に、電流を駆動するメインＭＯＳＦＥＴと、前記メインＭＯＳＦＥＴに並列に接続し、前記メインＭＯＳＦＥＴの電流検出を行うためのセンスＭＯＳＦＥＴを有し、
    前記メインＭＯＳＦＥＴは第１のトレンチ溝で囲われて形成され、
    前記センスＭＯＳＦＥＴは第２のトレンチ溝で囲われて形成され、
    前記メインＭＯＳＦＥＴを囲む前記第１のトレンチ溝の熱伝導係数は、前記センスＭＯＳＦＥＴを囲む前記第２のトレンチ溝の熱伝導係数に比べて大きいことを特徴とする電流制御装置。
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